JPH11251883A - 電圧比較回路 - Google Patents
電圧比較回路Info
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- JPH11251883A JPH11251883A JP10047598A JP4759898A JPH11251883A JP H11251883 A JPH11251883 A JP H11251883A JP 10047598 A JP10047598 A JP 10047598A JP 4759898 A JP4759898 A JP 4759898A JP H11251883 A JPH11251883 A JP H11251883A
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
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Abstract
(57)【要約】
【課題】 電圧比較回路の動作を高速化するとともに、
入力サンプリングタイミングを一定にする。 【解決手段】 開示される電圧比較回路は、第１の動作
モードで、スイッチ１，２，５，６，７，８をオンにし
て、アナログ入力信号の正側電圧ＶI+を容量１０に、負
側電圧ＶI-を容量１１に蓄積するとともに、オフセット
電圧を容量１４，１５に蓄積し、第２の動作モードで、
スイッチ３，４をオンにして基準電圧の正側電圧ＶR+，
負側電圧ＶR-を接続して、インバータ１２，１３で、そ
れぞれＶI+ , ＶR+の差とＶI-, ＶR-の差を増幅し、第３
の動作モードで、スイッチ７，８をオンにして、インバ
ータ１２，１３によってフリップ・フロップ動作を行な
わせて、ＶI+とＶI-の大小に応じた出力を発生する動作
を、一定周期ごとに繰り返して行なうように構成されて
いる。
入力サンプリングタイミングを一定にする。 【解決手段】 開示される電圧比較回路は、第１の動作
モードで、スイッチ１，２，５，６，７，８をオンにし
て、アナログ入力信号の正側電圧ＶI+を容量１０に、負
側電圧ＶI-を容量１１に蓄積するとともに、オフセット
電圧を容量１４，１５に蓄積し、第２の動作モードで、
スイッチ３，４をオンにして基準電圧の正側電圧ＶR+，
負側電圧ＶR-を接続して、インバータ１２，１３で、そ
れぞれＶI+ , ＶR+の差とＶI-, ＶR-の差を増幅し、第３
の動作モードで、スイッチ７，８をオンにして、インバ
ータ１２，１３によってフリップ・フロップ動作を行な
わせて、ＶI+とＶI-の大小に応じた出力を発生する動作
を、一定周期ごとに繰り返して行なうように構成されて
いる。
Description
【０００１】
【発明の属する技術分野】この発明は、インバータを用
いたチョッパ型の、平衡型及び不平衡型の電圧比較回路
に関する。
いたチョッパ型の、平衡型及び不平衡型の電圧比較回路
に関する。
【０００２】
【従来の技術】チョッパ型電圧比較回路は、高速アナロ
グディジタル（Ａ／Ｄ）変換器等において有用なもので
ある。従来、チョッパ型電圧比較回路としては、２個の
インバータを容量を介して正帰還接続することによっ
て、オフセットの小さい、高感度な電圧比較を行なえる
ようにしたものが、例えば特開昭６１−２００７１５号
公報に開示されたものによって知られている。
グディジタル（Ａ／Ｄ）変換器等において有用なもので
ある。従来、チョッパ型電圧比較回路としては、２個の
インバータを容量を介して正帰還接続することによっ
て、オフセットの小さい、高感度な電圧比較を行なえる
ようにしたものが、例えば特開昭６１−２００７１５号
公報に開示されたものによって知られている。
【０００３】図９は、従来の電圧比較回路の電気的構成
を示す回路図、図１０は、同回路における動作タイミン
グを示す図、図１１は、インバータの伝達特性を示す図
である。従来の電圧比較回路は、図９に示すように、ス
イッチ１０１と、スイッチ１０２と、スイッチ１０３
と、スイッチ１０４と、スイッチ１０５と、スイッチ１
０６と、スイッチ１０７と、スイッチ１０８と、容量１
１０と、容量１１１と、インバータ１１２と、インバー
タ１１３と、容量１１４と、容量１１５と、電流源回路
１１６と、電流源回路１１７と、電流源回路１１８と、
電流源回路１１９とから概略構成されている。
を示す回路図、図１０は、同回路における動作タイミン
グを示す図、図１１は、インバータの伝達特性を示す図
である。従来の電圧比較回路は、図９に示すように、ス
イッチ１０１と、スイッチ１０２と、スイッチ１０３
と、スイッチ１０４と、スイッチ１０５と、スイッチ１
０６と、スイッチ１０７と、スイッチ１０８と、容量１
１０と、容量１１１と、インバータ１１２と、インバー
タ１１３と、容量１１４と、容量１１５と、電流源回路
１１６と、電流源回路１１７と、電流源回路１１８と、
電流源回路１１９とから概略構成されている。
【０００４】スイッチ１０１は、アナログ入力信号の正
側電圧ＶI+と容量１１０の一方の端子とをオン／オフす
る。スイッチ１０２は、アナログ入力信号の負側電圧Ｖ
I-と容量１１１の一方の端子とをオン／オフする。スイ
ッチ１０３は、基準電圧の正側電圧ＶR+と容量１１０の
一方の端子とをオン／オフする。スイッチ１０４は、基
準電圧の負側電圧ＶR-と容量１１１の一方の端子とをオ
ン／オフする。スイッチ１０５は、インバータ１１２の
入出力端子間をオン／オフする。スイッチ１０６は、イ
ンバータ１１３の入出力端子間をオン／オフする。スイ
ッチ１０７は、容量１１５を介してインバータ１１２の
入力端子とインバータ１１３の出力端子間をオン／オフ
する。スイッチ１０８は、容量１１４を介してインバー
タ１１３の入力端子とインバータ１１２の出力端子間を
オン／オフする。電流源回路１１６，１１７は、それぞ
れインバータ１１２，１１３の出力電圧ＶO1, ＶO2に応
じて、電源ＶDDからインバータ１１１，１１２に電流を
流して高圧側電源電圧ＶHを付与し、電流源回路１１
８，１１９は、それぞれインバータ１１２，１１３の出
力電圧ＶO1, ＶO2に応じて、インバータ１１２，１１３
から接地に電流を流して低圧側電源電圧ＶL を付与す
る。
側電圧ＶI+と容量１１０の一方の端子とをオン／オフす
る。スイッチ１０２は、アナログ入力信号の負側電圧Ｖ
I-と容量１１１の一方の端子とをオン／オフする。スイ
ッチ１０３は、基準電圧の正側電圧ＶR+と容量１１０の
一方の端子とをオン／オフする。スイッチ１０４は、基
準電圧の負側電圧ＶR-と容量１１１の一方の端子とをオ
ン／オフする。スイッチ１０５は、インバータ１１２の
入出力端子間をオン／オフする。スイッチ１０６は、イ
ンバータ１１３の入出力端子間をオン／オフする。スイ
ッチ１０７は、容量１１５を介してインバータ１１２の
入力端子とインバータ１１３の出力端子間をオン／オフ
する。スイッチ１０８は、容量１１４を介してインバー
タ１１３の入力端子とインバータ１１２の出力端子間を
オン／オフする。電流源回路１１６，１１７は、それぞ
れインバータ１１２，１１３の出力電圧ＶO1, ＶO2に応
じて、電源ＶDDからインバータ１１１，１１２に電流を
流して高圧側電源電圧ＶHを付与し、電流源回路１１
８，１１９は、それぞれインバータ１１２，１１３の出
力電圧ＶO1, ＶO2に応じて、インバータ１１２，１１３
から接地に電流を流して低圧側電源電圧ＶL を付与す
る。
【０００５】次に、図９乃至図１１を参照して、従来の
電圧比較回路の動作を説明する。図９に示された電圧比
較回路の動作は、図１０に示すように、プリセットモー
ドと、増幅モードと、ラッチモードとに分けることがで
きる。以下、それぞれのモードごとに説明する。 プリセットモード スイッチ１０３，１０４，１０５，１０６，１０７，１
０８をオンにし、スイッチ１０１，１０２をオフにす
る。これによって、基準電圧の正側電圧ＶR+とインバー
タ１１２のロジカルスレッショルド電圧ＶLT1 の差が容
量１１０に蓄積され、基準電圧の負側電圧ＶR-とインバ
ータ１１３のロジカルスレッショルド電圧ＶLT2 の差が
容量１１１に蓄積される。 増幅モード スイッチ１０１，１０２をオンにし、スイッチ１０３，
１０４，１０５，１０６，１０７，１０８をオフにす
る。これによって、インバータ１１２は、アナログ入力
信号の正側電圧ＶI+と基準電圧の正側電圧ＶR+との差を
増幅し、インバータ１１３は、アナログ入力信号の負側
電圧ＶI-と基準電圧の負側電圧ＶR-との差を増幅する。 ラッチモード スイッチ１０１，１０２，１０７，１０８をオンにし、
スイッチ１０３，１０４，１０５，１０６をオフにす
る。これによって、インバータ１１２，１１３は容量１
１４，１１５を介して正帰還がかけられるのでフリップ
・フロップとして動作し、アナログ入力信号の正側電圧
ＶI+と負側電圧ＶI-との違いから生じた、インバータ１
１２，１１３の出力振幅のアンバランスが拡大されて、
最終的に図１１に示すインバータの入力電圧Ｖinと出力
電圧Ｖout との伝達特性において、一方のインバータの
出力電圧が電源電圧ＶDDに近い値Ａまで変化し、他方の
インバータの出力電圧が接地電圧ＶE に近い値Ｃまで変
化して、正側電圧ＶI+と負側電圧ＶI-との大小が判別さ
れる。
電圧比較回路の動作を説明する。図９に示された電圧比
較回路の動作は、図１０に示すように、プリセットモー
ドと、増幅モードと、ラッチモードとに分けることがで
きる。以下、それぞれのモードごとに説明する。 プリセットモード スイッチ１０３，１０４，１０５，１０６，１０７，１
０８をオンにし、スイッチ１０１，１０２をオフにす
る。これによって、基準電圧の正側電圧ＶR+とインバー
タ１１２のロジカルスレッショルド電圧ＶLT1 の差が容
量１１０に蓄積され、基準電圧の負側電圧ＶR-とインバ
ータ１１３のロジカルスレッショルド電圧ＶLT2 の差が
容量１１１に蓄積される。 増幅モード スイッチ１０１，１０２をオンにし、スイッチ１０３，
１０４，１０５，１０６，１０７，１０８をオフにす
る。これによって、インバータ１１２は、アナログ入力
信号の正側電圧ＶI+と基準電圧の正側電圧ＶR+との差を
増幅し、インバータ１１３は、アナログ入力信号の負側
電圧ＶI-と基準電圧の負側電圧ＶR-との差を増幅する。 ラッチモード スイッチ１０１，１０２，１０７，１０８をオンにし、
スイッチ１０３，１０４，１０５，１０６をオフにす
る。これによって、インバータ１１２，１１３は容量１
１４，１１５を介して正帰還がかけられるのでフリップ
・フロップとして動作し、アナログ入力信号の正側電圧
ＶI+と負側電圧ＶI-との違いから生じた、インバータ１
１２，１１３の出力振幅のアンバランスが拡大されて、
最終的に図１１に示すインバータの入力電圧Ｖinと出力
電圧Ｖout との伝達特性において、一方のインバータの
出力電圧が電源電圧ＶDDに近い値Ａまで変化し、他方の
インバータの出力電圧が接地電圧ＶE に近い値Ｃまで変
化して、正側電圧ＶI+と負側電圧ＶI-との大小が判別さ
れる。
【０００６】ここで、ロジカルスレッショルド電圧は、
図１１に示す伝達特性において、入力電圧Ｖinと出力電
圧Ｖout とが等しくなる点Ｂの電圧を示し、それぞれの
インバータにおいて固有の値を持つ電圧であって、具体
的には、インバータの入出力間を短絡したとき出力され
るものである。
図１１に示す伝達特性において、入力電圧Ｖinと出力電
圧Ｖout とが等しくなる点Ｂの電圧を示し、それぞれの
インバータにおいて固有の値を持つ電圧であって、具体
的には、インバータの入出力間を短絡したとき出力され
るものである。
【０００７】また、図９の回路において、電流源回路１
１６，１１７と１１８，１１９は、それぞれが持つ相互
コンダクタンスＧｍ1,Ｇｍ2 に基づいて、それぞれイン
バータ１１２，１１３の出力電圧ＶO1, ＶO2に応じて電
流を流すことによって、直流並列抵抗Ｒtot1, Ｒtot2と
して動作し、その大きさは、いずれも、インバータ１１
２，１１３の出力電圧ＶO1, ＶO2の平均値（ＶO1＋
ＶO2）／２に依存して変化する。この際の変化は相補的
であって、平均値（ＶO1＋ＶO2）／２の増加によって、
直流並列抵抗Ｒtot1が増加し、直流並列抵抗Ｒtot2が減
少する。従って、インバータ１１２，１１３２の出力の
平均値（ＶO1＋ＶO2）／２の増加すなわち、インバータ
１１１，１１２のそれぞれの入力電圧Ｖin1,Ｖin2 の平
均値（Ｖin1＋Ｖin2 ）／２の減少によって、インバー
タ１１２，１１３の高圧側電源電圧ＶH ，低圧側電源電
圧ＶL はともに減少する方向に動くので、同相モード入
力が存在しても、プリセットモードで設定された動作点
からのずれを抑制するように負帰還がかかり、同相モー
ド抑圧作用を生じる。平均値（Ｖin1 ＋Ｖin2 ）／２が
増加した場合も同様である。これによって、図９の回路
によれば、高感度な比較動作が可能となる。なお、これ
らについては、上記従来例に詳細に記載されている。
１６，１１７と１１８，１１９は、それぞれが持つ相互
コンダクタンスＧｍ1,Ｇｍ2 に基づいて、それぞれイン
バータ１１２，１１３の出力電圧ＶO1, ＶO2に応じて電
流を流すことによって、直流並列抵抗Ｒtot1, Ｒtot2と
して動作し、その大きさは、いずれも、インバータ１１
２，１１３の出力電圧ＶO1, ＶO2の平均値（ＶO1＋
ＶO2）／２に依存して変化する。この際の変化は相補的
であって、平均値（ＶO1＋ＶO2）／２の増加によって、
直流並列抵抗Ｒtot1が増加し、直流並列抵抗Ｒtot2が減
少する。従って、インバータ１１２，１１３２の出力の
平均値（ＶO1＋ＶO2）／２の増加すなわち、インバータ
１１１，１１２のそれぞれの入力電圧Ｖin1,Ｖin2 の平
均値（Ｖin1＋Ｖin2 ）／２の減少によって、インバー
タ１１２，１１３の高圧側電源電圧ＶH ，低圧側電源電
圧ＶL はともに減少する方向に動くので、同相モード入
力が存在しても、プリセットモードで設定された動作点
からのずれを抑制するように負帰還がかかり、同相モー
ド抑圧作用を生じる。平均値（Ｖin1 ＋Ｖin2 ）／２が
増加した場合も同様である。これによって、図９の回路
によれば、高感度な比較動作が可能となる。なお、これ
らについては、上記従来例に詳細に記載されている。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来の電圧比較回路にあっては、プリセットモードにおい
て基準電圧とインバータのロジカルスレッショルド電圧
との差をそれぞれ容量１１０，１１１に取り込んだ後、
増幅モードにおいてスイッチ１０１，１０２をオンにす
ることによって、入力電圧と基準電圧との差を、それぞ
れ容量１１０，１１１に蓄積するとともに、スイッチ１
０５，１０６をオフにして増幅を行なわせ、ラッチモー
ドにおいてインバータ１１２，１１３によるフリップ・
フロップ動作に移行するようにしている。この場合、フ
リップ・フロップとして立ち上がる過渡期間において、
ノイズ等に基づいて入力電圧が変動すると、フリップ・
フロップの状態が入力電圧の変動に応じて変化すること
があり、従ってこの場合は、電圧比較回路としての出力
状態決定の時点が変動することになる。一方、チョッパ
型電圧比較回路においては、正しく所定周期で入力電圧
をサンプリングして比較結果の出力状態を決定できるこ
とが重要であるが、もしも状態決定の時点が変動する
と、サンプリング周期にジッタが生じたのと同様になっ
て、信号処理の精度が低下する恐れがあるという問題が
ある。
来の電圧比較回路にあっては、プリセットモードにおい
て基準電圧とインバータのロジカルスレッショルド電圧
との差をそれぞれ容量１１０，１１１に取り込んだ後、
増幅モードにおいてスイッチ１０１，１０２をオンにす
ることによって、入力電圧と基準電圧との差を、それぞ
れ容量１１０，１１１に蓄積するとともに、スイッチ１
０５，１０６をオフにして増幅を行なわせ、ラッチモー
ドにおいてインバータ１１２，１１３によるフリップ・
フロップ動作に移行するようにしている。この場合、フ
リップ・フロップとして立ち上がる過渡期間において、
ノイズ等に基づいて入力電圧が変動すると、フリップ・
フロップの状態が入力電圧の変動に応じて変化すること
があり、従ってこの場合は、電圧比較回路としての出力
状態決定の時点が変動することになる。一方、チョッパ
型電圧比較回路においては、正しく所定周期で入力電圧
をサンプリングして比較結果の出力状態を決定できるこ
とが重要であるが、もしも状態決定の時点が変動する
と、サンプリング周期にジッタが生じたのと同様になっ
て、信号処理の精度が低下する恐れがあるという問題が
ある。
【０００９】また、上記電圧比較回路における電流源回
路１１６，１１７と１１８，１１９においては、低圧側
電源電圧ＶL を接地電圧近くに設定し、高圧側電源電圧
ＶHを電源電圧ＶDD近くに設定して、各電流源回路を構
成するトランジスタを非飽和領域（三極管領域）で動作
させるようにしているため、インバータ１１２，１１３
の出力電圧ＶO1，ＶO2が変化しても、直流並列抵抗Ｒ
tot1，Ｒtot2の変化は小さく、従って、この定電流回路
自体では、同相モード抑圧の効果はあまり期待できない
ものと思われる。一方、このような電流源回路を設ける
ことによって、電源電圧利用率が低下して、低電源電圧
動作が不可能になるとともに、回路規模が増大し、従っ
て、基板面積の拡大を招くという問題がある。また、こ
のフィードバック素子（電流源回路１１６〜１１９）
は、出力端に対して負荷となるため、その分、動作速度
を、このフィードバック素子がない場合に較べて約半分
に低下させる、という欠点がある。
路１１６，１１７と１１８，１１９においては、低圧側
電源電圧ＶL を接地電圧近くに設定し、高圧側電源電圧
ＶHを電源電圧ＶDD近くに設定して、各電流源回路を構
成するトランジスタを非飽和領域（三極管領域）で動作
させるようにしているため、インバータ１１２，１１３
の出力電圧ＶO1，ＶO2が変化しても、直流並列抵抗Ｒ
tot1，Ｒtot2の変化は小さく、従って、この定電流回路
自体では、同相モード抑圧の効果はあまり期待できない
ものと思われる。一方、このような電流源回路を設ける
ことによって、電源電圧利用率が低下して、低電源電圧
動作が不可能になるとともに、回路規模が増大し、従っ
て、基板面積の拡大を招くという問題がある。また、こ
のフィードバック素子（電流源回路１１６〜１１９）
は、出力端に対して負荷となるため、その分、動作速度
を、このフィードバック素子がない場合に較べて約半分
に低下させる、という欠点がある。
【００１０】この発明は、上述の事情に鑑みてなされた
ものであって、インバータを用いたチョッパ型の電圧比
較回路において、入力電圧の比較結果に基づく出力極性
決定を正しく所定周期で行なうことができ、従って、信
号処理の精度を向上できるとともに、回路規模が小さい
電圧比較回路を提供することを目的としている。
ものであって、インバータを用いたチョッパ型の電圧比
較回路において、入力電圧の比較結果に基づく出力極性
決定を正しく所定周期で行なうことができ、従って、信
号処理の精度を向上できるとともに、回路規模が小さい
電圧比較回路を提供することを目的としている。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明に係る電圧比較回路は、アナロ
グ入力信号の正側電圧を第１の容量の一方の端子にオン
／オフする第１のスイッチと、上記アナログ入力信号の
負側電圧を第２の容量の一方の端子にオン／オフする第
２のスイッチと、基準電圧の正側電圧を上記第１の容量
の一方の端子にオン／オフする第３のスイッチと、上記
基準電圧の負側電圧を上記第２の容量の一方の端子にオ
ン／オフする第４のスイッチと、上記第１の容量の他方
の端子に入力側を接続された第１のインバータと、上記
第２の容量の他方の端子に入力側を接続された第２のイ
ンバータと、上記第１のインバータの入出力間をオン／
オフする第５のスイッチと、上記第２のインバータの入
出力間をオン／オフする第６のスイッチと、上記第１の
インバータの入力側を第３の容量を介して上記第２のイ
ンバータの出力側にオン／オフする第７のスイッチと、
上記第２のインバータの入力側を第４の容量を介して上
記第２のインバータの出力側にオン／オフする第８のス
イッチとを備え、第１の動作モードにおいて、上記第
１，第２，第５，第６，第７及び第８のスイッチをオン
に第３及び第４のスイッチをオフにし、続く第２の動作
モードにおいて、上記第３及び第４のスイッチをオンに
上記第１，第２，第５，第６，第７及び第８のスイッチ
をオフにし、続く第３の動作モードにおいて、上記第
３，第４，第７及び第８のスイッチをオンに上記第１，
第２，第５及び第６のスイッチをオフにする動作を繰り
返して行なうように構成されてなることを特徴としてい
る。
に、請求項１記載の発明に係る電圧比較回路は、アナロ
グ入力信号の正側電圧を第１の容量の一方の端子にオン
／オフする第１のスイッチと、上記アナログ入力信号の
負側電圧を第２の容量の一方の端子にオン／オフする第
２のスイッチと、基準電圧の正側電圧を上記第１の容量
の一方の端子にオン／オフする第３のスイッチと、上記
基準電圧の負側電圧を上記第２の容量の一方の端子にオ
ン／オフする第４のスイッチと、上記第１の容量の他方
の端子に入力側を接続された第１のインバータと、上記
第２の容量の他方の端子に入力側を接続された第２のイ
ンバータと、上記第１のインバータの入出力間をオン／
オフする第５のスイッチと、上記第２のインバータの入
出力間をオン／オフする第６のスイッチと、上記第１の
インバータの入力側を第３の容量を介して上記第２のイ
ンバータの出力側にオン／オフする第７のスイッチと、
上記第２のインバータの入力側を第４の容量を介して上
記第２のインバータの出力側にオン／オフする第８のス
イッチとを備え、第１の動作モードにおいて、上記第
１，第２，第５，第６，第７及び第８のスイッチをオン
に第３及び第４のスイッチをオフにし、続く第２の動作
モードにおいて、上記第３及び第４のスイッチをオンに
上記第１，第２，第５，第６，第７及び第８のスイッチ
をオフにし、続く第３の動作モードにおいて、上記第
３，第４，第７及び第８のスイッチをオンに上記第１，
第２，第５及び第６のスイッチをオフにする動作を繰り
返して行なうように構成されてなることを特徴としてい
る。
【００１２】また、請求項２記載の発明は、請求項１記
載の発明に係る電圧比較回路であって、上記第１及び第
２のインバータの電源入力と電源間に定電流回路を挿入
したことを特徴としている。
載の発明に係る電圧比較回路であって、上記第１及び第
２のインバータの電源入力と電源間に定電流回路を挿入
したことを特徴としている。
【００１３】また、請求項３記載の発明は、請求項１又
は２記載の発明に係る電圧比較回路であって、上記第１
の動作モードの終期において、上記第７及び第８のスイ
ッチをオフにした直後に上記第５及び第６のスイッチを
オフにし、その後第１及び第２のスイッチをオフにする
ように構成されてなることを特徴としている。
は２記載の発明に係る電圧比較回路であって、上記第１
の動作モードの終期において、上記第７及び第８のスイ
ッチをオフにした直後に上記第５及び第６のスイッチを
オフにし、その後第１及び第２のスイッチをオフにする
ように構成されてなることを特徴としている。
【００１４】また、請求項４記載の発明は、請求項１，
２又は３記載の発明に係る電圧比較回路であって、上記
第３の動作モードの終了前に上記第３及び第４のスイッ
チをオフにするように構成されていることを特徴として
いる。
２又は３記載の発明に係る電圧比較回路であって、上記
第３の動作モードの終了前に上記第３及び第４のスイッ
チをオフにするように構成されていることを特徴として
いる。
【００１５】また、請求項５記載の発明に係る電圧比較
回路は、アナログ入力信号を第１の容量の一方の端子に
オン／オフする第１のスイッチと、基準電圧を第２の容
量の一方の端子にオン／オフする第２のスイッチと、前
記第１の容量の一方の端子と上記第２の容量の一方の端
子間をオン／オフする第３のスイッチと、上記第１の容
量の他方の端子に入力側を接続された第１のインバータ
と、上記第２の容量の他方の端子に入力側を接続された
第２のインバータと、上記第１のインバータの入出力間
をオン／オフする第４のスイッチと、上記第２のインバ
ータの入出力間をオン／オフする第５のスイッチと、上
記第１のインバータの入力側を第３の容量を介して上記
第２のインバータの出力側にオン／オフする第６のスイ
ッチと、上記第２のインバータの入力側を第４の容量を
介して上記第２のインバータの出力側にオン／オフする
第７のスイッチとを備え、第１の動作モードにおいて、
上記第１，第２，第４，第５，第６及び第７のスイッチ
をオンに第３のスイッチをオフにし、続く第２の動作モ
ードにおいて、上記第３のスイッチをオンに上記第１，
第２，第４，第５，第６及び第７のスイッチをオフに
し、続く第３の動作モードにおいて、上記第３，第６及
び第７のスイッチをオンに上記第１，第２，第４及び第
５のスイッチをオフにする動作を繰り返して行なうよう
に構成されてなることを特徴としている。
回路は、アナログ入力信号を第１の容量の一方の端子に
オン／オフする第１のスイッチと、基準電圧を第２の容
量の一方の端子にオン／オフする第２のスイッチと、前
記第１の容量の一方の端子と上記第２の容量の一方の端
子間をオン／オフする第３のスイッチと、上記第１の容
量の他方の端子に入力側を接続された第１のインバータ
と、上記第２の容量の他方の端子に入力側を接続された
第２のインバータと、上記第１のインバータの入出力間
をオン／オフする第４のスイッチと、上記第２のインバ
ータの入出力間をオン／オフする第５のスイッチと、上
記第１のインバータの入力側を第３の容量を介して上記
第２のインバータの出力側にオン／オフする第６のスイ
ッチと、上記第２のインバータの入力側を第４の容量を
介して上記第２のインバータの出力側にオン／オフする
第７のスイッチとを備え、第１の動作モードにおいて、
上記第１，第２，第４，第５，第６及び第７のスイッチ
をオンに第３のスイッチをオフにし、続く第２の動作モ
ードにおいて、上記第３のスイッチをオンに上記第１，
第２，第４，第５，第６及び第７のスイッチをオフに
し、続く第３の動作モードにおいて、上記第３，第６及
び第７のスイッチをオンに上記第１，第２，第４及び第
５のスイッチをオフにする動作を繰り返して行なうよう
に構成されてなることを特徴としている。
【００１６】また、請求項６記載の発明は、請求項５記
載の発明に係る電圧比較回路であって、上記第１及び第
２のインバータの電源入力と電源間に定電流回路を挿入
したことを特徴としている。
載の発明に係る電圧比較回路であって、上記第１及び第
２のインバータの電源入力と電源間に定電流回路を挿入
したことを特徴としている。
【００１７】また、請求項７記載の発明は、請求項５又
は６記載の発明に係る電圧比較回路であって、上記第１
の動作モードの終期において、上記第６及び第７のスイ
ッチをオフにした直後に上記第４及び第５のスイッチを
オフにし、その後第１及び第２のスイッチをオフにする
ように構成されてなることを特徴としている。
は６記載の発明に係る電圧比較回路であって、上記第１
の動作モードの終期において、上記第６及び第７のスイ
ッチをオフにした直後に上記第４及び第５のスイッチを
オフにし、その後第１及び第２のスイッチをオフにする
ように構成されてなることを特徴としている。
【００１８】また、請求項８記載の発明は、請求項５，
６又は７記載の発明に係る電圧比較回路であって、上記
第３の動作モードの終了前に上記第３のスイッチをオフ
にするように構成されてなることを特徴としている。
６又は７記載の発明に係る電圧比較回路であって、上記
第３の動作モードの終了前に上記第３のスイッチをオフ
にするように構成されてなることを特徴としている。
【００１９】
【作用】この発明の請求項１乃至４記載の構成では、第
１の動作モードで、アナログ入力信号の正側電圧と第１
のインバータのロジカルスレッショルド電圧との差を第
１の容量に蓄積し、アナログ入力信号の負側電圧と第２
のインバータのロジカルスレッショルド電圧との差を第
１の容量に蓄積するとともに、第１のインバータと第２
のインバータのロジカルスレッショルド電圧の差を第３
の容量と第４の容量に蓄積し、第２の動作モードで、ア
ナログ入力信号の正側電圧と基準電圧の正側電圧との差
を第１のインバータで増幅するとともに、アナログ入力
信号の負側電圧と基準電圧の負側電圧との差を第２のイ
ンバータで増幅し、第３の動作モードで、第１のインバ
ータと第２のインバータとでフリップ・フロップ動作を
行なうので、フリップ・フロップの状態出力として、ア
ナログ入力信号の正側電圧と基準電圧の正側電圧との差
と、アナログ入力信号の負側電圧と基準電圧の負側電圧
との差との大小に応じた判定結果の出力を得ることがで
き、従って、基準電圧の正側電圧と負側電圧の大きさを
等しくすれば、アナログ入力信号の正側電圧と負側電圧
との大小を判定することができる。この構成によれば、
少ない回路素子数で平衡型電圧比較回路を構成できるの
で、小型化，低消費電力化が可能である。またインバー
タのオフセット電圧が判定結果に無関係なので、インバ
ータを構成するトランジスタのチャンネル長を短くし
て、電圧比較回路の高速化を図ることができる。この
際、両インバータの電源入力に定電流回路を挿入するこ
とによって、消費電流を低減することができる。また、
第１の動作モードの終期において、第７及び第８のスイ
ッチをオフにした直後に前記第５及び第６のスイッチを
オフにし、その後第１及び第２のスイッチをオフにする
ことによって、精度よくサンプリングタイミングを決定
し、動作を安定化することができる。さらに、第３の動
作モードの終了前に第３及び第４のスイッチをオフにす
ることによって、第１及び第２のインバータのフリップ
・フロップとしての状態決定を加速することができる。
１の動作モードで、アナログ入力信号の正側電圧と第１
のインバータのロジカルスレッショルド電圧との差を第
１の容量に蓄積し、アナログ入力信号の負側電圧と第２
のインバータのロジカルスレッショルド電圧との差を第
１の容量に蓄積するとともに、第１のインバータと第２
のインバータのロジカルスレッショルド電圧の差を第３
の容量と第４の容量に蓄積し、第２の動作モードで、ア
ナログ入力信号の正側電圧と基準電圧の正側電圧との差
を第１のインバータで増幅するとともに、アナログ入力
信号の負側電圧と基準電圧の負側電圧との差を第２のイ
ンバータで増幅し、第３の動作モードで、第１のインバ
ータと第２のインバータとでフリップ・フロップ動作を
行なうので、フリップ・フロップの状態出力として、ア
ナログ入力信号の正側電圧と基準電圧の正側電圧との差
と、アナログ入力信号の負側電圧と基準電圧の負側電圧
との差との大小に応じた判定結果の出力を得ることがで
き、従って、基準電圧の正側電圧と負側電圧の大きさを
等しくすれば、アナログ入力信号の正側電圧と負側電圧
との大小を判定することができる。この構成によれば、
少ない回路素子数で平衡型電圧比較回路を構成できるの
で、小型化，低消費電力化が可能である。またインバー
タのオフセット電圧が判定結果に無関係なので、インバ
ータを構成するトランジスタのチャンネル長を短くし
て、電圧比較回路の高速化を図ることができる。この
際、両インバータの電源入力に定電流回路を挿入するこ
とによって、消費電流を低減することができる。また、
第１の動作モードの終期において、第７及び第８のスイ
ッチをオフにした直後に前記第５及び第６のスイッチを
オフにし、その後第１及び第２のスイッチをオフにする
ことによって、精度よくサンプリングタイミングを決定
し、動作を安定化することができる。さらに、第３の動
作モードの終了前に第３及び第４のスイッチをオフにす
ることによって、第１及び第２のインバータのフリップ
・フロップとしての状態決定を加速することができる。
【００２０】また、この発明の請求項５乃至８記載の構
成では、第１の動作モードで、アナログ入力信号電圧と
第１のインバータのロジカルスレッショルド電圧との差
を第１の容量に蓄積し、基準電圧と第２のインバータの
ロジカルスレッショルド電圧との差を第２の容量に蓄積
するとともに、第１のインバータと第２のインバータの
ロジカルスレッショルド電圧の差を第３の容量と第４の
容量に蓄積し、第２の動作モードで、アナログ入力信号
電圧と第１のインバータのロジカルスレッショルド電圧
との差と、基準信号電圧と第２のインバータのロジカル
スレッショルド電圧との差とを第１の容量と第２の容量
に再配分して、第１の容量と第２の容量の出力側の電位
変動をそれぞれ第１のインバータと第２のインバータで
増幅し、第３の動作モードで、第１のインバータと第２
のインバータとでフリップ・フロップ動作を行なうの
で、フリップ・フロップの状態出力として、アナログ入
力信号電圧と基準電圧との大小に応じた判定結果の出力
を得ることができる。この構成によれば、少ない回路素
子数で不平衡型電圧比較回路を構成できるので、小型
化，低消費電力化が可能である。またインバータのオフ
セット電圧が判定結果に無関係なので、インバータを構
成するトランジスタのチャンネル長を短くして、電圧比
較回路の高速化を図ることができる。この際、両インバ
ータの電源入力に定電流回路を挿入することによって、
消費電流を低減することができる。また、第１の動作モ
ードの終期において、第６及び第７のスイッチをオフに
した直後に前記第４及び第５のスイッチをオフにし、そ
の後第１及び第２のスイッチをオフにすることによっ
て、精度よくサンプリングタイミングを決定し、動作を
安定化することができる。さらに、第３の動作モードの
終了前に第３のスイッチをオフにすることによって、第
１及び第２のインバータのフリップ・フロップとしての
状態決定を加速することができる。
成では、第１の動作モードで、アナログ入力信号電圧と
第１のインバータのロジカルスレッショルド電圧との差
を第１の容量に蓄積し、基準電圧と第２のインバータの
ロジカルスレッショルド電圧との差を第２の容量に蓄積
するとともに、第１のインバータと第２のインバータの
ロジカルスレッショルド電圧の差を第３の容量と第４の
容量に蓄積し、第２の動作モードで、アナログ入力信号
電圧と第１のインバータのロジカルスレッショルド電圧
との差と、基準信号電圧と第２のインバータのロジカル
スレッショルド電圧との差とを第１の容量と第２の容量
に再配分して、第１の容量と第２の容量の出力側の電位
変動をそれぞれ第１のインバータと第２のインバータで
増幅し、第３の動作モードで、第１のインバータと第２
のインバータとでフリップ・フロップ動作を行なうの
で、フリップ・フロップの状態出力として、アナログ入
力信号電圧と基準電圧との大小に応じた判定結果の出力
を得ることができる。この構成によれば、少ない回路素
子数で不平衡型電圧比較回路を構成できるので、小型
化，低消費電力化が可能である。またインバータのオフ
セット電圧が判定結果に無関係なので、インバータを構
成するトランジスタのチャンネル長を短くして、電圧比
較回路の高速化を図ることができる。この際、両インバ
ータの電源入力に定電流回路を挿入することによって、
消費電流を低減することができる。また、第１の動作モ
ードの終期において、第６及び第７のスイッチをオフに
した直後に前記第４及び第５のスイッチをオフにし、そ
の後第１及び第２のスイッチをオフにすることによっ
て、精度よくサンプリングタイミングを決定し、動作を
安定化することができる。さらに、第３の動作モードの
終了前に第３のスイッチをオフにすることによって、第
１及び第２のインバータのフリップ・フロップとしての
状態決定を加速することができる。
【００２１】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行なう。 ◇第１実施例 まず、この発明を平衡（フルバランス）型電圧比較回路
に適用した場合の例を、第１実施例として説明する。図
１は、この発明の第１実施例である電圧比較回路の電気
的構成を示す回路図、図２は、同回路の各モードにおけ
る接続状態を示す図、図３は、同回路の動作タイミング
チャートを示す図である。この例の電圧比較回路は、図
１に示すように、スイッチ１と、スイッチ２と、スイッ
チ３と、スイッチ４と、スイッチ５と、スイッチ６と、
スイッチ７と、スイッチ８と、容量１０と、容量１１
と、インバータ１２と、インバータ１３と、容量１４
と、容量１５とから概略構成されている。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行なう。 ◇第１実施例 まず、この発明を平衡（フルバランス）型電圧比較回路
に適用した場合の例を、第１実施例として説明する。図
１は、この発明の第１実施例である電圧比較回路の電気
的構成を示す回路図、図２は、同回路の各モードにおけ
る接続状態を示す図、図３は、同回路の動作タイミング
チャートを示す図である。この例の電圧比較回路は、図
１に示すように、スイッチ１と、スイッチ２と、スイッ
チ３と、スイッチ４と、スイッチ５と、スイッチ６と、
スイッチ７と、スイッチ８と、容量１０と、容量１１
と、インバータ１２と、インバータ１３と、容量１４
と、容量１５とから概略構成されている。
【００２２】スイッチ１は、アナログ入力信号の正側電
圧ＶI+と容量１０の一方の端子とをオン／オフする。ス
イッチ２は、アナログ入力信号の負側電圧ＶI-と容量１
１の一方の端子とをオン／オフする。スイッチ３は、基
準電圧の正側電圧ＶR+と容量１０の一方の端子とをオン
／オフする。スイッチ４は、基準電圧の負側電圧ＶR-と
容量１１の一方の端子とをオン／オフする。スイッチ５
は、インバータ１２の入出力端子間をオン／オフする。
スイッチ６は、インバータ１３の入出力端子間をオン／
オフする。スイッチ７は、容量１５を介してインバータ
１２の入力端子とインバータ１３の出力端子間をオン／
オフする。スイッチ８は、容量１４を介してインバータ
１３の入力端子とインバータ１２の出力端子間をオン／
オフする。
圧ＶI+と容量１０の一方の端子とをオン／オフする。ス
イッチ２は、アナログ入力信号の負側電圧ＶI-と容量１
１の一方の端子とをオン／オフする。スイッチ３は、基
準電圧の正側電圧ＶR+と容量１０の一方の端子とをオン
／オフする。スイッチ４は、基準電圧の負側電圧ＶR-と
容量１１の一方の端子とをオン／オフする。スイッチ５
は、インバータ１２の入出力端子間をオン／オフする。
スイッチ６は、インバータ１３の入出力端子間をオン／
オフする。スイッチ７は、容量１５を介してインバータ
１２の入力端子とインバータ１３の出力端子間をオン／
オフする。スイッチ８は、容量１４を介してインバータ
１３の入力端子とインバータ１２の出力端子間をオン／
オフする。
【００２３】次に、図１乃至図３を参照して、第１実施
例の電圧比較回路の動作について説明する。図１に示さ
れた電圧比較回路の動作は、それぞれ図２（ａ），
（ｂ），（ｃ）に示すように、入力サンプリングモード
と、増幅モードと、ラッチモードとに分けることができ
る。以下、それぞれのモードごとに説明する。 入力サンプリングモード スイッチ１，２，５，６，７，８をオンにし、スイッチ
３，４をオフにする。これによって、アナログ入力信号
の正側電圧ＶI+とインバータ１２のロジカルスレッショ
ルド電圧ＶLT1 の差が容量１０に蓄積され、アナログ入
力信号の負側電圧ＶI-とインバータ１３のロジカルスレ
ッショルド電圧ＶLT2 の差が容量１１に蓄積されるとと
もに、ロジカルスレッショルド電圧ＶLT1,ＶLT2 の差が
容量１４，１５に蓄積される。 増幅モード スイッチ３，４をオンにし、スイッチ１，２，５，６，
７，８をオフにする。これによって、インバータ１２
は、アナログ入力信号の正側電圧ＶI+と基準電圧の正側
電圧ＶR+との差を増幅し、インバータ１３は、アナログ
入力信号の負側電圧ＶI-と基準電圧の負側電圧ＶR-との
差を増幅して、それぞれ出力ＶO1. ＶO2を発生する。 ラッチモード スイッチ３，３，７，８をオンにし、スイッチ１，２，
５，６，７，８をオフにする。これによって、インバー
タ１２，１３は容量１４，１５を介して正帰還がかけら
れるのでフリップ・フロップとして動作し、基準電圧の
正側電圧ＶR+と負側電圧ＶR-の大きさが等しいとき、ア
ナログ入力信号の正側電圧ＶI+と負側電圧ＶI-との違い
から生じた、インバータ１２，１３の出力振幅のアンバ
ランスが拡大されて、最終的に図１１に示すインバータ
の入力電圧Ｖinと出力電圧Ｖoutとの伝達特性におい
て、一方のインバータの出力電圧が電源電圧ＶDDに近い
値Ａまで変化し、他方のインバータの出力電圧が接地電
圧ＶE に近い値Ｃまで変化して、正側電圧ＶI+と負側電
圧ＶI-との大小が判別される。
例の電圧比較回路の動作について説明する。図１に示さ
れた電圧比較回路の動作は、それぞれ図２（ａ），
（ｂ），（ｃ）に示すように、入力サンプリングモード
と、増幅モードと、ラッチモードとに分けることができ
る。以下、それぞれのモードごとに説明する。 入力サンプリングモード スイッチ１，２，５，６，７，８をオンにし、スイッチ
３，４をオフにする。これによって、アナログ入力信号
の正側電圧ＶI+とインバータ１２のロジカルスレッショ
ルド電圧ＶLT1 の差が容量１０に蓄積され、アナログ入
力信号の負側電圧ＶI-とインバータ１３のロジカルスレ
ッショルド電圧ＶLT2 の差が容量１１に蓄積されるとと
もに、ロジカルスレッショルド電圧ＶLT1,ＶLT2 の差が
容量１４，１５に蓄積される。 増幅モード スイッチ３，４をオンにし、スイッチ１，２，５，６，
７，８をオフにする。これによって、インバータ１２
は、アナログ入力信号の正側電圧ＶI+と基準電圧の正側
電圧ＶR+との差を増幅し、インバータ１３は、アナログ
入力信号の負側電圧ＶI-と基準電圧の負側電圧ＶR-との
差を増幅して、それぞれ出力ＶO1. ＶO2を発生する。 ラッチモード スイッチ３，３，７，８をオンにし、スイッチ１，２，
５，６，７，８をオフにする。これによって、インバー
タ１２，１３は容量１４，１５を介して正帰還がかけら
れるのでフリップ・フロップとして動作し、基準電圧の
正側電圧ＶR+と負側電圧ＶR-の大きさが等しいとき、ア
ナログ入力信号の正側電圧ＶI+と負側電圧ＶI-との違い
から生じた、インバータ１２，１３の出力振幅のアンバ
ランスが拡大されて、最終的に図１１に示すインバータ
の入力電圧Ｖinと出力電圧Ｖoutとの伝達特性におい
て、一方のインバータの出力電圧が電源電圧ＶDDに近い
値Ａまで変化し、他方のインバータの出力電圧が接地電
圧ＶE に近い値Ｃまで変化して、正側電圧ＶI+と負側電
圧ＶI-との大小が判別される。
【００２４】このように、この例の電圧比較回路によれ
ば、インバータ２個と、スイッチ８個と、容量４個とに
よって平衡型電圧比較回路を構成できるので、小型化が
可能であり、また低消費電力である。また一般に、高速
化のために、インバータを構成するトランジスタのチャ
ンネル長を短くしようすると、ばらつきの影響でオフセ
ット電圧が増大するので、あまり短くすることができな
いが、この例では、２個のインバータのロジカルスレッ
ショルド電圧の差すなわちオフセット電圧が判定結果に
無関係になるので、トランジスタのチャンネル長を短く
することができ、従って、高速動作が可能となる。一例
として、従来、８ビットの精度を得るために、１．５μ
ｍ程度のチャンネル長を必要としたが、この例によれ
ば、チャンネル長を０．３５μｍにすることができ、電
圧比較回路の高速化が可能になった。また、この例で
は、入力サンプリングモードにおいて入力信号電圧Ｖ
I+, ＶI-を容量１０，１１に保持してから、増幅モード
において基準電圧ＶR+, ＶR-を取り込んで、ラッチモー
ドにおいてフリップ・フロップ動作を行なわせるように
したので、入力電圧のサンプリング時点を正確に一定周
期にすることができ、従って、信号処理の精度を向上さ
せることができる。さらに、従来例のように同相モード
抑圧のための電流源回路を設けないので、低電源電圧動
作が可能となるとともに、回路規模を縮小し、基板面積
を節約することができる。
ば、インバータ２個と、スイッチ８個と、容量４個とに
よって平衡型電圧比較回路を構成できるので、小型化が
可能であり、また低消費電力である。また一般に、高速
化のために、インバータを構成するトランジスタのチャ
ンネル長を短くしようすると、ばらつきの影響でオフセ
ット電圧が増大するので、あまり短くすることができな
いが、この例では、２個のインバータのロジカルスレッ
ショルド電圧の差すなわちオフセット電圧が判定結果に
無関係になるので、トランジスタのチャンネル長を短く
することができ、従って、高速動作が可能となる。一例
として、従来、８ビットの精度を得るために、１．５μ
ｍ程度のチャンネル長を必要としたが、この例によれ
ば、チャンネル長を０．３５μｍにすることができ、電
圧比較回路の高速化が可能になった。また、この例で
は、入力サンプリングモードにおいて入力信号電圧Ｖ
I+, ＶI-を容量１０，１１に保持してから、増幅モード
において基準電圧ＶR+, ＶR-を取り込んで、ラッチモー
ドにおいてフリップ・フロップ動作を行なわせるように
したので、入力電圧のサンプリング時点を正確に一定周
期にすることができ、従って、信号処理の精度を向上さ
せることができる。さらに、従来例のように同相モード
抑圧のための電流源回路を設けないので、低電源電圧動
作が可能となるとともに、回路規模を縮小し、基板面積
を節約することができる。
【００２５】◇第２実施例 次に、第１実施例の回路において、電源消費電流を低減
した場合の例を、第２実施例として説明する。図４は、
この発明の第２実施例である電圧比較回路の電気的構成
を示す回路図である。この例の電圧比較回路は、図４に
示すように、スイッチ１と、スイッチ２と、スイッチ３
と、スイッチ４と、スイッチ５と、スイッチ６と、スイ
ッチ７と、スイッチ８と、容量１０と、容量１１と、イ
ンバータ１２と、インバータ１３と、容量１４と、容量
１５と、定電流回路１６とから概略構成されている。
した場合の例を、第２実施例として説明する。図４は、
この発明の第２実施例である電圧比較回路の電気的構成
を示す回路図である。この例の電圧比較回路は、図４に
示すように、スイッチ１と、スイッチ２と、スイッチ３
と、スイッチ４と、スイッチ５と、スイッチ６と、スイ
ッチ７と、スイッチ８と、容量１０と、容量１１と、イ
ンバータ１２と、インバータ１３と、容量１４と、容量
１５と、定電流回路１６とから概略構成されている。
【００２６】スイッチ１は、アナログ入力信号の正側電
圧ＶI+と容量１０の一方の端子とをオン／オフする。ス
イッチ２は、アナログ入力信号の負側電圧ＶI-と容量１
１の一方の端子とをオン／オフする。スイッチ３は、基
準電圧の正側電圧ＶR+と容量１０の一方の端子とをオン
／オフする。スイッチ４は、基準電圧の負側電圧ＶR-と
容量１１の一方の端子とをオン／オフする。スイッチ５
は、インバータ１２の入出力端子間をオン／オフする。
スイッチ６は、インバータ１３の入出力端子間をオン／
オフする。スイッチ７は、容量１５を介してインバータ
１２の入力端子とインバータ１３の出力端子間をオン／
オフする。スイッチ８は、容量１４を介してインバータ
１３の入力端子とインバータ１２の出力端子間をオン／
オフする。インバータ１２として、Ｐチャンネルトラン
ジスタＴ1 とＮチャンネルトランジスタＴ2 とを直列に
接続してなる構成が例示されている。インバータ１３と
して、ＰチャンネルトランジスタＴ3 とＮチャンネルト
ランジスタＴ4 とを直列に接続してなる構成が例示され
ている。定電流回路１６はＰチャンネルトランジスタＴ
5 からなり、一定電圧ＥB をバイアス電圧として与える
ことによって、インバータ１２，１３に所定値以下の電
源電流を供給する。
圧ＶI+と容量１０の一方の端子とをオン／オフする。ス
イッチ２は、アナログ入力信号の負側電圧ＶI-と容量１
１の一方の端子とをオン／オフする。スイッチ３は、基
準電圧の正側電圧ＶR+と容量１０の一方の端子とをオン
／オフする。スイッチ４は、基準電圧の負側電圧ＶR-と
容量１１の一方の端子とをオン／オフする。スイッチ５
は、インバータ１２の入出力端子間をオン／オフする。
スイッチ６は、インバータ１３の入出力端子間をオン／
オフする。スイッチ７は、容量１５を介してインバータ
１２の入力端子とインバータ１３の出力端子間をオン／
オフする。スイッチ８は、容量１４を介してインバータ
１３の入力端子とインバータ１２の出力端子間をオン／
オフする。インバータ１２として、Ｐチャンネルトラン
ジスタＴ1 とＮチャンネルトランジスタＴ2 とを直列に
接続してなる構成が例示されている。インバータ１３と
して、ＰチャンネルトランジスタＴ3 とＮチャンネルト
ランジスタＴ4 とを直列に接続してなる構成が例示され
ている。定電流回路１６はＰチャンネルトランジスタＴ
5 からなり、一定電圧ＥB をバイアス電圧として与える
ことによって、インバータ１２，１３に所定値以下の電
源電流を供給する。
【００２７】次に、図４を参照して、第２実施例の電圧
比較回路の動作を説明する。図４に示された電圧比較回
路における、スイッチ１〜８と、容量１０，１１と、イ
ンバータ１２，１３と、容量１４，１５とからなる部分
の動作は、図１の場合と同様である。さらに、図４の例
においては、電圧比較回路を構成する２個のインバータ
１２，１３と電源ＶDD間に、定電流回路１６を挿入した
ので、２個のインバータ１２，１３に流れる最大電流
が、電源電圧にかかわらず、ほぼ一定になる。図１，図
４に示された電圧比較回路では、入力サンプリングモー
ドにおいて、スイッチ５，６をオンにして、インバータ
１２，１３の入出力間を短絡する際に、最も消費電流が
大きくなる。この際、図１の回路では、電源電圧が変化
すると、消費電力も大きく変化するが、図４の回路で
は、定電流回路１６が付加されているので、電源電圧が
変化しても、インバータ１２，１３の消費電流はあまり
変化しない。
比較回路の動作を説明する。図４に示された電圧比較回
路における、スイッチ１〜８と、容量１０，１１と、イ
ンバータ１２，１３と、容量１４，１５とからなる部分
の動作は、図１の場合と同様である。さらに、図４の例
においては、電圧比較回路を構成する２個のインバータ
１２，１３と電源ＶDD間に、定電流回路１６を挿入した
ので、２個のインバータ１２，１３に流れる最大電流
が、電源電圧にかかわらず、ほぼ一定になる。図１，図
４に示された電圧比較回路では、入力サンプリングモー
ドにおいて、スイッチ５，６をオンにして、インバータ
１２，１３の入出力間を短絡する際に、最も消費電流が
大きくなる。この際、図１の回路では、電源電圧が変化
すると、消費電力も大きく変化するが、図４の回路で
は、定電流回路１６が付加されているので、電源電圧が
変化しても、インバータ１２，１３の消費電流はあまり
変化しない。
【００２８】このように、この例の電圧比較回路によれ
ば、平衡型電圧比較回路を構成する素子数が少ないの
で、小型化が可能であり、また低消費電力である。ま
た、２個のインバータのオフセット電圧が判定結果に無
関係になるので、トランジスタのチャンネル長を短くす
ることができ、従って、高速動作が可能となる。また、
この例では、入力電圧のサンプリング時点を正確に一定
周期にすることができ、従って、信号処理の精度を向上
させることができるとともに、同相モード抑圧のための
電流源回路を設けないので、低電源電圧動作が可能とな
るとともに、回路規模を縮小し、基板面積を節約するこ
とができる。さらにこの例では、電圧比較回路を構成す
る２個のインバータの電源に定電流回路を付加したの
で、電源電圧が変化しても消費電流の変化が少ない。こ
のような電流制限を行なわない場合には、プロセス変動
の影響と電源電圧の最悪条件のもとで、要求される動作
速度を満たすことが可能なような電源電流によって電圧
比較回路を設計する必要があったため、最悪条件以外で
は、過剰な性能を有するものとなり、通常の動作条件の
場合と比べて、例えば４倍以上の消費電流の違いがあっ
たが、この例によれば、常に最小の電源電流で動作する
ことが可能なため、電源回路の性能を必要最低限にする
ことができ、消費電流の違いを１．５倍程度に減少させ
ることができた。
ば、平衡型電圧比較回路を構成する素子数が少ないの
で、小型化が可能であり、また低消費電力である。ま
た、２個のインバータのオフセット電圧が判定結果に無
関係になるので、トランジスタのチャンネル長を短くす
ることができ、従って、高速動作が可能となる。また、
この例では、入力電圧のサンプリング時点を正確に一定
周期にすることができ、従って、信号処理の精度を向上
させることができるとともに、同相モード抑圧のための
電流源回路を設けないので、低電源電圧動作が可能とな
るとともに、回路規模を縮小し、基板面積を節約するこ
とができる。さらにこの例では、電圧比較回路を構成す
る２個のインバータの電源に定電流回路を付加したの
で、電源電圧が変化しても消費電流の変化が少ない。こ
のような電流制限を行なわない場合には、プロセス変動
の影響と電源電圧の最悪条件のもとで、要求される動作
速度を満たすことが可能なような電源電流によって電圧
比較回路を設計する必要があったため、最悪条件以外で
は、過剰な性能を有するものとなり、通常の動作条件の
場合と比べて、例えば４倍以上の消費電流の違いがあっ
たが、この例によれば、常に最小の電源電流で動作する
ことが可能なため、電源回路の性能を必要最低限にする
ことができ、消費電流の違いを１．５倍程度に減少させ
ることができた。
【００２９】◇第３実施例 次に、この発明を不平衡（シングルエンデッド）型電圧
比較回路に適用した場合の例を、第３実施例として説明
する。図５は、この発明の第３実施例である電圧比較回
路の電気的構成を示す回路図、図６は、同回路の各モー
ドにおける接続状態を示す図、図７は、同回路の動作タ
イミングチャートを示す図である。この例の電圧比較回
路は、図５に示すように、スイッチ２１と、スイッチ２
２と、スイッチ２５と、スイッチ２６と、スイッチ２７
と、スイッチ２８と、スイッチ２９と、容量３０と、容
量３１と、インバータ３２と、インバータ３３と、容量
３４と、容量３５とから概略構成されている。
比較回路に適用した場合の例を、第３実施例として説明
する。図５は、この発明の第３実施例である電圧比較回
路の電気的構成を示す回路図、図６は、同回路の各モー
ドにおける接続状態を示す図、図７は、同回路の動作タ
イミングチャートを示す図である。この例の電圧比較回
路は、図５に示すように、スイッチ２１と、スイッチ２
２と、スイッチ２５と、スイッチ２６と、スイッチ２７
と、スイッチ２８と、スイッチ２９と、容量３０と、容
量３１と、インバータ３２と、インバータ３３と、容量
３４と、容量３５とから概略構成されている。
【００３０】スイッチ２１は、アナログ入力信号電圧Ｖ
I と容量３０の一方の端子とをオン／オフする。スイッ
チ２２は、基準電圧ＶR と容量３１の一方の端子とをオ
ン／オフする。スイッチ２５は、インバータ３２の入出
力端子間をオン／オフする。スイッチ２６は、インバー
タ３３の入出力端子間をオン／オフする。スイッチ２７
は、容量３５を介してインバータ３２の入力端子とイン
バータ３３の出力端子間をオン／オフする。スイッチ２
８は、容量３４を介してインバータ３３の入力端子とイ
ンバータ３２の出力端子間をオン／オフする。
I と容量３０の一方の端子とをオン／オフする。スイッ
チ２２は、基準電圧ＶR と容量３１の一方の端子とをオ
ン／オフする。スイッチ２５は、インバータ３２の入出
力端子間をオン／オフする。スイッチ２６は、インバー
タ３３の入出力端子間をオン／オフする。スイッチ２７
は、容量３５を介してインバータ３２の入力端子とイン
バータ３３の出力端子間をオン／オフする。スイッチ２
８は、容量３４を介してインバータ３３の入力端子とイ
ンバータ３２の出力端子間をオン／オフする。
【００３１】次に、図５乃至図７を参照して、第３実施
例の電圧比較回路の動作について説明する。図５に示さ
れた電圧比較回路の動作は、それぞれ図６（ａ），
（ｂ），（ｃ）に示すように、入力サンプリングモード
と、増幅モードと、ラッチモードとに分けることができ
る。以下、それぞれのモードごとに説明する。 入力サンプリングモード スイッチ２１，２２，２５，２６，２７，２８をオンに
し、スイッチ２９をオフにする。これによって、入力信
号電圧ＶI とインバータ３２のロジカルスレッショルド
電圧ＶLT1 の差が容量３０に蓄積され、基準電圧ＶR と
インバータ３３のロジカルスレッショルド電圧ＶLT2 の
差が容量３１に蓄積されるとともに、ロジカルスレッシ
ョルド電圧ＶLT1,ＶLT2 の差が容量３４，３５に蓄積さ
れる。 増幅モード スイッチ２９をオンにし、スイッチ２１，２２，２５，
２６，２７，２８をオフにする。これによって、容量３
０と３１の蓄積電荷が再配分されて、インバータ３２
は、容量３０の出力側の電位変動を増幅し、インバータ
３３は、容量３１の出力側の電位変動を増幅して、それ
ぞれ出力ＶO1, ＶO2を発生する。 ラッチモード スイッチ２７，２８，２９をオンにし、スイッチ２１，
２２，２５，２６をオフにする。これによって、インバ
ータ３２，３３は容量３４，３５を介して正帰還がかけ
られるのでフリップ・フロップとして動作し、アナログ
入力信号電圧ＶI と基準電圧ＶR との違いから生じた、
インバータ３２，１３の出力振幅のアンバランスが拡大
されて、最終的に図１１に示すインバータの入力電圧Ｖ
inと出力電圧Ｖout との伝達特性において、一方のイン
バータの出力電圧が電源電圧ＶDDに近い値Ａまで変化
し、他方のインバータの出力電圧が接地電圧ＶE に近い
値Ｃまで変化して、入力電圧ＶI と基準電圧ＶR との大
小が判別される。
例の電圧比較回路の動作について説明する。図５に示さ
れた電圧比較回路の動作は、それぞれ図６（ａ），
（ｂ），（ｃ）に示すように、入力サンプリングモード
と、増幅モードと、ラッチモードとに分けることができ
る。以下、それぞれのモードごとに説明する。 入力サンプリングモード スイッチ２１，２２，２５，２６，２７，２８をオンに
し、スイッチ２９をオフにする。これによって、入力信
号電圧ＶI とインバータ３２のロジカルスレッショルド
電圧ＶLT1 の差が容量３０に蓄積され、基準電圧ＶR と
インバータ３３のロジカルスレッショルド電圧ＶLT2 の
差が容量３１に蓄積されるとともに、ロジカルスレッシ
ョルド電圧ＶLT1,ＶLT2 の差が容量３４，３５に蓄積さ
れる。 増幅モード スイッチ２９をオンにし、スイッチ２１，２２，２５，
２６，２７，２８をオフにする。これによって、容量３
０と３１の蓄積電荷が再配分されて、インバータ３２
は、容量３０の出力側の電位変動を増幅し、インバータ
３３は、容量３１の出力側の電位変動を増幅して、それ
ぞれ出力ＶO1, ＶO2を発生する。 ラッチモード スイッチ２７，２８，２９をオンにし、スイッチ２１，
２２，２５，２６をオフにする。これによって、インバ
ータ３２，３３は容量３４，３５を介して正帰還がかけ
られるのでフリップ・フロップとして動作し、アナログ
入力信号電圧ＶI と基準電圧ＶR との違いから生じた、
インバータ３２，１３の出力振幅のアンバランスが拡大
されて、最終的に図１１に示すインバータの入力電圧Ｖ
inと出力電圧Ｖout との伝達特性において、一方のイン
バータの出力電圧が電源電圧ＶDDに近い値Ａまで変化
し、他方のインバータの出力電圧が接地電圧ＶE に近い
値Ｃまで変化して、入力電圧ＶI と基準電圧ＶR との大
小が判別される。
【００３２】このように、この例の電圧比較回路によれ
ば、インバータ２個と、スイッチ７個と、容量４個とに
よって不平衡型電圧比較回路を構成できるので、小型化
が可能であり、また低消費電力である。またこの例で
は、２個のインバータのロジカルスレッショルド電圧の
差すなわちオフセット電圧が判定結果に無関係になるの
で、トランジスタのチャンネル長を短くすることがで
き、従って、高速動作が可能となる。また、この例で
は、入力サンプリングモードにおいて入力信号電圧ＶI
を容量３０に保持し、基準電圧ＶR を容量３１に保持し
て、増幅モードにおいて容量３０，３１の電荷を再配分
して、２個のインバータにおいて入力電圧と基準電圧の
差を増幅して、ラッチモードでフリップ・フロップ動作
を行なわせるようにしたので、入力電圧のサンプリング
時点を正確に一定周期にすることができ、従って、信号
処理の精度を向上させることができる。さらに同相モー
ド抑圧のための電流源回路を設けないので、低電源電圧
動作が可能となるとともに、回路規模を縮小し、基板面
積を節約することができる。
ば、インバータ２個と、スイッチ７個と、容量４個とに
よって不平衡型電圧比較回路を構成できるので、小型化
が可能であり、また低消費電力である。またこの例で
は、２個のインバータのロジカルスレッショルド電圧の
差すなわちオフセット電圧が判定結果に無関係になるの
で、トランジスタのチャンネル長を短くすることがで
き、従って、高速動作が可能となる。また、この例で
は、入力サンプリングモードにおいて入力信号電圧ＶI
を容量３０に保持し、基準電圧ＶR を容量３１に保持し
て、増幅モードにおいて容量３０，３１の電荷を再配分
して、２個のインバータにおいて入力電圧と基準電圧の
差を増幅して、ラッチモードでフリップ・フロップ動作
を行なわせるようにしたので、入力電圧のサンプリング
時点を正確に一定周期にすることができ、従って、信号
処理の精度を向上させることができる。さらに同相モー
ド抑圧のための電流源回路を設けないので、低電源電圧
動作が可能となるとともに、回路規模を縮小し、基板面
積を節約することができる。
【００３３】◇第４実施例 次に、第３実施例の回路において、電源消費電流を低減
した場合の例を、第４実施例として説明する。図８は、
この発明の第４実施例である電圧比較回路の電気的構成
を示す回路図である。この例の電圧比較回路は、図８に
示すように、スイッチ２１と、スイッチ２２と、スイッ
チ２５と、スイッチ２６と、スイッチ２７と、スイッチ
２８と、スイッチ２９と、容量３０と、容量３１と、イ
ンバータ３２と、インバータ３３と、容量３４と、容量
３５と、定電流回路３６とから概略構成されている。
した場合の例を、第４実施例として説明する。図８は、
この発明の第４実施例である電圧比較回路の電気的構成
を示す回路図である。この例の電圧比較回路は、図８に
示すように、スイッチ２１と、スイッチ２２と、スイッ
チ２５と、スイッチ２６と、スイッチ２７と、スイッチ
２８と、スイッチ２９と、容量３０と、容量３１と、イ
ンバータ３２と、インバータ３３と、容量３４と、容量
３５と、定電流回路３６とから概略構成されている。
【００３４】スイッチ２１は、アナログ入力信号電圧Ｖ
I と容量３０の一方の端子とをオン／オフする。スイッ
チ２２は、基準電圧ＶR と容量３１の一方の端子とをオ
ン／オフする。スイッチ２５は、インバータ３２の入出
力端子間をオン／オフする。スイッチ２６は、インバー
タ３３の入出力端子間をオン／オフする。スイッチ２７
は、容量３５を介してインバータ３２の入力端子とイン
バータ３３の出力端子間をオン／オフする。スイッチ２
８は、容量３４を介してインバータ３３の入力端子とイ
ンバータ３２の出力端子間をオン／オフする。インバー
タ３２として、ＰチャンネルトランジスタＴ11とＮチャ
ンネルトランジスタＴ12とを直列に接続してなる構成が
例示されている。インバータ３３として、Ｐチャンネル
トランジスタＴ13とＮチャンネルトランジスタＴ14とを
直列に接続してなる構成が例示されている。定電流回路
３６はＰチャンネルトランジスタＴ15からなり、一定電
圧ＥB をバイアス電圧として与えることによって、イン
バータ３２，３３に所定値以下の電源電流を供給する。
I と容量３０の一方の端子とをオン／オフする。スイッ
チ２２は、基準電圧ＶR と容量３１の一方の端子とをオ
ン／オフする。スイッチ２５は、インバータ３２の入出
力端子間をオン／オフする。スイッチ２６は、インバー
タ３３の入出力端子間をオン／オフする。スイッチ２７
は、容量３５を介してインバータ３２の入力端子とイン
バータ３３の出力端子間をオン／オフする。スイッチ２
８は、容量３４を介してインバータ３３の入力端子とイ
ンバータ３２の出力端子間をオン／オフする。インバー
タ３２として、ＰチャンネルトランジスタＴ11とＮチャ
ンネルトランジスタＴ12とを直列に接続してなる構成が
例示されている。インバータ３３として、Ｐチャンネル
トランジスタＴ13とＮチャンネルトランジスタＴ14とを
直列に接続してなる構成が例示されている。定電流回路
３６はＰチャンネルトランジスタＴ15からなり、一定電
圧ＥB をバイアス電圧として与えることによって、イン
バータ３２，３３に所定値以下の電源電流を供給する。
【００３５】次に、図８を参照して、第４実施例の電圧
比較回路の動作を説明する。図８に示された電圧比較回
路における、スイッチ２１，２２，２５〜２９と、容量
３０，３１と、インバータ３２，３３と、容量３４，容
量３５とからなる部分の動作は、図５の場合と同様であ
る。さらに、図８の例においては、電圧比較回路を構成
する２個のインバータ３２，３３と電源ＶDD間に、定電
流回路３６を挿入したので、２個のインバータ３２，３
３に流れる最大電流が、電源電圧にかかわらず、ほぼ一
定になる。図８の回路では、定電流回路３６が付加され
ているので、電源電圧が変化しても、インバータ３２，
３３の消費電流はあまり変化しない。
比較回路の動作を説明する。図８に示された電圧比較回
路における、スイッチ２１，２２，２５〜２９と、容量
３０，３１と、インバータ３２，３３と、容量３４，容
量３５とからなる部分の動作は、図５の場合と同様であ
る。さらに、図８の例においては、電圧比較回路を構成
する２個のインバータ３２，３３と電源ＶDD間に、定電
流回路３６を挿入したので、２個のインバータ３２，３
３に流れる最大電流が、電源電圧にかかわらず、ほぼ一
定になる。図８の回路では、定電流回路３６が付加され
ているので、電源電圧が変化しても、インバータ３２，
３３の消費電流はあまり変化しない。
【００３６】このように、この例の電圧比較回路によれ
ば、電圧比較回路を構成する素子数が少ないので、小型
化が可能であり、また低消費電力である。また、２個の
インバータのオフセット電圧が判定結果に無関係になる
ので、トランジスタのチャンネル長を短くすることがで
き、従って、高速動作が可能となる。また、この例で
は、入力電圧のサンプリング時点を正確に一定周期にす
ることができ、従って、信号処理の精度を向上させるこ
とができるとともに、同相モード抑圧のための電流源回
路を設けないので、低電源電圧動作が可能となるととも
に、回路規模を縮小し、基板面積を節約することができ
る。さらにこの例では、電圧比較回路を構成する２個の
インバータの電源に定電流回路を付加したので、電源電
圧が変化しても消費電流の変化が少ない。
ば、電圧比較回路を構成する素子数が少ないので、小型
化が可能であり、また低消費電力である。また、２個の
インバータのオフセット電圧が判定結果に無関係になる
ので、トランジスタのチャンネル長を短くすることがで
き、従って、高速動作が可能となる。また、この例で
は、入力電圧のサンプリング時点を正確に一定周期にす
ることができ、従って、信号処理の精度を向上させるこ
とができるとともに、同相モード抑圧のための電流源回
路を設けないので、低電源電圧動作が可能となるととも
に、回路規模を縮小し、基板面積を節約することができ
る。さらにこの例では、電圧比較回路を構成する２個の
インバータの電源に定電流回路を付加したので、電源電
圧が変化しても消費電流の変化が少ない。
【００３７】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られたもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、サンプリ
ングモードの終期において、まずスイッチ７，８または
２７，２８をオフにし、その直後にスイッチ５，６また
は２５，２６をオフにし、その後スイッチ１，２または
２１をオフにして、入力電圧のサンプリング時点を決定
することが好ましい。これは、スイッチ１，２または２
１を先にオフにすると、スイッチを駆動するパルスの立
ち上がり時間はゼロではないので、入力信号電圧の大き
さによって、スイッチがオフするタイミングが変化する
のに対して、スイッチ５，６または２５，２６を先にオ
フすれば、スイッチ５，６または２５，２６の両側は仮
想接地点であるから、電圧には変化がなく、スイッチ
５，６または２５，２６が開いてしまえば、容量１０，
１１または３０，３１に蓄積される電荷は入力電圧が変
化しても変わることがないので、精度よくサンプリング
のタイミングを決定することができるからである。さら
に、スイッチ５，６または２５，２６がオフになったと
き、スイッチ７，８または２７，２８がオンのままであ
ると、インバータ１２，１３または３２，３３はフリッ
プ・フロップ動作を開始するが、まだ入力はオフセット
キャンセリングを行なった後であって、寄生効果で状態
が決定する状況にあり、従ってこのような状態の発生を
防止するため、スイッチ５，６または２５，２６をオフ
にする前に、スイッチ７，８または２７，２８をオフに
しておく必要があるためである。この場合、スイッチ
７，８または２７，２８は、容量１４，１５または３
４，３５にオフセット電圧を蓄積する経路を形成してい
るので、あまり早くオフにすることは好ましくない。一
方、スイッチ５，６または２５，２６と、スイッチ７，
８または２７，２８を同時にオフにすることは、２つの
インバータ間にスイッチのフィードスルーの微妙な差が
生じる可能性があるので好ましくない。従って、スイッ
チ７，８または２７，２８をオフにした直後に、スイッ
チ５，６または２５，２６をオフにすることが望まし
い。さらに、ラッチモードの終了前に、スイッチ３，４
または２９をオフにすることが望ましい。これは、ラッ
チモードにおいて、フリップ・フロップ動作を開始した
後は、スイッチ３，４または２９をオンに保つ必要がな
いだけでなく、かえって正帰還作用に対する負荷が増加
して、フリップ・フロップとしての状態決定を遅くする
ためである。
してきたが、具体的な構成はこの実施例に限られたもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、サンプリ
ングモードの終期において、まずスイッチ７，８または
２７，２８をオフにし、その直後にスイッチ５，６また
は２５，２６をオフにし、その後スイッチ１，２または
２１をオフにして、入力電圧のサンプリング時点を決定
することが好ましい。これは、スイッチ１，２または２
１を先にオフにすると、スイッチを駆動するパルスの立
ち上がり時間はゼロではないので、入力信号電圧の大き
さによって、スイッチがオフするタイミングが変化する
のに対して、スイッチ５，６または２５，２６を先にオ
フすれば、スイッチ５，６または２５，２６の両側は仮
想接地点であるから、電圧には変化がなく、スイッチ
５，６または２５，２６が開いてしまえば、容量１０，
１１または３０，３１に蓄積される電荷は入力電圧が変
化しても変わることがないので、精度よくサンプリング
のタイミングを決定することができるからである。さら
に、スイッチ５，６または２５，２６がオフになったと
き、スイッチ７，８または２７，２８がオンのままであ
ると、インバータ１２，１３または３２，３３はフリッ
プ・フロップ動作を開始するが、まだ入力はオフセット
キャンセリングを行なった後であって、寄生効果で状態
が決定する状況にあり、従ってこのような状態の発生を
防止するため、スイッチ５，６または２５，２６をオフ
にする前に、スイッチ７，８または２７，２８をオフに
しておく必要があるためである。この場合、スイッチ
７，８または２７，２８は、容量１４，１５または３
４，３５にオフセット電圧を蓄積する経路を形成してい
るので、あまり早くオフにすることは好ましくない。一
方、スイッチ５，６または２５，２６と、スイッチ７，
８または２７，２８を同時にオフにすることは、２つの
インバータ間にスイッチのフィードスルーの微妙な差が
生じる可能性があるので好ましくない。従って、スイッ
チ７，８または２７，２８をオフにした直後に、スイッ
チ５，６または２５，２６をオフにすることが望まし
い。さらに、ラッチモードの終了前に、スイッチ３，４
または２９をオフにすることが望ましい。これは、ラッ
チモードにおいて、フリップ・フロップ動作を開始した
後は、スイッチ３，４または２９をオンに保つ必要がな
いだけでなく、かえって正帰還作用に対する負荷が増加
して、フリップ・フロップとしての状態決定を遅くする
ためである。
【００３８】
【発明の効果】以上説明したように、この発明の電圧比
較回路によれば、電圧比較回路を構成する素子数が少な
いので、小型化が可能であり、また低消費電力である。
また、２個のインバータのオフセット電圧が判定結果に
無関係になるので、トランジスタのチャンネル長を短く
することができ、従って、高速動作が可能となる。ま
た、入力電圧のサンプリング時点を正確に一定周期にす
ることができ、従って、信号処理の精度を向上させるこ
とができるとともに、同相モード抑圧のための電流源回
路を設けないので、低電源電圧動作が可能となるととも
に、回路規模を縮小し、基板面積を節約することができ
る。さらにこの発明では、電圧比較回路を構成する２個
のインバータの電源に定電流回路を付加したので、電源
電圧が変化しても消費電流の変化が少ない。
較回路によれば、電圧比較回路を構成する素子数が少な
いので、小型化が可能であり、また低消費電力である。
また、２個のインバータのオフセット電圧が判定結果に
無関係になるので、トランジスタのチャンネル長を短く
することができ、従って、高速動作が可能となる。ま
た、入力電圧のサンプリング時点を正確に一定周期にす
ることができ、従って、信号処理の精度を向上させるこ
とができるとともに、同相モード抑圧のための電流源回
路を設けないので、低電源電圧動作が可能となるととも
に、回路規模を縮小し、基板面積を節約することができ
る。さらにこの発明では、電圧比較回路を構成する２個
のインバータの電源に定電流回路を付加したので、電源
電圧が変化しても消費電流の変化が少ない。
【図１】この発明の第１実施例である電圧比較回路の電
気的構成を概略示す回路図である。
気的構成を概略示す回路図である。
【図２】同回路の各モードにおける接続状態を示す図で
ある。
ある。
【図３】同回路の動作タイミングチャートを示す図であ
る。
る。
【図４】この発明の第２実施例である電圧比較回路の電
気的構成を概略示す回路図である。
気的構成を概略示す回路図である。
【図５】この発明の第３実施例である電圧比較回路の電
気的構成を示す図である。
気的構成を示す図である。
【図６】同回路の各モードにおける接続状態を示す図で
ある。
ある。
【図７】同回路の動作タイミングチャートを示す図であ
る。
る。
【図８】この発明の第４実施例である電圧比較回路の電
気的構成を概略示す回路図である。
気的構成を概略示す回路図である。
【図９】従来の電圧比較回路の電気的構成を示す回路図
である。
である。
【図１０】同回路における動作タイミングを示す図であ
る。
る。
【図１１】インバータの伝達特性を示す図である。
１ スイッチ（第１のスイッチ） ２ スイッチ（第２のスイッチ） ３ スイッチ（第３のスイッチ） ４ スイッチ（第４のスイッチ） ５ スイッチ（第５のスイッチ） ６ スイッチ（第６のスイッチ） ７ スイッチ（第７のスイッチ） ８ スイッチ（第８のスイッチ） １０ 容量（第１の容量） １１ 容量（第２の容量） １２ インバータ（第１のインバータ） １３ インバータ（第２のインバータ） １４ 容量（第３の容量） １５ 容量（第４の容量） １６ 定電流回路 ２１ スイッチ（第１のスイッチ） ２２ スイッチ（第２のスイッチ） ２５ スイッチ（第４のスイッチ） ２６ スイッチ（第５のスイッチ） ２７ スイッチ（第６のスイッチ） ２８ スイッチ（第７のスイッチ） ２９ スイッチ（第３のスイッチ） ３０ 容量（第１の容量） ３１ 容量（第２の容量） ３２ インバータ（第１のインバータ） ３３ インバータ（第２のインバータ） ３４ 容量（第３の容量） ３５ 容量（第４の容量） ３６ 定電流回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大城戸 敏夫 神奈川県川崎市中原区小杉町一丁目403番 53日本電気アイシーマイコンシステム株式 会社内
Claims (8)
- 【請求項１】 アナログ入力信号の正側電圧を第１の容
量の一方の端子にオン／オフする第１のスイッチと、前
記アナログ入力信号の負側電圧を第２の容量の一方の端
子にオン／オフする第２のスイッチと、基準電圧の正側
電圧を前記第１の容量の一方の端子にオン／オフする第
３のスイッチと、前記基準電圧の負側電圧を前記第２の
容量の一方の端子にオン／オフする第４のスイッチと、
前記第１の容量の他方の端子に入力側を接続された第１
のインバータと、前記第２の容量の他方の端子に入力側
を接続された第２のインバータと、前記第１のインバー
タの入出力間をオン／オフする第５のスイッチと、前記
第２のインバータの入出力間をオン／オフする第６のス
イッチと、前記第１のインバータの入力側を第３の容量
を介して前記第２のインバータの出力側にオン／オフす
る第７のスイッチと、前記第２のインバータの入力側を
第４の容量を介して前記第２のインバータの出力側にオ
ン／オフする第８のスイッチとを備え、 第１の動作モードにおいて、前記第１，第２，第５，第
６，第７及び第８のスイッチをオンに第３及び第４のス
イッチをオフにし、続く第２の動作モードにおいて、前
記第３及び第４のスイッチをオンに前記第１，第２，第
５，第６，第７及び第８のスイッチをオフにし、続く第
３の動作モードにおいて、前記第３，第４，第７及び第
８のスイッチをオンに前記第１，第２，第５及び第６の
スイッチをオフにする動作を繰り返して行なうように構
成されてなることを特徴とする電圧比較回路。 - 【請求項２】 前記第１及び第２のインバータの電源入
力と電源間に定電流回路を挿入したことを特徴とする請
求項１記載の電圧比較回路。 - 【請求項３】 前記第１の動作モードの終期において、
前記第７及び第８のスイッチをオフにした直後に前記第
５及び第６のスイッチをオフにし、その後第１及び第２
のスイッチをオフにするように構成されてなることを特
徴とする請求項１又は２記載の電圧比較回路。 - 【請求項４】 前記第３の動作モードの終了前に前記第
３及び第４のスイッチをオフにするように構成されてな
ることを特徴とする請求項１，２又は３記載の電圧比較
回路。 - 【請求項５】 アナログ入力信号を第１の容量の一方の
端子にオン／オフする第１のスイッチと、基準電圧を第
２の容量の一方の端子にオン／オフする第２のスイッチ
と、前記第１の容量の一方の端子と前記第２の容量の一
方の端子間をオン／オフする第３のスイッチと、前記第
１の容量の他方の端子に入力側を接続された第１のイン
バータと、前記第２の容量の他方の端子に入力側を接続
された第２のインバータと、前記第１のインバータの入
出力間をオン／オフする第４のスイッチと、前記第２の
インバータの入出力間をオン／オフする第５のスイッチ
と、前記第１のインバータの入力側を第３の容量を介し
て前記第２のインバータの出力側にオン／オフする第６
のスイッチと、前記第２のインバータの入力側を第４の
容量を介して前記第２のインバータの出力側にオン／オ
フする第７のスイッチとを備え、 第１の動作モードにおいて、前記第１，第２，第４，第
５，第６及び第７のスイッチをオンに第３のスイッチを
オフにし、続く第２の動作モードにおいて、前記第３の
スイッチをオンに前記第１，第２，第４，第５，第６及
び第７のスイッチをオフにし、続く第３の動作モードに
おいて、前記第３，第６及び第７のスイッチをオンに前
記第１，第２，第４及び第５のスイッチをオフにする動
作を繰り返して行なうように構成されてなることを特徴
とする電圧比較回路。 - 【請求項６】 前記第１及び第２のインバータの電源入
力と電源間に定電流回路を挿入したことを特徴とする請
求項５記載の電圧比較回路。 - 【請求項７】 前記第１の動作モードの終期において、
前記第６及び第７のスイッチをオフにした直後に前記第
４及び第５のスイッチをオフにし、その後第１及び第２
のスイッチをオフにするように構成されてなることを特
徴とする請求項５又は６記載の電圧比較回路。 - 【請求項８】 前記第３の動作モードの終了前に前記第
３のスイッチをオフにするように構成されてなることを
特徴とする請求項５，６又は７記載の電圧比較回路。
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