JPS62252597A - センスアンプ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリ装置における各メモリセルの情報信号
をビット線を介して増幅するセンスアンプに関し、特に
一対の電界効果型トランジスタのｖｔｈのばらつきを補
償しながら増幅を行うセンスアンプに関する。

〔発明の概要〕

本発明は、メモリ装置における各メモリセルの情報信号
をビット線を介して増幅するセンスアンプにおいて、電
界効果トランジスタのゲートをビット綿との接続を容量
接続とし当該電界効果トランジスタの第１の電極とビッ
ト線との間に直列にスイッチを設は及び上記第１の電極
とゲート電極間に並列にスイッチを設けることにより、
センスアンプの高感度化等を実現するものである。

［従来の技術〕 センスアンプは、−船ニ、ＤｒｌＡＭ、ＳＲＡＭ等のメ
モリ装置の各メモリセルに記憶される情報信号を読みだ
して増幅する機能を有している。

ここで、このような従来のセンスアンプの一例について
、第３図を参照しながら説明する。

まず、従来のセンスアンプは、第３図に示すように、一
対の電界効果型トランジスタＭｌ、Ｍ２が設けられ、電
界効果型トランジスタＭ、の第１の電極ＳＤｚとビット
線ＢＬＩが接続され、電界効果型トランジスタＭ２の第
１の電極ＳＤ、ｌとビット￥ａＢＬ２とがそれぞれ接続
されている。また、上記ビット線ＢＬ１と電界効果型ト
ランジスタＭ２のゲート電極Ｇ２とが接続され、上記ビ
ットｍＢＬ２と電界効果型トランジスタＭ、のゲート電
極Ｇ、とが接続されている。そして、上記一対の電界効
果型トランジスタＭ、Ｍ＝の各節２の電極ＳＤ、□、５
Ｄｚｔには制御信号ΦＳが供給されるような回路構成に
なっている。

上記ビット線ＢＬＬ。ＢＬ２には各当該ビット線ＢＬＩ
、ＢＬ２をＶｒｔｔｔ　　（’Ｊ７アレ７ス？ｌｉ圧）
にするため等の電界効果型トランジスタＭ、、Ｍ１がそ
れぞれ接続されており、上記電界効果型トランジスタＭ
ｒｌ＋　”ＡＩ□の各ゲート電極には制御信号・Ｉ＋　
ｒが印加されて所定の制御が行われる。

このような回路構成を有する従来のセンス７ンプの動作
について、第４図を参照しながら簡単に説明すると、ま
ず、上記電界効果型トランジスタＭｒｌｌ　Ｍｒ２の動
作により予め電位■ｒ、ｆに保持された各ビット線ＢＬ
Ｉ、ＢＬ２の一方に、メモリセルの容量に蓄積された電
荷が各メモリセルのアクセストランジスタを介して現出
し、例えばピッ）ｉＢＬｌに情報“０”が読み出された
とすると、当８亥ビット線ＢＬＩの電位はＶｒａｔ　−
Ｖ　ｓ　　（Ｖ　ｓはセンス電圧）となる。なお、この
時ピント線ＢＬ２はＶ　ｒａｔのままである。そして、
上記一対の電界効果型トランジスタＭ、、Ｍ、の各節２
の電極Ｓ　Ｄ　＋□、５Ｄｔｚに供給される制御信号Φ
ＳのレヘルをＶＨからｖＬに下げて、上記一対の電界効
果型トランジスタＭ　＋　、　Ｍ　ｔのラッチ動作を開
始する。

ここで上記ビット線ＢＬ１はその電位がＶ　ｒａｔ−Ｖ
ｓであり、一方、上記ビット線ＢＬ２はその電位がＶ　
ｒａｔであるため、制御信号ΦＳのレヘルをＶＨからＶ
Ｌに下げていった場合には、それぞれビット線と交叉接
続するゲート電極Ｇ、、Ｇ２と第２の電極ＳＤ＋ｚ、５
Ｄｔｚとの間の電位差から、上記電界効果型トランジス
タＭ、が先にオンになり、このため上記電界効果型トラ
ンジスタＭ２はオフに維持されたまま、上記ビット線Ｂ
ＬＩは■、まで制御される。このようなランチ動作の結
果、上記メモリセルの記憶情報がセンスされて所定の読
みだし等が完了する。

〔発明が解決しようとする問題点〕

しかしながら、このような従来のセンスアンプにおいて
は、そのセンシングの感度が上記一対の電界効果型トラ
ンジスタＭ、、ＭＺのＶい（闇値電圧）に大きく依存し
、高集積化、微細化に従って、電界効果型トランジスタ
のチャンネル長りを短くしていった場合には、それだけ
■いのばらつきも大きくなり、このため誤動作を生ずる
傾向が助長されると共に、それが高集積化、微細化の妨
げとなっていた。

すなわち、確実なセンシングを行うための条件を考えて
みると、それぞれビット線の電位が交叉接続されるゲー
ト電極の電位となるため、その条件は、 Ｖｒｅｆ　　Ｖｓ　　Ｖｔｈ２　＜　　Ｖｒａｔ　　Ｖ
ｔｈ＋となり、すなわち、 Ｖ　３　＞　ｌ　Ｖｃｂｔ　　　Ｖｔｈｚ　　ｌ　−Ａ
　ＶＬ、（■いＩ　＋　ｖｔｈｚはそれぞれの電界効果
型トランジスタの闇値電圧） が確実なセンシングを行うための条件となる。

そして、このような各電界効果型トランジスタのＶいの
ばらつきΔ■いは、チャンネル長しが小さくなると、ま
すますそのばらつきが大きくなり、微細化による容量の
縮小化から読みだされる電荷量が小さくなる中で、その
センシングの条件が一層厳しいものになりつつある。

そこで、本発明は上述の問題点に鑑み、素子の微細化を
図った場合においても、十分にセンスする高感度のセン
スアンプを提供することを目的とする。

〔問題点を解決するための手段〕

本発明は、一対の電界効果型トランジスタの各第１の電
極と各ビット線とが接続される共に、該各ビット線とそ
れぞれ他方の電界効果型トランジスタの各ゲート電極と
が接続され、それぞれ上記一対の電界効果型トランジス
タの各第２のＭ、極に制御信号を供給するようにしたセ
ンスアンプにおいて、それぞれ上記電界効果型トランジ
スタの各ゲート電極と各ビット線との接続はそれぞれ容
量接続とされ、上記各ゲート電極と上記各第１の電極と
の間に第１のスイッチング素子が配設され、上記各第１
の電極と各ビット線との間に第２のスイッチング素子と
が配設されてなるセンスアンプにより上述の問題点を解
決する。

〔作用〕

本発明は、上記一対の電界効果型トランジスタの各ゲー
ト電極と各ビット線との接続をそれぞれ容量接続とし、
センス期間以前のプリチャージ期間に■いのばらつきΔ
Ｖい分の電圧を当該容量に蓄積し、その後ラッチ動作さ
せることにより、該■いのばらつきΔ■いを補償して、
高感度にセンソングを行うことができる。

ここで、上記第１及び第２のスイッチング素子は、それ
ぞれ上記センスアンプの回路状態を通常のセンスアンプ
の状態と、プリチャージ期間における容量と電界効果型
トランジスタの直列の回路状態をつくり出すためのもの
であり、それぞれ所定の制御信号Φ１．Φ２がそれぞれ
供給されて動作を行う。

即ら、プリチャージ期間においては、上記第１のスイッ
チング素子はオン状態になり、かつ上記第２のスイッチ
ング素子はオフ状態になり、上記電界効果型トランジス
タはダイオード接続となって、上記各第２の電極に供給
される制御信号ΦＳを下げていったときには、ダイオー
ド接続されてなる各電界効果型トランジスタの電位降下
はそれぞれ■い１、■い２となる。そして、これにそれ
ぞれ直列に接続されるそれぞれ容量は、一方がビット線
の電位であるＶ　ｒｅｆに保持され上記電界効果型トラ
ンジスタのＶい、、■い２に対応した電圧が加わること
になる。すなわち各容量にはＶ　ｒｅｆとφＳの電圧と
の電位差から、それぞれＶい１．ｖい２を引いた電圧が
加わることになり、引き続いて第１及び第２のスイッチ
ング素子を制御して通常のセンスアンプの回路状態とし
てセンシングを開始する場合には、当該容量に蓄積させ
た■い、、Ｖ１＋１１に対応した電圧によって動作が開
始されることになり、従って、ラッチ動作の際は、それ
ぞれ容量によってｖＬｈが補償された状態で動作するこ
とになる。

〔実施例〕

本発明の好適な実施例を図面を参照しながら説明する。

本実施例のセンスアンプは、第１図に示すような回路構
成を有しており、この本実施例のセンスアンプはＮＭｏ
５トランジスタで構成された回路になっている。

マス、一対の電界効果型トランジスタＭ　＋　、　Ｍ　
ｔが設けられ、一方の電界効果型トランジスタＭ１の第
１の電極Ｓ　Ｄ　＋　＋とビット線ＢＬＩが制御信号Φ
２により制御される第２のスイッチング素子Ｓ１□を介
して接続され、また、他方の電界効果型トランジスタＭ
２の第１の電極ＳＤ、ｉ、とビット線ＢＬ２とが同じく
制御信号Φ２により制御される第２のスイッチング素子
Ｓ２□を介して接続されている。上記ビット線ＢＬＩと
他方の電界効果型トランジスタＭ２のゲート電極Ｇ２と
は容ｆｆｌ　ｃ　ｚを介して容量接続され、上記ビット
線ｌ３Ｌ２と一方の電界効果型トランジスタＭ、のゲー
ト電極Ｇ、とは容’ｆｆｔ　ｃ　＋を介して容量接続さ
れている。そして、上記ゲート電極Ｇ１と第１の電極Ｓ
Ｄ、、とは制御信号Φ１によって制御される第１のスイ
ッチング素子３１１を介して接続され、また、上記ゲー
ト電極Ｇ２と第１の電極ＳＤｚ＋ａは制御信号Φ１によ
って制御される第１のスイッチング素子３２１を介して
接続されている。さらに、上記一対の電界効果型トラン
ジスタＭ１．Ｍ２の各第２の電極ＳＤ、、。

Ｓ　Ｄ　ｔ□には■いのばらつきを補償するためのプリ
セットおよびラッチ動作のために所定の制御信号ΦＳが
供給されるような回路構成になっている。

そして、このような回路構成を有するセンスアンプに対
して上記ビット線ＢＬ１．ＢＬ２にはそレソレ当該ビッ
トＶＡＢＬ１．ＢＬ２をＶｒｓｆ　　（リファレンス電
圧）にするため等の電界効果型トランジスタＪｌ、Ｍｒ
ｚがそれぞれ接続されており、上記電界効果型トランジ
スタＭｒｌ、　Ｍｒ２の各ゲート電極に制御信号Φｒが
印加されて所定の制御が行われる構成になっている。

次に、上述のような回路構成ををするセンスアンプの動
作について第２図を参照しながら説明する。

まず、時刻ｔ０以前に、上記制御信号Φ工のレベルは“
し”　（ローレベル）であって第１のスイッチング素子
ＳＩｌ＋　　ｓｉ＋はそれぞれオフ状態であり、上記制
御信号Φ２のレベルは“Ｈ”　（ハイレベル）であって
第２のスイッチング素子Ｓ＋ｚ、３８茸はそれぞれオフ
状態であり、また、このとき制’＋１１信号・Ｉ）　ｓ
は■□レベルにあって上記電界効果型１−ラ、ジスタＭ
　＋　、　Ｍ　ｚ　はそれぞれオフ状態にある。

そして、上記電界効果型トランジスタＭｒｌ＋Ｍ、□の
各ゲート１Ｓ極に供給される制Ｊｌ１１４３号Φｒのし
・＼ルが“Ｌ　”からＨ″になり、当該電界効果型トラ
ンジスタＭ　ｒｌ＋　　Ｍｒｚはそれぞれオン状態にな
り、これに接続する各ビット線ＢＬ１．ＢＬ２の電位は
それぞれリファレンス電圧であるＶ　ｒｅｆにされる。

この状態から本実施例のセンスアンプは、時刻【。で、
まず上記制御信号φ１のレベルが“■、”から“１■”
になり、上記第１のスイッチング素子Ｓ　Ｉｌ＋　　ｓ
ａ＋がそれぞれオン状態となり、各電界効果型トランジ
スタＭ、、Ｍｔのゲート電極Ｇｌ、Ｇ２はそれぞれ上記
ｖ１．．にされる。

次に、時刻ｔ、で、上記制御信号Φ２のレベルがＨ″か
ら“Ｌ”になり、上記第２のスイッチング′素子Ｓ＋ｚ
、　　Ｓｚ□がそれぞれオン状態からオフ状態となって
、上記電界効果型トランジスタＭ１゜Ｍ２の名筆１の電
極Ｓ　Ｄ　＋　＋、ＳＤｔ＋と上記ピント線ＢＬ１．Ｂ
Ｌ２との接読が断たれて、当該電界効果型トランジスタ
Ｍ、、Ｍｔは、ダイオード接続となり、等価的にそれぞ
れ容量Ｃ＋、Ｃｚと直列に接続するダイオードとなる。

次に、時刻ｔ２で、上記制御信号ΦＳのレベルがＶ□レ
ベルからＶＬルベルに変化し、上記容量ＣＩ＋　Ｃ２に
それぞれ上記電界効果型トランジスタＭ、、Ｍ２のＶい
のばらつきに対応する電圧が加わることになる。即ち、
電界効果型トランジスタＭＩのゲート電極Ｇ１の電位を
電位■えとし、電界効果型トランジスタＭ２のゲート電
極Ｇ２の電位を電位■、とした場合に、上記制御信号φ
Ｓの電圧を■、ルベルとしたときには、ゲート電極Ｇ、
の電位■、はＶＬ’＋Ｖい、となり、一方、ゲート電極
Ｇ２の電位■、はｖ、’＋ｖい２となる。そして、この
ようなゲート電極Ｃ＋　、Ｇｚの電位Ｖ、　、Ｖ、と、
上記電界効果型トランジスタＭ　ｒｌ＋　Ｍ、ｚを介し
て供給されるＶ　ｒｅｆとの電位差がそれぞれ容Ｍ　Ｃ
Ｉ＋　Ｃｔに加えられることになり、結局、容量　ｃ　
＋　ニはＶｒｅｔ　　　（ＶＬ　’　＋　Ｖｔｈｔ　）
の電圧が加わり、一方容Ｎ　ｃ　ｚにはＶ、。ｒ　　　
（Ｖ、′＋Ｖい２）の電圧が加わることになる。

次に、時刻ｔ、で、上記制御信号ΦＳが■、ルベルから
ＶＨルベルに変動する。これは、ノイズの飛び込み等に
よる誤動作を防止するためであり、ノイズ対策を不要と
する場合には、■８ルベルにしなくとも良い、このよう
に制御信号ΦＳのレベルを上昇させていった場合には、
上記各電界効果型トランジスタＭ　＋　、　Ｍ　ｔはオ
フ状態となり、従って、上記容Ｉ　Ｃ＋　、Ｃｚにそれ
ぞれ加えられた電位差Ｖｒ＊ｔ　　　（Ｖｔ’　＋　Ｖ
ｔｈｔ　）およびＶ□ｒ　−（ＶＬ’　＋Ｖい２）はそ
のまま保持されることになる。

続いて、時刻ｔ４で、上記制御信号φ１のレベルが′Ｈ
”からＬ″になり、上記第１のスイッチング素子”ＩＩ
＋　　３２Ｉがそれぞれオフ状態となり、各電界効果型
トランジスタＭ、、Ｍ！の各ゲート電極Ｇ、、Ｇ、と名
筆１の電極Ｓ　Ｄ＋＋、　Ｓ　Ｉ）ｚｔの間は遮断状態
となり、各電界効果型トランジスタＭ　＋。

Ｍｚはダイオード接続の状態がら通常のトランジスタ対
の状態になる。

次に、時刻ｔ、で、上記制御信号Φ２のレベルがＬ”か
ら“Ｈ”になり、上記第２のスイッチング素子Ｓ１□３
３２．がそれぞれオフ状態からオン状態となって、上記
電界効果型トランジスタＭ、。

Ｍ２の名筆１の電極ＳＤ＋＋、ＳＤｚ＋と上記ビット線
ＢＬ１．ＢＬ２とが導通することになり、本実施例のセ
ンスアンプは、従来のセンスアンプの回路構成にそれぞ
れ容ｉｃ１．ｃ！をそれぞれゲート電極Ｇ＋、Ｇｚ　と
それぞれビット線ＢＬ１．ＢＬ２の間に配設した回路構
成となる。

次に、時刻ｔ、で上記制御信号Φｒのレベルが“Ｈ”か
ら“Ｌ”になり、電界効果型トランジスタＭｒ＋＋　Ｍ
ｒｚがそれぞれ遮断状態となって、Ｖ　ｒｅ、の供給が
停止される。

以上のような回路動作を行うプリチャージ期間を経た場
合には、本実施例のセンスアンプの上記容量ＣＩ＋　Ｃ
１ニは、それぞれ電位差Ｖｅｓｔ　　　（ＶＬ　’　”
　ＶＬｋｌ　）　、電位差Ｖｒ＊ｆ　　　（ＶＬ　’　
＋　Ｖｔｈ、）がそのまま保持されており、この容量Ｃ
１，Ｃ２に（２持された電圧が、各電界効果型トランジ
スタＭ　＋　、　Ｍ　２のＶいのばらつきを補償して、
う、チ動作を行わせることになる。

すなわち、上述のプリチャージ期間の経過の後、メ亡リ
セルの選択線の制御信号に応じたアクセス１−ランジス
タのオンにより、時刻も、でセンスアンプに接続するビ
ット線ＢＬＩに、当該選択されたメモリセルの容量の電
荷が現出する。第２図では、メモリセルの容量に記憶さ
せた情報信号が“０”である場合を図示しており、当該
ビット線［３Ｌｌの電位はｖ、１ｌｆ−Ｖｓになる。な
お、このときビｙト！ｌ！ＢＬ２の電位は■、。、に維
持され、また、情報信号が“１″の場合には当該ビット
線ＢＬＩの電位はＶ□、＋Ｖｓになる。

このようなビット線ＢＬＩに記憶された信号が現れた場
合には、このビット線ＢＬＩに接続された容量Ｃ２を介
して上記電界効果型トランジスタＭ２のゲート電極Ｇ２
の電位■、も変動する。例えば、上記ビット線ＢＬＩの
電位がＶ、、ｆ−Ｖｓになった場合には、上述のように
容１ｃｔにはＶｒａｔ　　　（ＶＬ’＋Ｖい２）がその
まま保持されているため、当該ゲート電極Ｇ２の電位Ｖ
、は、Ｖｒｅｆ　　Ｖｓ　　（Ｖｒａｔ−（Ｖｔ゛＋　
Ｖｔｈｚ　）　）すなわちｖＬ’＋ｖい、−Ｖｓとなる
。一方この時ビット線ＢＬ２の電位はＶｒｓｆに維持さ
れており、従って、他方の電界効果型トランジスタＭ１
のゲート電位Ｇ１の電位ｖＡは、上記容１　ｃ　＋から
Ｖｒａｔ　−（Ｖｒａｔ　−（ＶＬ’　＋Ｖｔｈ＋　）
　）　ｔすｂチＶＬ”ＶＬｋｌ　とされる。

このようにそれぞれゲート電位Ｖ、、Ｖ、は理想的な値
に対してそれぞれの閾値電圧■いｌ＋Ｖい２だけ高い値
となっており、これを押制御信号φＳが供給される各電
界効果型トランジスタＭ、。

Ｍ２の第２の電極ＳＤ＋ｚ、ＳＤ２□の電位で比較した
場合には、各閾値電圧Ｖｔｈ＋　、　　Ｖい２で完全に
補償されることになり、従って、本実施例のセンスアン
プは、非常に感度の高いセンスアンプとなり得る。

すなわち、時刻ｔ８で、制御信号φＳを上述のｖ８ルベ
ルから各電界効果型トランジスタＭ１、Ｍ２のラッチ９
１作を開始させるようにＶＬレベルに変化させる。ここ
で、一方の電界効果型トランジスタＭ、のゲート電ｈｃ
＋　の電位と第２の電極Ｓ　Ｄ　＋　ｚの電位の差は、
ｖ、−ｖＬ　（＝ｖ、’＋■い＋　　　ＶＬ）であり、
電界効果型トランジスタＭ２のゲート電極Ｇ２の電位と
第２の電極ＳＤ。

の電位の差は、Ｖａ　　Ｖｔ　　（＝ＶＬ　′”Ｖｔｈ
ｇ−ＶＳＶＬ）であって、これら電位差がそれぞれの閾
値電圧Ｖｔｈ＋　、　　Ｖい２以上になったときに、電
界効果型トランジスタがオンになり、Ｖ、　−ＶＬ　　
ＶＬｋｌ　　＞Ｖａ　　ＶＬ　　Ｖｔｈｚすなわち■、
′−Ｖ、＞ＶＬ’−Ｖｓ−Ｖ、が常に成立するため、闇
値電圧ｖｔｈ＋　、　　Ｖい２のばらつきが補償されて
確実に電界効果型トランジスタＭ１が先にオン状態とな
る。このとき電界効果型トランジスタＭ２は交叉接続さ
れるゲート電位Ｇ２によってオフ状態に維持されたまま
ラッチ動作が進み１、上記ビット線ＢＬＩは■、まで制
御され、一方上記ビノド線ＢＬ２は、■、。、のままに
保持されて所定のラッチ動作が完了することになる。

このように、本実施例のセンスアンプは、上記各ｆｆｉ
　Ｃ＋、　Ｃｚに、一対の電界効果型トランジスタＭ、
、Ｍ２の各闇値電圧のばらつきΔＶいに対応する電圧を
それぞれ蓄積することができ、このため当該ばらつきΔ
■いを完全に補償したラッチ動作を実現することができ
る。すなわち、本実施例のセンスアンプによっては、歩
留まりの向上を図ることができ、また、微細化に対応し
てメモリセルの容量を１１５〜１／６に小さくしても、
本実゛施例のセンスアンプが高感度であるため、十分に
誤動作なく確実に動作することになる。

また、特に本実施例のセンスアンプは、■いのばらつき
が大きく影響するＳｏｌ構造（シリコン・オン・インシ
ェレーター構造）のメモリ装置に適用して、成果を挙げ
ることができる。

なお、本実施例はＮＭＯ５）ランジスクのものを用いて
説明したがＰＭＯＳトランジスタでも良い。

〔発明の効果〕

本発明のセンス−７ンプレよ、上述のようにＶいのばら
つきによる感度の低下を抑えて、確実なセンシング動作
を実現することができる。そして、特に素ｒの微細化を
図った場合には、感度が問題となるが、本発明を適用す
ることにより、容易にこの問題を解決できる。さらに、
本発明を用いることにより、容量のサイズを小さくして
も確実なセンシング動作を行うことができるため、十分
な高集積化が可能である。また、本発明のセンスアンプ
では、■いのばらつきが完全に補償されるため、歩留ま
りの向上を回ることができ、また、経時的にも確実な動
作が実現される。

【図面の簡単な説明】 第１図は本発明のセンスアンプの一例を示す回路図、第
２図はその動作を説明するためのタイムチャート、第３
図は従来のセンスアンプの一例を示す回路図、第４図は
従来のセンスアンプの動作を説明するためのタイムチャ
ートである。 Ｍ　＋　、　Ｍ　２　　・・・電界効果型トランジスタ
Ｃ＋、Ｃｚ　　・・・容量

Claims (1)

【特許請求の範囲】
1. 一対の電界効果型トランジスタの各第１の電極と各ビッ
   ト線とが接続される共に、該各ビット線とそれぞれ他方
   の電界効果型トランジスタの各ゲート電極とが接続され
   、それぞれ上記一対の電界効果型トランジスタの各第２
   の電極に制御信号を供給するようにしたセンスアンプに
   おいて、それぞれ上記電界効果型トランジスタの各ゲー
   ト電極と各ビット線との接続はそれぞれ容量接続とされ
   、上記各ゲート電極と上記各第１の電極との間に第１の
   スイッチング素子が配設され、上記各第１の電極と各ビ
   ット線との間に第２のスイッチング素子とが配設されて
   なるセンスアンプ。