KR950012021B1 - 센스앰프 - Google Patents

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KR950012021B1
KR950012021B1 KR1019870002642A KR870002642A KR950012021B1 KR 950012021 B1 KR950012021 B1 KR 950012021B1 KR 1019870002642 A KR1019870002642 A KR 1019870002642A KR 870002642 A KR870002642 A KR 870002642A KR 950012021 B1 KR950012021 B1 KR 950012021B1
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gate
transistors
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미츠오 소네다
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소니 가부시키가이샤
오가 노리오
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Abstract

내용 없음.

Description

센스앰프
제1도는 본 발명의 센스앰프의 일예를 나타낸 회로도.
제2도는 그 동작을 설명하기 위한 타임차트.
제3도는 본 발명의 센스앰프의 다른 예를 나타낸 회로도.
제4도는 그 동작을 설명하기 위한 타임차트.
제5도는 본 발명의 센스앰프의 또 다른 예를 나타낸 회로도.
제6도는 그 동작을 설명하기 위한 타임차트.
제7도는 종래의 센스앰프의 일예를 나타낸 회로도.
제8도는 종래의 센스앰프의 동작을 설명하기 위한 타임차트.
* 도면의 주요부분에 대한 부호의 설명
PM1, PM2: PMOS트랜지스터 NM1, NM2: NMON트랜지스터
C1, C2, CP1, CP2, CN1, CN2: 용량 S12:제1의 스위칭소자
S11: 제2의 스위칭소자 S22: 제3의 스위칭소자
S21: 제4의 스위칭소자 øSP, øSN, ø1, ø2: 제어신호
BL1 : 제1의 비트선 BL2 : 제2의 비트선
본 발명은 메모리장치 등에 있어서 기억유지되는 신호의 독출 등에 사용되고, CMOS트랜지스터로 구성된 센스앰프에 관한 것이며, 특히 Vth(임계치전압)의 불균일을 보상하여 확실한 동작을 실현하는 센스앰프에 관한 것이다.
본 발명은 CMOS트랜지스터로 구성되어 비트선에 나타나는 신호를 센싱하는 센스앰프에 있어서, 최소한 1쌍의 MOS트랜지스터 쌍을 구성하는 트랜지스터의 게이트를 용량 접속으로 하고, 당해 트랜지스터의 드레인과 게이트와의 사이에 제2 및 제4의 스위칭소자를, 드레인과 비트선과의 접속점 사이에 제1 및 제3의 스위칭소자를 각각 배설함으로써, Vth(임계치전압)의 불균일을 보상하여 센스앰프의 고감도화를 실현하는 것이다.
먼저, 종래의 센스앰프의 구성 및 동작을 제7도 및 제8도를 참조하면서 설명한다.
제7도에 나타낸 바와 같이, 종래의 센스앰프는 각 메모리셀의 액세스트랜지스터(도시하지 않음)을 통하여 정보신호를 기억하는 용량과 접속되는 각각 제1의 비트선(BL1)과 제2의 비트선(BL2)과 사이에서래치동작하는 것이며, 그 구성은 PMOS트랜지스터(PM1)의 드레인 및 NMOS트랜지스터(NM1)의 드레인이 상기 제1의 비트선(BL1)에 접속되고, PMOS트랜지스터(PM2)의 드레인 및 NMOS트랜지스터(NM2)의 드레인이 상기 제2의 비트선(BL2)에 접속된다. 상기 제1의 비트선(BL1)은 또한 상기 PMOS트랜지스터(PM2) 및 NMOS트랜지스터(NM2)의 게이트에 접속되고, 또 상기 제2의 비트선(BL2)은 상기 PMOS트랜지스터(PM1) 및 NMOS트랜지스터(NM1)의 게이트에 접속된다. 그리고, 상기 PMOS트랜지스터(PM1,PM2)의 각각 소스에는 제어전압(øSN)이 공급된다.
이와 같은 회로구성의 종래의 센스앰프는 제8도에 나타낸 바와 같이, 먼저 상기 제어전압(øSp,øSN)으로서 Vcc/2의 전압이 공급되고, 또한 상기 제1의 비트선(BL1)과 제2의 비트선(BL2)에도 Vcc/2의 전압이 공급된다. 다음에, 메모리셀의 액세스트랜지스터가 워드선 등의 선택신호에 따라서 도통상태로 되고, 당해 메모리셀의 용량에 의하여, 예를 들면 상기 제1의 비트선(BL1)의 전압이 Vcc/2+
Figure kpo00001
Vs로 되고, 이 제1의 비트선의 전위
Figure kpo00002
Vs만이 올라간다. 여기서 상기 제어전압(øSp,øSN)을 각각 Vcc와 0으로 변화시키면, PMOS트랜지스터(PM1)와 NMOS트랜지스터(NM2)는 각각 온저항이 작아지고, 또 PMOS트랜지스터(PM2)와 NMOS트랜지스터(NM1)는 각각 온저항이 커져서, 래치동작이 행해진다.
종래의 센스앰프는 상기와 같은 구성을 가지고 래치동작에 의하여 각 메모리셀의 용량에 기억된 정보신호의 독출 등을 행하고 있다.
그런데, 이와 같은 래치동작을 행하는 센스앰프는 상기 PMOS트랜지스터(PM1,PM2)로 이루어지는 트랜지스터쌍, 또는 상기 NMOS트랜지스터(NM1,NM2)로 이루어지는 트랜지스터쌍을 구성하는 각 트랜지스터가 전혀 동일한 칫수 및 특성을 가지는 경우에는, 메모리 셀로부터의 전하에 의한
Figure kpo00003
Vs가 작은 경우라도 고감도로 센싱이 행해진다.
그러나, 소자의 미세화 경향에 있어서는 상기 트랜지스터(PM1,PM2,NM1,NM2)의 불균일은 소자크기가 작아짐에 따라서 상대적으로 커지고, 또한 각 메모리셀의 용량도 작아지므로, 센스앰프에 있어서의 센싱의 조건은 엄격한 것으로 된다.
그리고, 트랜지스터쌍을 구성하는 트랜지스터의 Vth의 불균일에 따라서는, 각 트랜지스터쌍을 구성하는 트랜지스터의 Vth의 차(△Vth)에 의존한 입력환산 옵셋전압 Vos이 문제로 되고, 이 입력환산 옵셋전압 Vos과 △Vs의 대소관계에 따라서는 오동작이 생기지 않을 수 없다.
그래서, 본 발명은 전술한 문제점을 감안하여, 트랜지스터쌍을 구성하는 트랜지스터 Vth의 불균일에 영향받지 않고 고감도로 동작하는 센스앰프의 제공을 목적으로 한다.
본 발명은 소스가 제1의 제어신호에 접속되고, 드레인이 제4의 제어신호로 제어되는 제1의 스위치의 일단에 접속된 제1의 FET와, 소스가 제2의 제어신호에 접속되고, 드레인이 상기 제1의 스위치의 타단에 접속된 제2의 FET와, 상기 제2의 FET의 게이트와 드레인 사이에 접속되어 제3의 제어신호로 제어되는 제2의 스위치와, 상기 제1과 제2의 FET의 각각의 게이트 사이에 접속된 제1의 용량과, 소스가 상기 제1의 FET의 소스에 접속되고, 드레인이 상기 제4의 제어신호로 제어되는 제3의 스위치의 일단에 접속된 제3의 FET와, 소스가 상기 제2의 FET의 소스에 접속되고, 드레인이 상기 제3의 스위치의 타단에 접속되 제4의 FET와, 상기 제4의 FET의 게이트와 드레인 사이에 접속되어 상기 제3의 제어신호로 제어되는 제4의 스위치와, 상기 제3과 제4의 FET의 각각의 게이트 사이에 접속된 제2의 용량과, 상기 제1의 FET의 드레인과 상기 제3의 FET의 게이트가 공통접속되는 제1의 출력단자와, 상기 제1의 FET의 게이트와 상기 제3의 FET의 드레인이 공통접속되는 제2의 출력단자와를 구비하여 이루어지는 센스 앰프에 의하여 전술한 문제점을 해결한다.
여기서, 상기 용량접속에 걸리는 용량과, 상기 제1~제4의 스위칭소자가 전술한 접속관계를 가지고 접속되는 트랜지스터쌍은 PMOS트랜지스터쌍이라도 되고, 또 NMOS트랜지스터쌍이라도 된다. 또한, 그 쌍방의 트랜지스터쌍에 대하여 상기 용량, 제1~제4의 스위칭소자를 각각 접속하도록 해도 된다.
본 발명은 상기 PMOS트랜지스터쌍 또는 NMOS트랜지스터쌍의 최소한 한쪽의 트랜지스터쌍에, 상기 용량접속에 걸리는 용량과, 제1~제4의 스위칭소자와를 전술한 접속관계를 가지고 접속시키며, 센스기간 이전의 프리차지기간에 Vth의 불균일 △Vth만큼의 전압을 당해 용량에 축적하고, 그 후 래치동작시킴으로써, 이 Vth의 불균일 △Vth을 보상하여 고감도로 센싱을 행할 수 있다.
여기서, 상기 제1~제4의 스위칭소자는 각각 상기 센스앰프의 회로상태를 통상의 센스앰프의 상태와, 프리차지기간에 있어서의 트랜지스터쌍을 구성하는 각 트랜지스터와 용량의 직렬의 회로상태를 만들어 내기 위한 것이며, 각각 소정의 제어신호(ø1,ø2)의 신호에 따라서 전환하는 것이 가능하다.
예를 들면, 센스앰프를 구성하는 트랜지스터쌍중 NMOS트랜지스터쌍에 대하여 상기 용량, 제1~제4의 스위칭소자를 배설한 경우에는, 프리차지기간에 있어서는, 제어신호(ø1)에 의하여 상기 제2 및 제4의 스위칭소자는 온상태로 되고, 또한 제어신호(ø2)에 의하여 상기 제1 및 제3의 스위칭소자는 오프상태로 되고, 상기 트랜지스터쌍을 구성하는 각 트랜지스터는, 이른바 다이오드접속으로 되어, 상기 각 NMOS트랜지스터의 소스에 공급되는 제어신호(øSN)를 낮추어 갔을 때에는, 다이오드접속되어 이루어지는 각각 트랜지스터의 전위강하는 각기 각 트랜지스터의 Vth, Vth2로 된다. 그리고, 이들에 각각 접속되어 이루어지는 각각 용량은 일단 비트선의 전위인 Vcc/2로 유지되어 상기 전계효과형 트랜지스터(FET)의 Vth, Vth2에 대응한 전압이 가해지게 된다. 즉, 각용량에는 Vcc/2와 øSN의 전압과의 전위차로 부터, 각각 Vth, Vth2를 차감한 전압이 가해지게 되고, 이어서 제1~제4의 스위칭소자를 제어하여 통상의 센스앰프의 회로상태로서 센싱을 개시할 경우에는, 당해 용량에 축적된 Vth, Vth2에 대응한 전압이 그대로 유지되어 동작이 개시되게 되고, 따라서 래치동작시는, 각각 용량에 따라서 △Vth가 보상된 상태에서 동작하게 된다.
그리고, 한쪽의 트랜지스터쌍(PMOS트랜지스터쌍 또는 NMOS트랜지스터쌍)에서 이와 같이 △Vth의 보상이 이루어지지 않은 쪽의 다른 트랜지스터쌍을 일정의 시차(△t)를 가지고 동작시킬 수 있다. 이와 같이 용량, 제1~제4의 스위칭소자가 접속되지 않은 트랜지스터쌍에 대하여, 일정의 시차(△t)를 가지고 동작시키며, 센싱개시 후의 최소한 당해 트랜지스터쌍의 △th의 불균일분보다 크게 증폭된 확정적 데이터를 가지고 동작시킴으로써, 특히 당해 트랜지스터쌍의 △th의 보상을 하지 않아도 확실한 동작을 실현할 수 있다.
본 발명의 적합한 실시예에 대하여 도면을 참조하면서 설명한다.
[실시예 1 (제1도~제2도)]
먼저, 제1의 실시예의 센스앰프는 제1도에 나타낸 바와 같은 회로구성을 가지고 있으며, 이 본 실시예의 센스앰프는 NMOS트랜지스터쌍에 △th의 불균일을 보상하기 위한 용량(C1,C2), 제1~제4의 스위칭소자(S12,S11,S22,S21)가 접속된 회로구성으로 되어 있다.
이 제1의 실시예의 센스앰프는 제1도에 나타낸 바와 같이, 각각 소스가 공통접속된 PMOS트랜지스터쌍과 NMOS트랜지스터쌍을 가지고, PMOS트랜지스터쌍은 제 1및 제3의 FET인 PMOS트랜지스터(PM1,PM2)에 의해 구성되고, 한편 NMOS트랜지스터쌍은 제2 및 제4의 FET인 NMOS트랜지스터(NM1,NM2)에 의해 구성되어 있다.
상기 PMOS트랜지스터쌍을 구성하는 상기 PMOS트랜지스터((PM1,PM2)의 각각 소스에는 후술하는 바와 같이 제2의 제어신호(øSN)와는 시차(△t)를 가지고 Vcc/2로부터 Vcc로 제어되는 제1의 제어신호(øSP)가 공급되고, 제1의 FET인 PMOS트랜지스터(PM1)의 드레인에는 제1의 출력단자인 제1의 비트선(BL1)이 접속되고, 또한 이 비트선(BL1)은 제3의 FET인 PMOS트랜지스터(PM2)의 게이트에 접속되어 있다. 또, PMOS트랜지스터(PM2)의 드레인에는 제2의 출력단자인 제2의 비트선(BL2)이 접속되고, 또한 이 비트선(BL2)은 상기 PMOS트랜지스터(PM1)의 게이트에 접속되어 있다.
그리고, △th의 불균일이 보상되는 상기 NMOS트랜지스터쌍에서는, 상기 NMOS트랜지스터(NM1,NM2)의 각각 소스에 제어전압(øSN)이 공급되는 구성을 가지고 있으며, 먼저 제2의 FET인 NMOS트랜지스터(NM1)의 드레인에는 제2의 스위칭소자(S11)의 일단과 제1의 스위칭소자(S12)의 일단이 접속되어 있다. 이 제2의 스위칭소자(S11)의 타단은 당해 NMOS트랜지스터(NM1)에 접속되어 있다. 또, 제1의 스위칭소자(S12)의 타단은 상기 제1의 비트선(BL1)에 접속되어 있다. 그리고, 이들 제1 및 제2의 스위칭 소자(S12,S11)는 각각 제3,제4의 제어신호(ø1,ø2)에 의해 제어된다. 또, 제4의 FET인 NMOS트랜지스터(NM2)의 드레인에는 제4의 스위칭소자(S21)의 일단과 제3의 스위칭소자(S22)의 일단이 접속되어 있다. 이 제4의 스위칭소자(S21)의 타단은 당해 NMOS트랜지스터(NM2)의 게이트에 접속되어 있다. 또, 제3의 스위칭소자(S22)의 타단은 상기 제2의 비트선(BL2)에 접속되어 있다. 그리고, 이들 제3 및 제4의 스위칭소자(S22,S21)는 상기 제1 및 제2의 스윙칭소자(S22,S21)와 동일한 각각 제어신호 (ø1,ø2)에 의해 제어된다.
다음에, 본 실시예의 센스앰프의 NMOS트랜지스터쌍을 구성하는 각 MOS트랜지스트(NM1,NM2)의 각 게이트는 용량접속으로 되어 있다. 즉, NMOS트랜지스터(NM1)의 게이트는 상기와 같이 제2의 스위칭소자(S11)의 타단이 접속되는 동시에 용량(C1)이 접속되고, 이 용량(C1)의 타단이 상기 제2의 비트선(BL2)과 접속하도록 구성되어 있으며, 또 NMOS트랜지스터(NM2)의 게이트는 상기와 같이 제4의 스위칭소자(S21)의 타단이 접속되는 동시에 용량(C2)이 접속되고, 이 용량(C2)의 타단이 상기 제1의 비트선(BL1)과 접속하도록 구성되어 있다. 그리고, 이들 용량(C1,C2)에 의해 당해 트랜지스터쌍의 임계치전압의 불균일 △Vth을 보상하는 것이 가능하게 된다.
다음에, 전술과 같은 회로구성을 가지는 센스앰프의 동작에 대하여 제2도를 참조하면서 설명한다.
먼저, 처음에 제어신호(ø1)의 레벨은 'L"(로레벨)이고, 제2 및 제4의 스위칭소자 (S11,S21)는 각각 오프상태이고, 상기 제어신호(ø2)의 레벨은 "H"(하이레벨)이고 제1 및 제3의 스위칭소자(S12,S22)는 각각 온상태이지만, 상기 제어신호(ø1)의 레벨은 "L"로부터 "H"로 하여 제2 및 제4의 스위칭소자(S12,S22)를 온상태로 하고, 또한 상기 제어신호(ø2)의 레벨을 "H"로부터 "L"로 하여 상기 제1 및 제3의 스위칭소자 (S12,S22)를 오프상태로 한다. 이와 같이 각 스위치를 전환함으로써, 본 실시예의 센스엠프는 통상의 센스앰프의 회로구성으로부터, 각 NMOS트랜지스터(NM1,NM2)는 다이오드접속으로 되고, 각 비트선(BL1,BL2)과 용량을 통하여 접속하는 회로상태로 변화한다.
다음에, 센싱전의 프리차지기간에 있어서, 상기 제어신호(øSN)의 레벨이 Vcc/2레벨로부터 Vcc만큼 전위차를 가지고, 용량(C1,C2)에 프리차지하기 위한 레벨(이하, VDC레벨이라고 함)로 변화하고, 상기 각 용량(C1,C2)에는 상기 NMOS트랜지스터(NM1,NM2)의 각 Vth에 대응하는 전압이 가해지게 된다.
즉, 이 프리차지기간에 있어서는, 상기 각 비트선(BL1,BL2)은 각각 Vcc/2레벨로 유지되어 있으며, 상기 제어신호(øSN)의 레벨을 Vcc/2 레벨로부터 프리차지하기 위한 VDC레벨로 했을 때는, 각기 각 NMOS트랜지스터(NM1, NM2)의 게이트전위는 각각 VDC+Vth1, VDC+Vth2의 전위로 된다.(여기서 Vth1은 NMOS트랜지스터(NM1)의 임계치전압, Vth2는 NMOS트랜지스터(NM2)의 임계치전압으로 한다) 따라서 용량(C1)에는 Vcc/2-(VDC+Vth1)의 전압이 가해지고, 한편 용량(C2)에는 Vcc/2-(VDC+Vth2)의 전압이 가해지게 된다.
다음에, 상기 제어신호(øSN)를 VDC레벨로부터 다시 Vcc/2레벨로 변화시킨다. 그리고, 상기 용량(C1,C2)에서는, 상기 용량에 가해진 전위차가 그대로 유지되게 된다.
이어서, 상기 제어신호(ø1)의 레벨을 "H"로부터 "L"로 하여 상기 제2 및 제4의 스위칭소자(S11,S21)를 각각 오프상태로 하고, 상기 제어신호(ø2)의 레벨을 "L"로부터 "H"로 하여 상기 제1 및 제3의 스위칭소자(S12,S22)를 각각 오프상태로부터 온상태로 한다. 이와 같은 제1~제4의 스위칭소자(S12,S11,S22,S21)의 전환동작에 의하여, 각 NMOS트랜지스터(NM1,NM2)의 각 게이트와 각드레인과의 사이는 차단상태로 되고, 각 NMOS트랜지스터(NM1,NM2)는 다이오드접속의 상태로부터 통상의 트랜지스터쌍의 상태로 되고, 또 본 실시예의 센스앰프의 회로구성은 종래의 센스앰프의 회로구성에 각각 용량(C1,C2)을 각각 게이트와 각각 비트선(BL1,BL2)의 사이에 배설한 회로구성으로 된다.
이와 같은 회로동작으로 이루어지는 프리차지기간의 경과 후, 메모리셀의 선택선의 제어신호에 따라서 액세스트랜지스터가 온으로 되고, 예를 들면 센스앰프에 접속하는 비트선(BL1)에, 당해 선택된 메모리셀의 용량의 전하가 출현하게 된다.
예를 들면, 메모리셀의 용량에 기억되는 정보신호가 ')"일 때는, 예를 들면 제1의 비트선(BL1)의 전위는 Vcc/2-△Vs로 된다. 그리고, 이때 제2의 비트선(BL2)의 전위는 Vcc/2로 유지되고, 또 정보신호가 "1"의 경우에는 당해 비트선(BL1)의 전위는 Vcc/2+△VS로 된다.
이와 같이 제1의 비트선(BL1)의 전위가 Vcc/2-△Vs로 되고, 상기와 같이 용량(C2)에는 Vcc/2-(VDC+Vth2)가 그대로 유지되어 있으므로, NMOS트랜지스터(NM2)의 게이트전위는 Vcc/2-
Figure kpo00004
VS-(Vc/2-(VDC+Vtg2))즉 VDC+Vth2-
Figure kpo00005
VS로 된다. 한편, 이 때 제2의 비트선(BL2)의 전위는 Vcc/2로 유지되어 있고, 따라서 다른쪽의 NMOS트랜지스터(NM1)의 게이트의 전위는 상기 용량(C1)을 통함으로써, Vcc/2-(Vcc/2-(VDC+Vth1)) 즉 VDC+Vth1로 된다.
이와 같이 각각 NMOS트랜지스터(NM1,NM2)의 게이트는 전위는 이상적인 값에 대하여 각각의 임계치전압 Vth1, Vth2만큼 높은 값으로 되어 있으며, 이것을 소스측에서 비교한 경우에는, 각 NMOS트랜지스터(NM1,NM2) 고유의 임계치전압 Vth1, Vth2에서 완전히 보상되는 것으로 되고, 따라서 본 실시예의 센스앰프는 매우 감도가 높은 센스앰프로 된다.
이와 같이 메모리셀의 용량이 비트선(BL1)또는 비트선(BL2)을 통하여 공급된 후, 본 실시예의 센스앰프는 센싱을 개시한다. 통상의 센스앰프에서는, 이 센싱아 상기 NMOS트랜지스터쌍 뿐만 아니라 동시에 PMOS트랜지스터쌍에 대하여도 행해지므로, 제8도에 나타낸 바와 같이, 동시에 제어신호(øSN)와 제어신호(øSP)를 각각 0레벨과 Vcc레벨로 변화시키고 있다. 그러나, 본 실시예의 센스엠프에 있어서는, 상기와 같이 제2 및 제4의 스위칭소자(S11,S21) 및 제1 및 제3의 스위칭소자(S12,S22)의 전환동작에 의하여, 용량(C1,C2)에 임계치전압에 따른 전압이 축적되어 있고, 이 용량(C1,C2)에 의하여 NMOS트랜지스터쌍을 구성하는 NMOS트랜지스터(NM1,NM2)의 임계치전압 Vth1, Vth2의 불균일을 보상하고, 입력환산 옵셋전압 VOS을 흡수할 수 있으므로, 먼저 이 NMOS트랜지스터쌍만을 우선 래치동작시키고, 후에 이 NMOS트랜지스터쌍에 의한 래치후의 확정적인 데이터(전위)를 이용하여, PMOS트랜지스터쌍을 구성하는 PMOS트랜지스터(PM1,PM2)를 래치동작시킴으로써, 특히 당해 PMOS트랜지스터쌍을 구성하는 PMOS트랜지스터(PM1,PM2)의 불균일을 보상하는 회로구성을 필요로 하지 않고 확실한 동작을 시킬 수 있다.
즉, 제2도에 나타낸 바와 같이, 전술한 프리차지기간중에는, 상기 용량(C1,C2)에 NMOS트랜지스터쌍을 구성하는 각 NMOS트랜지스터(NM1,NM2)의 임계치전압 Vth1, Vth2을 보상하는 전압이 축적되므로, 상기와 같이 제1의 비트선의 전위가 -△VS로 되었을 때에는 NMOS트랜지스터(NM2)의 게이트의 전위는 VDC+Vth2-△VS로 되고, NMOS트랜지스터(NM1)의 게이트의 전위는 VDC+Vth1로 된다.
다음에, 센스기간의 개시와 함께, 먼저 상기 제어신호(øSN)를 Vcc/2로부터 0레벨로 변화시켜 가며, 게이트ㆍ소스간 전압이 각각 임계치전압 Vth1, Vth2이상으로 되었을 때에, 어느 쪽의 NMOS트랜지스터가 먼저 온으로 되지만, 전술한 게이트전위의 관계로부터 소스전위로서는 그 차가 |-△VS|뿐이며, 임계치전압 Vth1, Vth2의 불균일이 완전히 보상되어 있으므로, 상기와 같이 제1의 비트선의 전위가 -△VS로 된 때에는, 게이트전위가 △VS만큼 높은 NMOS트랜지스터(NM1)가 먼저 온상태로 되고, 래치동작을 개시하게 된다.
다음에, 이와 같은 불균일이 보상된 래치동작의 개시 후, 제2도에 나타낸 바와 같이, 일정의 시차(△t)를 가지고 상기 제어신호(øSP)를 Vcc로 변화시킨다. 이때, PMOS트랜지스터쌍을 구성하는 PMOS트랜지스터(PM1,PM2)는 래치동작을 개시하게 되지만, 각 비트선(BL1,BL2)의 전위는 각각 상기 NMOS트랜지스터쌍의 래치동작에 의하여 확정적인 전위로 되어 있다. 따라서, 당해 PMOS트랜지스터쌍에서는, 이확정적인 전위를 센싱하기 위하여, 특히 불균일의 보상을 위한 소자 등을 형성하지 않아도, 확실한 래치동작을 행할 수 있다.
여기서, △t에 대해서는, 상기 NMOS트랜지스터쌍에 있어서의 래치동작에 의하여 전위가 확정되어 갈 때에, PMOS트랜지스터쌍의 △Vth의 불균일보다 크고, NMOS트랜지스터쌍에서의 전위가 증폭되는 시간으로 하면 되며, 다시 말하면 이와 같은 시차(△t)를 설정함으로써, 특히 PMOS트랜지스터쌍의 △Vth의 보상을 하지 않아도 확실한 동작을 실현할 수 있다.
이와 같이, 제1의 실시예의 센스엠프는 상기 용량(C1,C2)에 NMOS트랜지스터쌍을 구성하는 NMOS트랜지스터(NM1,NM2)의 각 임계치전압의 불균일 △Vth에 대응하는 전압을 각각 축적할 수 있고, 그러므로 당해 불균일 △Vth을 완전히 보상한 래치동작을 실현할 수 있다.
그리고, 메모리셀의 용량을 작게하여 간 경우에도, 상기와 같이 본 실시예의 센스앰프는 고감도이므로, 오동작없이 확실하게 동작하게 되고, 고집적화된 메모리장치에 적용하여 적합하다.
또한, 특히 본 실시예의 센스앰프는 Vth의 불균일을 보상할 수 있으므로, 수율의 향상을 도모할 수 있지만, 또한 Vth등의 시간경과에 따른 변화가 생긴 경우에 있어서도, 확실하게 입력환산 옵셋전압 Vth을 배제할 수 있으므로, 신뢰성이 향상을 도모할 수 있다.
[실시예 2 (제3도~제4도)]
전술한 제1의 실시예에서는 NMOS트랜지스터쌍에 대하여 불균일을 보상하기 위한 용량이나 스위칭소자를 배설한 것으로 하였지만, 본 발명의 센스앰프에 관한 제2의 실시예는 PMOS트랜지스터쌍에 대하여 사용한 예이고, 제3도에 나타낸 바와 같이, PMOS트랜지스터상의 △th의 불균일을 보상하기 위한 용량(C1,C2) 및 제2 및 제3의 스위칭소자(S12,S22)가 접속된 회로구성으로 되어 있다.
이 제2의 실시예의 센스앰프는 제3도에 나타낸 바와 같이, 각각 소스가 공통접속된 PMOS트랜지스터쌍과 NMOS트랜지스터쌍을 가지고, PMOS트랜지스터쌍은 PMOS트랜지스터(PM1,PM2)에 의해 구성되고, 한편 NMOS트랜지스터쌍은 NMOS트랜지스터(NM1,NM2)에 의해 구성되어 있다.
이 제2의 실시예의 센스앰프는 전술한 제1의 실시예의 센스앰프와는 달리, 상기 NMOS트랜지스터상을 구성하는 상기 NMOS트랜지스터(NM1,NM2)의 각각 소스에는 후술하는 바와 같이 제어신호(øSP)와는 시차(△t)를 가지고 0레벨로 제어되는 제어신호(øSN)가 공급되고, NMOS트랜지스터(NM1)의 드레인에는 제1의 비트선(BL1)이 접속되고, 또한 이 비트선(BL1)은 NMOS트랜지스터(NM2)의 게이트에 접속되어 있다. 또 NMOS트랜지스터(NM2)의 드레인에는 제2의 비트선(BL2)이 접속되고, 또한 이 비트선(BL2)은 상기 NMOS트랜지스터(NM1)의 게이트에 접속되어 있다.
그리고, △Vth의 불균일이 보상되는 상기 PMOS트랜지스터쌍에서는, 상기 PMOS트랜지스터(PM1,PM2)의 각각 소스에 제어전압(øSP)이 공급되는 구성을 가지고 이루어지며, 먼저 PMOS트랜지스터(PM1)의 드레인에는 제2의 스위칭소자(S11)의 일단과 제1의 스위칭소자(S12)의 일단이 접속되어 있다. 제2의 스위칭소자(S11)의 타단은 당해 PMOS트랜지스터(PM1)의 게이트에 접속되어 있다. 또, 제1의 스위칭소자(S12)의 타단은 상기 제1의 비트선(BL1)에 접속되어 있다. 그리고 이들 제1 및 제2의 스위칭소자(S12,S11)는 각각 제어신호(ø1,ø2)에 의해 제어된다. 또, PMOS트랜지스터(PM2)의 드레인에는, 제4의 스위칭소자(S21)의 일단과 제3스위칭소자(S22)의 일단이 접속되어 있다. 이 제4의 스위칭소자(S21)의 타단은 당해 PMOS트랜지스터(PM2)의 게이트에 접속되어 있다. 또, 제4의 스위칭소자(S22)의 타단은 상기 제2의 비트선(BL2)에 접속되어 있다. 그리고, 이들 제3 및 제4의 스위칭소자(S22,S11)는 상기 제1 및 제2의 스위칭소자(S12,S11)와 동일한 각각 제어신호(ø1,ø2)에 의해 제어된다.
다음에, 본 실시예의 센스앰프의 PMOS트랜지스터쌍을 구성하는 각 트랜지스터(PM1,PM2)의 각 게이트는 용량접속으로 되어 있다. 즉, PMOS트랜지스터(PM1)의 게이트는 상기와 같이 제2의 스위칭소자 (S11)의 타단이 접속되는 동시에 용량(C1)이 접속되고, 이 용량(C1)의 타단이 상기 제2의 비트선(BL2)과 접속하도록 구성되어 있으며, 또 PMOS트랜지스터(PM2)의 게이트는 상기와 같이 제4의 스위칭소자(S21)의 타단이 접속되는 동시에 용량(C2)이 접속되고, 이 용량(C2)의 타단이 상기 제1의 비트선(BL1)과 접속하도록 구성되어 있다. 그리고 이들 용량(C1,C2)에 의해 전술한 제1의 실시예의 용량(C1,C2)의 기능과 마찬가지로, 당해 트랜지스터쌍의 임계치전압의 불균일 △Vth을 보상하는 것이 가능하게 된다.
이와 같은 회로구성을 가지는 본 실시예의 센스앰프는 전술한 제1의 실시예의 센스앰프와 대략 마찬가지고, 제4도에 나타낸 바와 같이, 프리차지기간으로서 제어신호(ø1,ø2)의 레벨을 조작하여 통상의 센스앰프의 상태로부터, 용량에 다이오드접속되는 트랜지스터가 직렬로 배설되는 회로상태로 전환되고, 또한 본 실시예의 경우에는 제어신호(øSP)의 레벨을 일정 기간 소정 전압 크게 함으로써, PMOS트랜지스터쌍에 전술한 접속관계로 접속되는 상기 용량(C1,C2)에 각 PMOS트랜지스터(PM1,PM2)의 각 임계치전압 Vth1, Vth2대응한 전압이 그대로 유지되게 된다.
그리고, 전술한 제1도의 실시예와 마찬가지로, 메모리셀의 용량에 기억되는 정보신호를 제1 또는 제2의 비트선(BL1,BL2)에 출현시키고, 이어서 상기 제어신호(øSP)를 Vcc/2 레벨로부터 Vcc레벨로 하는 것으로, PMOS트랜지스터(PM1, PM2)에 의한 래치동작이 개시된다.
이때, 당해 PMOS트랜지스터(PM1,PM2)에서는, 상기 용량(C1,C2)에 의해 Vth의 불균일이 보상되어 있으므로, 비트선에 나타나는 전하를 확실하게 센싱하여 동작을 행하게 되고, 또한 전술한 제1의 실시예와 마찬가지로 일정의 시차(△t)후, NMOS트랜지스터쌍을 구성하는 NMOS트랜지스터(NM1,NM2)의 래치동작을 제어신호(øSN)에 의해 행한다. 이 경우에 있어서, NMPS트랜지스터(NM1,NM2)의 래치동작은 상기 PMOS트랜지스터쌍의 래치동작에 의한 확정적인 데이터를 기초로 행해지므로, 특히 NMOS트랜지스터쌍에 대하여 불균일의 보상을 위한 용량 등을 접속시키지 않아도, 확실한 센스앰프로서 동작을 행할 수 있다.
이와 같은 동작을 행하는 제2의 실시예의 센스앰프는 상기 제1의 실시예와 마찬가지로, 상기 용량(C1,C2)에 PMOS트랜지스터쌍을 구성하는 PMOS트랜지스터(PM1,PM2)의 각 임계치전압의 불균일 △Vth에 대응하는 전압을 각각 측정할 수 있고, 그러므로 당해 불균일 △Vth을 완전히 보상한 래치동작을 실현할 수 있다. 또, 제1의 실시예의 센스앰프와 마찬가지로, 고집적화된 메모리장치에 적용하여 접합하다.
또한, 본 실시예의 센스앰프는 Vth의 불균일을 보상할 수 있으므로, 수율의 향상을 도모할 수 있고, Vth등의 시간경과에 따른 변화가 생긴 경우에 있어서도, 확실하게 입력환산 옵셋전압 VOS을 배제할 수 있으므로, 신뢰성의 향상을 도모할 수 있다.
[실시예 3 (제5도~제6도)]
제3의 실시예의 센스앰프는 PMOS트랜지스터쌍 및 NMOS트랜지스터쌍의 쌍방에 Vth의 불균일을 보상하기 위한 용량 및 제1 및 제2의 스위칭소자를 배설한 센스앰프이다.
먼저, 그 회로구성은 제5도에 나타낸 바와 같이, PMOS트랜지스터쌍을 구성하는 PMON트랜지스터(PM1,PM2), NMOS트랜지스터쌍을 구성하는 NMOS트랜지스터(NM1,NM2)의 각각이 소스 공통접속으로 되고, 각 소스에는 제어신호(øSP,øSN)가 공급된다. PMOS트랜지스터(PM1)와 NMOS트랜지스터(NM1)의 게이트는 각각 용량(CP1,CN1)을 통하여 제2의 비트선(BL2)과 접속되고, 또한 각 MOS트랜지스터(PM1,PM2,NM1,NM2)의 게이트는 당해 트랜지스터의 드레인에, 각각 제어신호(ø1)에 의해 제어되는 각각 제5의 스위칭소자(SP11,SP21,SN11,SN21)을 통하여 접속되고, 또 MOS트랜지스터(PM1,NM1)의 각 드레인은 제어신호(ø2)에 의해 제어되는 제6의 스위칭소자(SP12,SN12)를 통하여 제1의 비트선(BL1)에 접속되고, 또한 MOS트랜지스터(PM2,NM2)의 각 드레인은 제어신호(ø2)에 의해 제어되는 제6의 스위칭소자(SP22,SN22)를 통하여 제2의 비트선(BL2)에 접속되어 있다.
이와 같은 구성을 가지는 제3의 실시예의 센스앰프는 제6도에 나타낸 바와 같이, 센싱전의 프리차지기간에, 제어신호(øSP,øSN)에 의하여 상기 용량(CP1,CN1,CP2,CN2)에 각각 Vth의 불균일을 보상하기 위한 각 트랜지스터의 임계치전압에 대응한 전압이 가해지고, 그것이 그대로 유지된다. 그리고, 그 후 상기 제어신호(øSP,øSN)를 각각 VCC, 0레벨로 변화시킴으로써 불균일을 보상하여 확실한 센싱을 실현하는 것이 가능하게 된다.
본 발명의 센스앰프는 전술한 바와 같이 CMOS의 센스앰프에 적용하여, Vth의 불균일에 의한 감도의 저하를 억제하여, 확실한 센싱동작을 실현할 수 있다. 그리고, 특히 소자의 미세화를 도모한 경우에는, 감도가 문제로 되지만, 본 발명을 적용함으로써, 용이하게 이 문제를 해결할 수 있다. 또한, 본 발명을 적용함으로써, 용량의 사이즈를 작게 해도 확실한 센싱동작을 할 수 있으므로, 충분한 고집적화가 가능하다. 또, 본 발명의 센스앰프에서는, Vth의 불균일이 완전히 보상되므로, 수율의 향상을 도모할 수 있고, 또 시간경과에 따른 확실한 동작이 실현된다.

Claims (1)

  1. 소스가 제1의 제어신호에 접속되고, 드레인이 제4의 제어신호로 제어되는 제1의 스위치의 일단에 접속된 제1의 FET와, 소스가 제2의 제어신호에 접속되고, 드레인이 상기 제1의 스위치의 타단에 접속된 제2의 FET와, 상기 제2의 FET의 게이트와 드레인 사이에 접속되어 제3의 제어신호로 제어되는 제2의 스위치와, 상기 제1과 제2의 FET의 각각의 게이트 사이에 접속된 제1의 용량과, 소스가 상기 제1의 FET의 소스에 접속되고, 드레인이 상기 제4의 제어신호로 제어되는 제3의 스위치의 일단에 접속된 제3의 FET와, 소스가 상기 제2의 FET의 소스에 접속되고, 드레인이 상기 제3의 스위치의 타단에 접속된 제4의 FET와, 상기 제4의 FET의 게이트와 드레인 사이에 접속되어 상기 제3의 제어신호로 제어되는 제4의 스위치와, 상기 제3과 제4의 FET의 각각의 게이트 사이에 접속된 제2의 용량과, 상기 제1의 FET의 드레인과 상기 제3의 FET의 게이트가 공통접속되는 제1의 출력단자와, 상기 제1의 FET의 게이트와 상기 제3의 FET의 드레인이 공통접속되는 제2의 출력단자와, 를 구비하여 이루어지는 센스앰프.
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