JPH03116488A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03116488A JPH03116488A JP1252072A JP25207289A JPH03116488A JP H03116488 A JPH03116488 A JP H03116488A JP 1252072 A JP1252072 A JP 1252072A JP 25207289 A JP25207289 A JP 25207289A JP H03116488 A JPH03116488 A JP H03116488A
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
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- Static Random-Access Memory (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
メモリ・セルの平面で見た占有面積を低減したスタティ
ック・ランダム・アクセス・メモリと呼ばれる半導体記
憶装置に関し、 ビット線方式に比較的簡単な工夫を施すことに依って、
２トランジスタのメモリ・セル或いは２ＣＭＯＳインバ
ータのメモリ・セルを有するスタティック・ランダム・
アクセス・メモリを実現することを目的とし、 ゲートが交差接続された２個のトランジスタ及びそれぞ
れのトランジスタに接続された個別の負荷抵抗及び二つ
の出力点と対応するビット線との間に介在する個別のキ
ャパシタからなるメモリ・セルと、該メモリ・セルに該
キャパシタを介して結合された二本のビット線と、該メ
モリ・セルに電流を供給する正側及び負側の何れか一方
がワード線を兼ねている電源ラインとを備えてなるよう
構成するか、或いは、前記構成に於けるメモリ・セルが
、ゲートが交差接続された二組みのＣＭＯＳインバータ
及び二つの出力点と対応するビット線との間に介在する
個別のキャパシタからなるよう構成する。
ック・ランダム・アクセス・メモリと呼ばれる半導体記
憶装置に関し、 ビット線方式に比較的簡単な工夫を施すことに依って、
２トランジスタのメモリ・セル或いは２ＣＭＯＳインバ
ータのメモリ・セルを有するスタティック・ランダム・
アクセス・メモリを実現することを目的とし、 ゲートが交差接続された２個のトランジスタ及びそれぞ
れのトランジスタに接続された個別の負荷抵抗及び二つ
の出力点と対応するビット線との間に介在する個別のキ
ャパシタからなるメモリ・セルと、該メモリ・セルに該
キャパシタを介して結合された二本のビット線と、該メ
モリ・セルに電流を供給する正側及び負側の何れか一方
がワード線を兼ねている電源ラインとを備えてなるよう
構成するか、或いは、前記構成に於けるメモリ・セルが
、ゲートが交差接続された二組みのＣＭＯＳインバータ
及び二つの出力点と対応するビット線との間に介在する
個別のキャパシタからなるよう構成する。
本発明は、メモリ・セルの平面で見た占有面積を低減し
たスタティック・ランダム・アクセス・メモリ（ｓｔａ
ｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏ
ｒｙ：ＳＲＡＭ）と呼ばれる半導体記憶装置に関する。
たスタティック・ランダム・アクセス・メモリ（ｓｔａ
ｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏ
ｒｙ：ＳＲＡＭ）と呼ばれる半導体記憶装置に関する。
現在、半導体記憶装置が高集積化及び高密度化を指向し
ていることは云うまでもないが、ＳＲＡＭの場合、使用
するトランジスタの数が多いことから、目的の達成が甚
だ困難である。
ていることは云うまでもないが、ＳＲＡＭの場合、使用
するトランジスタの数が多いことから、目的の達成が甚
だ困難である。
従って、トランジスタの数を低減し、また、構成素子の
配置場所を工夫するなどの対策が必要とされている。
配置場所を工夫するなどの対策が必要とされている。
〔従来の技術〕
第８図は従来のＳＲＡＭを説明する為の要部回路説明図
を表している。
を表している。
図に於いて、Ｑｌ及びＣ２はデータ保持用トランジスタ
、Ｒ１及びＲ２は負荷用抵抗、Ｃ３及びＣ４はトランス
ファ・ゲート用トランジスタ、ＳＡはセンス増幅器、Ｂ
Ｌ及び■τはビット線、ＷＬはワード線、ＶＯＯは正側
電源レベル、■ｓＳは負側電源レベルをそれぞれ示して
いる。
、Ｒ１及びＲ２は負荷用抵抗、Ｃ３及びＣ４はトランス
ファ・ゲート用トランジスタ、ＳＡはセンス増幅器、Ｂ
Ｌ及び■τはビット線、ＷＬはワード線、ＶＯＯは正側
電源レベル、■ｓＳは負側電源レベルをそれぞれ示して
いる。
このＳＲＡＭは、所謂、４トランジスタ・２抵抗型であ
って、図示されているように、二つのトランジスタＱ１
及びＣ２はデータ保持用に、そして、残り二つのトラン
ジスタＱ３及びＣ４はトランスファ・ゲート用に用いら
れている。
って、図示されているように、二つのトランジスタＱ１
及びＣ２はデータ保持用に、そして、残り二つのトラン
ジスタＱ３及びＣ４はトランスファ・ゲート用に用いら
れている。
また、図示例に於ける負荷用抵抗Ｒ１及びＲ２をそれぞ
れトランジスタに代替した６トランジスタ型ＳＲＡＭが
知られている。
れトランジスタに代替した６トランジスタ型ＳＲＡＭが
知られている。
更にまた、低消費電力及び低雑音を狙いとし、ｎチャネ
ル・トランジスタ及びｐチャネル・トランジスタで構成
されたＣＭＯ３（ｃ ｏｍｐ １ ｅｍｅｎｔａｒｙ
ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｔｃｏｎｄｕｃ
ｔｏｒ）インバータを二つ用いる２ＣＭＯＳインバータ
・２トランジスタ型ＳＲＡＭが知られている。
ル・トランジスタ及びｐチャネル・トランジスタで構成
されたＣＭＯ３（ｃ ｏｍｐ １ ｅｍｅｎｔａｒｙ
ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｔｃｏｎｄｕｃ
ｔｏｒ）インバータを二つ用いる２ＣＭＯＳインバータ
・２トランジスタ型ＳＲＡＭが知られている。
尚、これ等のＳＲＡＭに於いては、相対型のビット線を
もっているので、その一方を省略してトランスファ・ゲ
ート用トランジスタの一つを節約することも可能である
。
もっているので、その一方を省略してトランスファ・ゲ
ート用トランジスタの一つを節約することも可能である
。
前記した何れの種類のＳＲＡＭも、ダイナミック・ラン
ダム・アクセス・メモリ（ｄｙｎａｍｉｃ ｒａｎ
ｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＤＲＡ
Ｍ）に比較すると１メモリ・セル当たりのトランジスタ
数が多いので、平面で見た占有面積の縮小を実現するこ
とが困難である。
ダム・アクセス・メモリ（ｄｙｎａｍｉｃ ｒａｎ
ｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＤＲＡ
Ｍ）に比較すると１メモリ・セル当たりのトランジスタ
数が多いので、平面で見た占有面積の縮小を実現するこ
とが困難である。
従来の技術では、若干の問題を無視すれば、３トランジ
スタのメモリ・セル或いは２ＣＭＯＳインバータ・ｌト
ランジスタのメモリ・セルを構成することは可能である
が、実用的な２トランジスタのメモリ・セル或いは２Ｃ
ＭＯＳインバータのメモリ・セルは得られていない。
スタのメモリ・セル或いは２ＣＭＯＳインバータ・ｌト
ランジスタのメモリ・セルを構成することは可能である
が、実用的な２トランジスタのメモリ・セル或いは２Ｃ
ＭＯＳインバータのメモリ・セルは得られていない。
本発明は、ビット線方式に比較的簡単な工夫を施すこと
に依って、２トランジスタのメモリ・セル或いは２ＣＭ
ＯＳインバータのメモリ・セルを有するＳＲＡＭを実現
しようとする。
に依って、２トランジスタのメモリ・セル或いは２ＣＭ
ＯＳインバータのメモリ・セルを有するＳＲＡＭを実現
しようとする。
第１図並びに第２図は本発明の詳細な説明する為のメモ
リ・セルの要部回路説明図であり、第１図は２トランジ
スタ・２抵抗・２キヤパシタ型について、また、第２図
は２ＣＭＯ３（ｃ ｏｍｐ １ｅｍｅｎｔａｒ ｙ
ｍｅｔａｌ ｏｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕ
ｃｔｏｒ）インバータ゛２キャパシタ型についてそれぞ
れ表し、第８図に於いて用いた記号と同記号は同部分を
示すか或いは同じ意味を持つものとする。
リ・セルの要部回路説明図であり、第１図は２トランジ
スタ・２抵抗・２キヤパシタ型について、また、第２図
は２ＣＭＯ３（ｃ ｏｍｐ １ｅｍｅｎｔａｒ ｙ
ｍｅｔａｌ ｏｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕ
ｃｔｏｒ）インバータ゛２キャパシタ型についてそれぞ
れ表し、第８図に於いて用いた記号と同記号は同部分を
示すか或いは同じ意味を持つものとする。
図に於いて、Ｃ１並びに０２はキャパシタ、ＭＷＬは正
側電源兼主ワード線、Ｃ５並びにＣ６はＣＭＯＳインバ
ータに於けるｐチャネル・トランジスタをそれぞれ示し
ている。
側電源兼主ワード線、Ｃ５並びにＣ６はＣＭＯＳインバ
ータに於けるｐチャネル・トランジスタをそれぞれ示し
ている。
図示のメモリ・セルに於いて、正側電源兼主ワード線Ｍ
ＷＬを正側電源線として固定化し、負側電源レベルＶＳ
Ｓを供給する負側電源線をワード線として兼用すること
も可能である。また、第２図の２ＣＭＯＳインバータ・
２トランジスタ型に於いては、ｎチャネル・トランジス
タＱ１とｐチャネル・トランジスタＱ５とでＩＣＭＯＳ
インバータが、残りのｎチャネル・トランジスタＱ２と
ｐチャネル・トランジスタＱ６とでＩＣＭＯＳインバー
タがそれぞれ構成されることは云うまでもない。
ＷＬを正側電源線として固定化し、負側電源レベルＶＳ
Ｓを供給する負側電源線をワード線として兼用すること
も可能である。また、第２図の２ＣＭＯＳインバータ・
２トランジスタ型に於いては、ｎチャネル・トランジス
タＱ１とｐチャネル・トランジスタＱ５とでＩＣＭＯＳ
インバータが、残りのｎチャネル・トランジスタＱ２と
ｐチャネル・トランジスタＱ６とでＩＣＭＯＳインバー
タがそれぞれ構成されることは云うまでもない。
図から判るように、本発明で用いるキャパシタＣＩ及び
Ｃ２は、従来のメモリ・セルに於けるトランスファ・ゲ
ート用トランジスタの位置に介挿され、一端はデータ保
持用トランジスタ側に、そして、他端はビット線側にそ
れぞれ接続され、記憶情報の書き込み及び読み出しは、
全てこのキャパシタＣ１及びＣ２を介して実施される。
Ｃ２は、従来のメモリ・セルに於けるトランスファ・ゲ
ート用トランジスタの位置に介挿され、一端はデータ保
持用トランジスタ側に、そして、他端はビット線側にそ
れぞれ接続され、記憶情報の書き込み及び読み出しは、
全てこのキャパシタＣ１及びＣ２を介して実施される。
このように、本発明では、トランスファ・ゲート用トラ
ンジスタに代えてキャパシタを用いていることから、メ
モリ・セルを駆動するには特別な方式が必要である。
ンジスタに代えてキャパシタを用いていることから、メ
モリ・セルを駆動するには特別な方式が必要である。
本発明では、トランスファ・ゲート用トランジスタが存
在しないので、従来のＳＲＡＭに於けるようなワード線
も存在せず、−これに代えて、メモリ・セルに電流を供
給する為の電源ラインを主ワード線として兼用する。尚
、主ワード線である電源ラインは、正側電源電圧■。を
供給するラインであっても、負側電源電圧ＶＳＳを供給
するラインであっても良い。
在しないので、従来のＳＲＡＭに於けるようなワード線
も存在せず、−これに代えて、メモリ・セルに電流を供
給する為の電源ラインを主ワード線として兼用する。尚
、主ワード線である電源ラインは、正側電源電圧■。を
供給するラインであっても、負側電源電圧ＶＳＳを供給
するラインであっても良い。
読み出しを行うには、主ワード線である電源ラインに於
ける電圧を変動させると、各データ保持用トランジスタ
に於ける一対のゲート電極の電位のうち、一方のみが変
動して、他方は変動しないから、これを利用して記憶情
報を読み出すようにしている。
ける電圧を変動させると、各データ保持用トランジスタ
に於ける一対のゲート電極の電位のうち、一方のみが変
動して、他方は変動しないから、これを利用して記憶情
報を読み出すようにしている。
書き込みを行うには、前記一対のゲート電極に於ける電
位を略同じ電位にしておき、一対のビット線間に電位差
を与えてから、電源ライン、即ち、主ワード線に電流を
流すことに依り、ビット線の情報をメモリ・セルに移植
することができる。
位を略同じ電位にしておき、一対のビット線間に電位差
を与えてから、電源ライン、即ち、主ワード線に電流を
流すことに依り、ビット線の情報をメモリ・セルに移植
することができる。
また、ビット線容量を低減する関係から、一対の副ビッ
ト線に少数のメモリ・セルを接続してサブ・グループを
形成し、そのサブ・グループのいくつかを纏め、その副
ビット線をトランスファ・ゲート用トランジスタを介し
て主ビット線に接続し、そのトランスファ・ゲート用ト
ランジスタは副ワード線で駆動する構成を採る。
ト線に少数のメモリ・セルを接続してサブ・グループを
形成し、そのサブ・グループのいくつかを纏め、その副
ビット線をトランスファ・ゲート用トランジスタを介し
て主ビット線に接続し、そのトランスファ・ゲート用ト
ランジスタは副ワード線で駆動する構成を採る。
前記したようなことから、本発明に依る半導体記憶装置
に於いては、ゲートが交差接続された２個のトランジス
タ（例えばｎチャネル・トランジスタＱ１並びにＣ２）
及びそれぞれのトランジスタに接続された個別の負荷抵
抗（例えば負荷抵抗Ｒ１並びにＲ２）及び二つの出力点
（例えば接続点Ａ並びにＢ）と対応するビット線との間
に介在する個別のキャパシタ（例えばキャパシタＣＩ並
びにＣ２）からなるメモリ・セルと、該メモリ・セルに
該キャパシタを介して結合された二本のビット線（例え
ば副ビット線ＳＢＬ並びに丁π丁）と、該メモリ・セル
に電流を供給する正側及び負側の何れか一方がワード線
（例えば主ワード線ＭＷＬ）を兼ねている電源ラインと
がらなっているか、或いは、前記構成に於けるメモリ・
セルが、ゲートが交差接続された二組みのＣＭＯＳイン
バータ（例えばｎチャネル・トランジスタＱ１及びｐチ
ャネル・トランジスタＱ５からなるＣＭＯＳインバータ
とｎチャネル・トランジスタＱ２とｐチャネル・トラン
ジスタＱ６からなるＣＭＯＳインバータ）及び二つの出
力点と対応するビット線との間に介在する個別のキャパ
シタからなっている。
に於いては、ゲートが交差接続された２個のトランジス
タ（例えばｎチャネル・トランジスタＱ１並びにＣ２）
及びそれぞれのトランジスタに接続された個別の負荷抵
抗（例えば負荷抵抗Ｒ１並びにＲ２）及び二つの出力点
（例えば接続点Ａ並びにＢ）と対応するビット線との間
に介在する個別のキャパシタ（例えばキャパシタＣＩ並
びにＣ２）からなるメモリ・セルと、該メモリ・セルに
該キャパシタを介して結合された二本のビット線（例え
ば副ビット線ＳＢＬ並びに丁π丁）と、該メモリ・セル
に電流を供給する正側及び負側の何れか一方がワード線
（例えば主ワード線ＭＷＬ）を兼ねている電源ラインと
がらなっているか、或いは、前記構成に於けるメモリ・
セルが、ゲートが交差接続された二組みのＣＭＯＳイン
バータ（例えばｎチャネル・トランジスタＱ１及びｐチ
ャネル・トランジスタＱ５からなるＣＭＯＳインバータ
とｎチャネル・トランジスタＱ２とｐチャネル・トラン
ジスタＱ６からなるＣＭＯＳインバータ）及び二つの出
力点と対応するビット線との間に介在する個別のキャパ
シタからなっている。
前記手段を採ることに依り、トランスファ・ゲート・ト
ランジスタが不要であるから、トランジスタの数が少な
くなり、しかも、それに代わるキャパシタは、トランジ
スタと異なり、半導体基板表面に形成する必要はなく、
従って、他の素子の上に設置することができることがら
、平面で見た占有面積は不要であって、ＳＲＡＭの更な
る高集積化が可能になる。
ランジスタが不要であるから、トランジスタの数が少な
くなり、しかも、それに代わるキャパシタは、トランジ
スタと異なり、半導体基板表面に形成する必要はなく、
従って、他の素子の上に設置することができることがら
、平面で見た占有面積は不要であって、ＳＲＡＭの更な
る高集積化が可能になる。
第３図は本発明一実施例を説明する為の要部回路説明図
を表し、第１図、第２図、第８図に於いて用いた記号と
同記号は同部分を示すか或いは同じ意味を持つものとす
る。
を表し、第１図、第２図、第８図に於いて用いた記号と
同記号は同部分を示すか或いは同じ意味を持つものとす
る。
図に於いて、Ｍ Ｃ＋ ＋ 、 Ｍ Ｃｔ ｔ・・・・
Ｍ ＣＩ ４及びＭ Ｃｚ＋、 Ｍ Ｃｔｚ ” ”
Ｍ Ｃｔａはメモリ・セル、ＭＢＬ並びにＶＦｒは主ビ
ット線、ＳＢＬ並びに”１丁は副ビット線、ＳＷＬは副
ワード線、Ｑｃ ＋ ＋ＱＧｔ・・・・ＱＧａはトラン
スファ・ゲート用トランジスタをそれぞれ示している。
Ｍ ＣＩ ４及びＭ Ｃｚ＋、 Ｍ Ｃｔｚ ” ”
Ｍ Ｃｔａはメモリ・セル、ＭＢＬ並びにＶＦｒは主ビ
ット線、ＳＢＬ並びに”１丁は副ビット線、ＳＷＬは副
ワード線、Ｑｃ ＋ ＋ＱＧｔ・・・・ＱＧａはトラン
スファ・ゲート用トランジスタをそれぞれ示している。
第４図はメモリ・セルＭＣ０などの内部を具体的に表す
要部回路説明図であり、第１図乃至第３図及び第８図に
於いて用いた記号と同記号は同部分を示すか或いは同じ
意味を持つものとする。
要部回路説明図であり、第１図乃至第３図及び第８図に
於いて用いた記号と同記号は同部分を示すか或いは同じ
意味を持つものとする。
図に於いて、Ａ及びＢはメモリ・セル内の接続点（ノー
ド）をそれぞれ示している。
ド）をそれぞれ示している。
第５図は第３図に見られるＳＲＡＭに於ける主ビット線
ＭＢＬ及びＶＦｒのセンス増幅器ＳＡとは反対側に設置
されるビット線電位調整回路を例示する要部回路図を表
し、第１図乃至第４図及び第８図に於いて用いた記号と
同記号は同部分を示すか或いは同じ意味を持つものとす
る。
ＭＢＬ及びＶＦｒのセンス増幅器ＳＡとは反対側に設置
されるビット線電位調整回路を例示する要部回路図を表
し、第１図乃至第４図及び第８図に於いて用いた記号と
同記号は同部分を示すか或いは同じ意味を持つものとす
る。
図に於いて、Ｔ、Ｌは％■Ｄｌｌ、電圧供給端、ＱＩＩ
Ｇは電圧供給制御用スイッチング・トランジスタ、Ｑ
Ｉ Ｌは均圧用トランジスタをそれぞれ示している。
Ｇは電圧供給制御用スイッチング・トランジスタ、Ｑ
Ｉ Ｌは均圧用トランジスタをそれぞれ示している。
第６２図（Ａ）及び（Ｂ）は本発明に依る半導体記憶装
置に於けるメモリ・セル近傍の構成を具体的に表す要部
平面図及び要部切断側面図を表し、次に、これ等の図を
参照しつつ本発明一実施例を製造する場合について説明
する。
置に於けるメモリ・セル近傍の構成を具体的に表す要部
平面図及び要部切断側面図を表し、次に、これ等の図を
参照しつつ本発明一実施例を製造する場合について説明
する。
（１）例えば、窒化シリコン（ｓ ｉ、 Ｎ４ ）膜な
どを耐酸化性マスクとする選択熱酸化（例えば１ｏｃａ
ｌ ｏｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉ ｃ
ｏｎ ： ＬＯＣＯ３）法を適用することに依り、ｐ型
シリコン半導体基板１の表面に二酸化シリコン（Ｓｉｎ
ｇ）からなるフィールド絶縁膜２を形成する。
どを耐酸化性マスクとする選択熱酸化（例えば１ｏｃａ
ｌ ｏｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉ ｃ
ｏｎ ： ＬＯＣＯ３）法を適用することに依り、ｐ型
シリコン半導体基板１の表面に二酸化シリコン（Ｓｉｎ
ｇ）からなるフィールド絶縁膜２を形成する。
（２）前記選択熱酸化を行なった際の耐酸化性マスクを
除去してｐ型シリコン半導体基板ｌの活性領域を表出さ
せてから、熱酸化法を適用することに依り、乾性雰囲気
中にて厚さ例えば３００〔入〕程度の二酸化シリコンか
らなるゲート絶縁膜３を形成する。
除去してｐ型シリコン半導体基板ｌの活性領域を表出さ
せてから、熱酸化法を適用することに依り、乾性雰囲気
中にて厚さ例えば３００〔入〕程度の二酸化シリコンか
らなるゲート絶縁膜３を形成する。
（３）化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐ。
ｕｒ ｄｅｐｏｓｉｔｔｏｎ：ＣＶＤ）法を適用する
ことに依り、厚さ例えば０．５〔μｍ〕程度の多結晶シ
リコン膜４を成長させる。
ことに依り、厚さ例えば０．５〔μｍ〕程度の多結晶シ
リコン膜４を成長させる。
（４）例えば、エツチング・ガスをＣＦ ４とする反応
性イオン・エツチング（ｒｅａｃｔｉｖｅｔｏｎ ｅ
ｔｃｈｉｎｇ：ＲＩＥ３法を適用することに依り、前記
多結晶シリコン膜４のパターニングを行なって、ゲート
電極４Ｇを形成する。
性イオン・エツチング（ｒｅａｃｔｉｖｅｔｏｎ ｅ
ｔｃｈｉｎｇ：ＲＩＥ３法を適用することに依り、前記
多結晶シリコン膜４のパターニングを行なって、ゲート
電極４Ｇを形成する。
（５）イオン注入法を適用することに依り、例えばドー
ズ量を５ Ｘ １０ ” （ｃｍ−”） 、加速エネル
ギをｔｏｏ （ＫｅＶ）として砒素イオンの打ち込みを
行なってｎ゛゛ソース領域５及びｎ゛型トドレイン領域
６形成する。尚、これ等の領域は後の適宜の熱処理を経
て具現化される。
ズ量を５ Ｘ １０ ” （ｃｍ−”） 、加速エネル
ギをｔｏｏ （ＫｅＶ）として砒素イオンの打ち込みを
行なってｎ゛゛ソース領域５及びｎ゛型トドレイン領域
６形成する。尚、これ等の領域は後の適宜の熱処理を経
て具現化される。
（６）熱酸化法を適用することに依り、乾性雰囲気中で
ゲート電極４Ｇなど多結晶シリコン膜の表面に厚さ例え
ば３００〔入〕程度の二酸化シリコンからなる絶縁膜３
Ａを形成する。
ゲート電極４Ｇなど多結晶シリコン膜の表面に厚さ例え
ば３００〔入〕程度の二酸化シリコンからなる絶縁膜３
Ａを形成する。
（７）ＣＶＤ法を適用することに依り、厚さ例えば２０
００ （入〕程度の多結晶シリコン膜７Ａ及び厚さ例え
ば３０００ （人〕程度のタングステン・シリサイド（
ＷＳｉｔ）膜７Ｂを形成する。
００ （入〕程度の多結晶シリコン膜７Ａ及び厚さ例え
ば３０００ （人〕程度のタングステン・シリサイド（
ＷＳｉｔ）膜７Ｂを形成する。
（８）フォト・リソグラフィ技術に於けるレジスト・プ
ロセス並びにエツチング・ガスをＣＦ４ ＋０□とする
ＲＩＥ法を適用することに依り、多結晶シリコン膜７Ａ
及びＷＳｉ、膜７Ｂからなるポリサイド膜をパターニン
グして副ビット線７を形成する。
ロセス並びにエツチング・ガスをＣＦ４ ＋０□とする
ＲＩＥ法を適用することに依り、多結晶シリコン膜７Ａ
及びＷＳｉ、膜７Ｂからなるポリサイド膜をパターニン
グして副ビット線７を形成する。
（９）ＣＶＤ法を適用することに依り、厚さ例えば１０
００ ［人〕程度の二酸化シリコンからなる眉間絶縁膜
８を形成する。
００ ［人〕程度の二酸化シリコンからなる眉間絶縁膜
８を形成する。
（１０）フォト・リソグラフィ技術に於けるレジスト・
プロセス及びエツチング・ガスをＣＦ ａ又はＣＦ４
＋Ｏ□とするＲＩＥ法を通用することに依り、眉間絶縁
膜８の選択的エツチングを行なって電極コンタクト・ホ
ール９を形成する。
プロセス及びエツチング・ガスをＣＦ ａ又はＣＦ４
＋Ｏ□とするＲＩＥ法を通用することに依り、眉間絶縁
膜８の選択的エツチングを行なって電極コンタクト・ホ
ール９を形成する。
（１１） ＣＶ Ｄ法を適用することに依り、厚さ例え
ば２０００ （人〕程度のアン・ドープ高抵抗多結晶シ
リコン膜１０を形成する。
ば２０００ （人〕程度のアン・ドープ高抵抗多結晶シ
リコン膜１０を形成する。
（１２）フォト・リソグラフィ技術に於けるレジスト・
プロセスを適用することに依り、電極コンタクト・ホー
ル９に対応する開口をもつフォト・レジスト膜（図示せ
ず）を形成し、それをマスクとするイオン注入法を適用
し、高抵抗多結晶シリコン膜ｌＯに選択的に燐イオンの
打ち込みを行なって低抵抗化部分１０Ａを形成する。尚
、この際のドーズ量はＩ Ｘ Ｉ ＯＩｓ（ｃｍ−”）
、そして、加速エネルギは５０ （ＫｅＶ）で良い。
プロセスを適用することに依り、電極コンタクト・ホー
ル９に対応する開口をもつフォト・レジスト膜（図示せ
ず）を形成し、それをマスクとするイオン注入法を適用
し、高抵抗多結晶シリコン膜ｌＯに選択的に燐イオンの
打ち込みを行なって低抵抗化部分１０Ａを形成する。尚
、この際のドーズ量はＩ Ｘ Ｉ ＯＩｓ（ｃｍ−”）
、そして、加速エネルギは５０ （ＫｅＶ）で良い。
（１３）フォト・リソグラフィ技術に於けるレジスト・
プロセス及びエツチング・ガスをＣＦ、とするＲＩＥ法
を適用することに依り、高抵抗多結晶シリコン膜１０の
バターニングを行なう。
プロセス及びエツチング・ガスをＣＦ、とするＲＩＥ法
を適用することに依り、高抵抗多結晶シリコン膜１０の
バターニングを行なう。
（１４） ＣＶ Ｄ法を適用することにより、厚さ例え
ば０．５〔μｍ〕程度の二酸化シリコン膜並びに厚さ例
えば０．５〔μｍ〕程度の燐珪酸ガラス（ｐｈｏｓｐｈ
ｏｓｉｌｉｃａｔｅ ｇｌａｓｓ：ＰＳＧ）膜からな
る眉間絶縁膜１１を形成する。
ば０．５〔μｍ〕程度の二酸化シリコン膜並びに厚さ例
えば０．５〔μｍ〕程度の燐珪酸ガラス（ｐｈｏｓｐｈ
ｏｓｉｌｉｃａｔｅ ｇｌａｓｓ：ＰＳＧ）膜からな
る眉間絶縁膜１１を形成する。
（１５）フォト・リソグラフィ技術に於けるレジスト・
プロセス並びにエツチング・ガスをＣＦＡ 十Ｏｔとす
るＲＩＥ法を適用することに依り、層間絶縁膜１１を選
択的にエツチングして電極コンタクト・ホール１２を形
成する。
プロセス並びにエツチング・ガスをＣＦＡ 十Ｏｔとす
るＲＩＥ法を適用することに依り、層間絶縁膜１１を選
択的にエツチングして電極コンタクト・ホール１２を形
成する。
（１６）マグネトロン・スパッタリング法を適用するこ
とに依り、全面に厚さ例えば１〔μｍ〕程度のＡ２・５
ｉ（Ｓｉ：約１〜２（％〕程度°） Ｉｌｌを形成する
。
とに依り、全面に厚さ例えば１〔μｍ〕程度のＡ２・５
ｉ（Ｓｉ：約１〜２（％〕程度°） Ｉｌｌを形成する
。
（１７）フォト・リソグラフィ技術に於けるレジスト・
プロセス並びにエツチング・ガスをＣＣＺ。
プロセス並びにエツチング・ガスをＣＣＺ。
とするＲＩＥ法を適用することに依り、前記工程（１６
）で形成したＡ２・Ｓｉ膜のバターニングを行なってワ
ード線１３Ｗ、接地線１３ＧＤ、サブ・ワード線１３Ｓ
Ｗなどを形成する。
）で形成したＡ２・Ｓｉ膜のバターニングを行なってワ
ード線１３Ｗ、接地線１３ＧＤ、サブ・ワード線１３Ｓ
Ｗなどを形成する。
（１８） ＣＶ Ｄ法を適用することに依り、厚さ例え
ば０．５〔μｍ〕程度の二酸化シリコン膜並びに厚さ例
えば０．５〔μｍ〕程度のＰＳＧ膜からなる眉間絶縁膜
１４を形成する。
ば０．５〔μｍ〕程度の二酸化シリコン膜並びに厚さ例
えば０．５〔μｍ〕程度のＰＳＧ膜からなる眉間絶縁膜
１４を形成する。
（１９）フォト・リソグラフィ技術に於けるレジスト・
プロセス並びにエツチング・ガスをＣＦａ 十〇□とす
るＲＩＥ法を適用することに依り、層間絶縁膜１４を選
択的にエツチングして電極コンタクト・ホール１５を形
成する。
プロセス並びにエツチング・ガスをＣＦａ 十〇□とす
るＲＩＥ法を適用することに依り、層間絶縁膜１４を選
択的にエツチングして電極コンタクト・ホール１５を形
成する。
（２０）マグネトロン・スパッタリング法を適用するこ
とに依り、全面に厚さ例えば１〔μｍ〕程度のＡｆｔ−
３ｔ（Ｓｔ：約１〜２〔％〕程度）膜を形成する。
とに依り、全面に厚さ例えば１〔μｍ〕程度のＡｆｔ−
３ｔ（Ｓｔ：約１〜２〔％〕程度）膜を形成する。
（２１）フォト・リソグラフィ技術に於けるレジスト・
プロセス並びにエツチング・ガスをＣＣＺ。
プロセス並びにエツチング・ガスをＣＣＺ。
とするＲＩＥ法を適用することに依り、前記工程（２０
）で形成したＡ２・Ｓｉ膜のバターニングを行なって主
ビット線１６を形成する。
）で形成したＡ２・Ｓｉ膜のバターニングを行なって主
ビット線１６を形成する。
（２２） ＣＶ Ｄ法を適用することに依り、厚さ例え
ば１ （ａｍ）程度のＰＳＧ膜及び厚さ例えば０゜５〔
μｍ〕程度の窒化シリコン膜からなるパフシベーシッン
膜（図示せず）を形成する。
ば１ （ａｍ）程度のＰＳＧ膜及び厚さ例えば０゜５〔
μｍ〕程度の窒化シリコン膜からなるパフシベーシッン
膜（図示せず）を形成する。
以上のような工程を経て半導体記憶装置が完成される。
前記したところから明らかなように、本発明に依る半導
体記憶装置に於いては、データ保持用トランジスタＱｌ
及びＣ２、或いは、その他のトランジスタとしてＭＯＳ
ＦＥＴを用い、そのチャネル長及びチャネル幅は共に１
〔μｍ〕のものを、また、抵抗Ｒ１及びＲ２としてノン
・ドープ、或いは、不純物をドーピングした多結晶シリ
コン膜で抵抗値が例えば１１００（Ω〕程度のものを、
更にまた、キャパシタ０１及びＣ２として例えば５〔μ
Ｆ〕〜１０〔μＦ〕程度のものを用いる。
体記憶装置に於いては、データ保持用トランジスタＱｌ
及びＣ２、或いは、その他のトランジスタとしてＭＯＳ
ＦＥＴを用い、そのチャネル長及びチャネル幅は共に１
〔μｍ〕のものを、また、抵抗Ｒ１及びＲ２としてノン
・ドープ、或いは、不純物をドーピングした多結晶シリ
コン膜で抵抗値が例えば１１００（Ω〕程度のものを、
更にまた、キャパシタ０１及びＣ２として例えば５〔μ
Ｆ〕〜１０〔μＦ〕程度のものを用いる。
このトランスファ・ゲート・トランジスタに代替された
キャパシタＣ１或いはＣ２は、図示のように、例えばデ
ータ保持用トランジスタに於けるゲート電極とビット線
との間にあって、当該データ保持用トランジスタの上に
形成することができるから、平面的に見て、それ自体の
占有面積は不要であり、従って、ＳＲＡＭの集積性は向
上する。
キャパシタＣ１或いはＣ２は、図示のように、例えばデ
ータ保持用トランジスタに於けるゲート電極とビット線
との間にあって、当該データ保持用トランジスタの上に
形成することができるから、平面的に見て、それ自体の
占有面積は不要であり、従って、ＳＲＡＭの集積性は向
上する。
尚、キャパシタＣ１及びＣ２を前記とは別の層に形成し
ても良いことは云うまでもない。
ても良いことは云うまでもない。
さて、ここで、第１図乃至第６図について説明されたＳ
ＲＡＭの動作について説明しよう。
ＲＡＭの動作について説明しよう。
第７図は本発明一実施例の動作を説明する為のタイミン
グ・チャートを表し、（Ａ）は読み出しの場合、（Ｂ）
は書き込みの場合をそれぞれ示し、第１図乃至第６図に
於いて用いた記号と同記号は同部分を示すか或いは同じ
意味を持つものとし、また、横軸は時間軸である。
グ・チャートを表し、（Ａ）は読み出しの場合、（Ｂ）
は書き込みの場合をそれぞれ示し、第１図乃至第６図に
於いて用いた記号と同記号は同部分を示すか或いは同じ
意味を持つものとし、また、横軸は時間軸である。
図に於いて、ＴＲＩは副ワード線ＳＷＬを立ち上げて主
ビット線ＭＢＬ及びπｆｌと副ビット線ＳＢＬ及びＩｒ
τとを結合するタイミング、Ｔ、ｌｚはセンス増幅器Ｓ
Ａを動作させるタイミング、Ｔ”ｗ＋は書き込み情報に
応じて主ビット線ＭＢＬをハイ・レベル（或いはロー・
レベル）に且つ主ビット＆？ｆｒをロー・レベル（或い
はハイ・レベル）にするタイミング、Ｔ１．ｌｔは主ビ
ット線ＭＢＬ及びＶＩｒを短絡して中間レベルにするタ
イミング、Ｔ１は主ワード線ＭＷＬを立ち上げて接続点
Ａをハイ・レベルに且つ接続点Ｂをロー・レベルにする
タイミング、Ｔ８４はスタンバイ時に主ワード線ＭＷＬ
をロー・レベルにして消費電力を低減させるタイミング
をそれぞれ示している。
ビット線ＭＢＬ及びπｆｌと副ビット線ＳＢＬ及びＩｒ
τとを結合するタイミング、Ｔ、ｌｚはセンス増幅器Ｓ
Ａを動作させるタイミング、Ｔ”ｗ＋は書き込み情報に
応じて主ビット線ＭＢＬをハイ・レベル（或いはロー・
レベル）に且つ主ビット＆？ｆｒをロー・レベル（或い
はハイ・レベル）にするタイミング、Ｔ１．ｌｔは主ビ
ット線ＭＢＬ及びＶＩｒを短絡して中間レベルにするタ
イミング、Ｔ１は主ワード線ＭＷＬを立ち上げて接続点
Ａをハイ・レベルに且つ接続点Ｂをロー・レベルにする
タイミング、Ｔ８４はスタンバイ時に主ワード線ＭＷＬ
をロー・レベルにして消費電力を低減させるタイミング
をそれぞれ示している。
まず、第７図（Ａ）を参照しつつ、読み出しの場合につ
いて説明する。
いて説明する。
非選択時に於いて、メモリ・セルＭＣ，、、ＭＣ・・・
・などの電源電圧、即ち、主ワード線ＭＷＬのレベルを
η■、とじ、接続点Ａに於けるレベルはハイ・レベル（
“Ｈ１１レベル）に、また、接続点Ｂに於けるレベルは
ロー・レベル（Ｌ ＩＩレベル）にあるとする。
・などの電源電圧、即ち、主ワード線ＭＷＬのレベルを
η■、とじ、接続点Ａに於けるレベルはハイ・レベル（
“Ｈ１１レベル）に、また、接続点Ｂに於けるレベルは
ロー・レベル（Ｌ ＩＩレベル）にあるとする。
選択時に於いて、副ワード線ＳＷＬを“Ｈ′ルベルにす
ることでトランスファ・ゲート・トランジスタＯｃｔ＋
及びＱ＋、Ｚをオンとし、主ビット線ＭＢＬ及びヌ］「
「と副ビット線ＳＢＬ及びＩｒｒとをそれぞれ対応して
接続する。主ワード線ＭＷＬに於ける電圧、即ち、例え
ばメモリ・セルＭＣ，、に於ける電源電圧をｖｏとする
ことで、接続点Ｂに於ける電位を殆ど変換させることな
く、接続点Ａに於ける電位を％■。０だけ変動させるこ
とができる。この電位変動は、キャパシタＣ１及びＣ２
を介して副ビット線ＳＢＬ及び１丁に、従って、主ビッ
ト線ＭＢＬ及びｎＬに伝達され、そこでの電位を変動さ
せるから、これをセンス増幅器ＳＡで検出、即ち、主ビ
ット線ＭＢＬを“Ｌ″レベル、主ビット線Ｍ丁丁を“Ｈ
ＩＩレベルにすることができる。尚、主ビット線ＭＢＬ
及びＭＩｒに於ける電位をセンス増幅器ＳＡに移しとっ
た後に於いては、主ビット線ＭＢＬ及びπＴＶなどを切
り離してセンス増幅器ＳＡを動作させるようにしても良
い。
ることでトランスファ・ゲート・トランジスタＯｃｔ＋
及びＱ＋、Ｚをオンとし、主ビット線ＭＢＬ及びヌ］「
「と副ビット線ＳＢＬ及びＩｒｒとをそれぞれ対応して
接続する。主ワード線ＭＷＬに於ける電圧、即ち、例え
ばメモリ・セルＭＣ，、に於ける電源電圧をｖｏとする
ことで、接続点Ｂに於ける電位を殆ど変換させることな
く、接続点Ａに於ける電位を％■。０だけ変動させるこ
とができる。この電位変動は、キャパシタＣ１及びＣ２
を介して副ビット線ＳＢＬ及び１丁に、従って、主ビッ
ト線ＭＢＬ及びｎＬに伝達され、そこでの電位を変動さ
せるから、これをセンス増幅器ＳＡで検出、即ち、主ビ
ット線ＭＢＬを“Ｌ″レベル、主ビット線Ｍ丁丁を“Ｈ
ＩＩレベルにすることができる。尚、主ビット線ＭＢＬ
及びＭＩｒに於ける電位をセンス増幅器ＳＡに移しとっ
た後に於いては、主ビット線ＭＢＬ及びπＴＶなどを切
り離してセンス増幅器ＳＡを動作させるようにしても良
い。
次に、第７図（Ｂ）を参照しつつ、書き込みの場合につ
いて説明する。
いて説明する。
当初、メモリ・セルＭ Ｃ＋ ＋ 、 Ｍ Ｃ＋ ｔ・
・・・などの電源電圧、即ち、主ワード線ＭＷＬのレベ
ルを接地レベルとし、書き込む情報に応じて主ビット線
ＭＢＬを“Ｈ′”レベル（或いは“Ｌ″゛゛レベル、ま
た、主ビット線ＭＢＬを“Ｌ゛レベル或いは“ＨＩ＋レ
ベル）にする。
・・・などの電源電圧、即ち、主ワード線ＭＷＬのレベ
ルを接地レベルとし、書き込む情報に応じて主ビット線
ＭＢＬを“Ｈ′”レベル（或いは“Ｌ″゛゛レベル、ま
た、主ビット線ＭＢＬを“Ｌ゛レベル或いは“ＨＩ＋レ
ベル）にする。
次いで、均圧用トランジスタＱＩＬをオンとし、主ビッ
ト線ＭＢＬ及びＶＩｒを中間のレベルとする。これに伴
って接続点Ａに於ける電位が僅かに上昇し、そして、接
続点Ｂに於ける電位は僅かに下降する。
ト線ＭＢＬ及びＶＩｒを中間のレベルとする。これに伴
って接続点Ａに於ける電位が僅かに上昇し、そして、接
続点Ｂに於ける電位は僅かに下降する。
次いで、主ワード線ＭＷＬのレベルを上昇させることで
接続点Ａは″Ｈ″レベル（或いは“し”レベル）に、ま
た、接続点Ｂ ハ“Ｌ″’ Ｌ／へＪ’ｖ （或いは“
Ｈ”レベル）にすることができる。
接続点Ａは″Ｈ″レベル（或いは“し”レベル）に、ま
た、接続点Ｂ ハ“Ｌ″’ Ｌ／へＪ’ｖ （或いは“
Ｈ”レベル）にすることができる。
スタンバイ時には、主ワード線ＭＷＬの電位を低下させ
、消費電力を低減させることが可能である。
、消費電力を低減させることが可能である。
書き込みを行うには、前記の方法の他に、次の方法を採
ることもできる。
ることもできる。
当初、メモリ・セルＭＣ，、、ＭＣ，ｔ・・・・などの
電源電圧、即ち、主ワード線ＭＷＬのレベルを接地レベ
ルに、また、主ビット線ＭＢＬ及びＶＷを中間のレベル
とする。
電源電圧、即ち、主ワード線ＭＷＬのレベルを接地レベ
ルに、また、主ビット線ＭＢＬ及びＶＷを中間のレベル
とする。
次いで、書き込む情報に応じて主ビット線ＭＢＬを°“
Ｈｏ“レベル（或いは“Ｌ １１レベル）に、そして、
主ビット線Ｖ丁丁を“し“レベル（或いはｕ Ｈ＋ｔレ
ベル）にする。
Ｈｏ“レベル（或いは“Ｌ １１レベル）に、そして、
主ビット線Ｖ丁丁を“し“レベル（或いはｕ Ｈ＋ｔレ
ベル）にする。
次いで、主ワード線ＭＷＬのレベルを上昇させることで
接続点Ｂ（或いは接続点Ａ）を“Ｈ１１レベルにするこ
とができる。
接続点Ｂ（或いは接続点Ａ）を“Ｈ１１レベルにするこ
とができる。
尚、書き込みは、前記二つの方法を混合して実施するこ
とも可能である。
とも可能である。
本発明に依る半導体記憶装置に於いては、キャパシタを
介してメモリ・セルと二本のビット線とを接続し、該メ
モリ・セルに電流を供給する正側及び負側の何れか一方
の電源ラインがワード線を兼ねている。
介してメモリ・セルと二本のビット線とを接続し、該メ
モリ・セルに電流を供給する正側及び負側の何れか一方
の電源ラインがワード線を兼ねている。
前記構成を採ることに依り、トランスファ・ゲート・ト
ランジスタが不要であるから、トランジスタの数が少な
くなり、しかも、それに代わるキャパシタは、トランジ
スタと異なり、半導体基板表面に形成する必要はなく、
従って、他の素子の上に設置することができることから
、平面で見た占有面積は不要であって、ＳＲＡＭの更な
る高集積化が可能になる。
ランジスタが不要であるから、トランジスタの数が少な
くなり、しかも、それに代わるキャパシタは、トランジ
スタと異なり、半導体基板表面に形成する必要はなく、
従って、他の素子の上に設置することができることから
、平面で見た占有面積は不要であって、ＳＲＡＭの更な
る高集積化が可能になる。
第１図並びに第２図は本発明の詳細な説明する為のメモ
リ・セルの要部回路説明図、第３図は本発明一実施例を
説明する為の要部回路説明図、第４図はメモリ・セルの
内部を具体的に表す要部回路説明図、第５図は第３図に
見られるＳＲＡＭに於ける主ビット線のセンス増幅器と
は反対側に設置されるビット線電位調整回路を例示する
要部回路図、第６図（Ａ）及び（Ｂ）は本発明に依る半
導体記憶装置に於けるメモリ・セル近傍の構成を具体的
に表す要部平面図及び要部切断側面図、第７図（Ａ）及
び（Ｂ）は読み出しの場合及び書き込みの場合に於ける
本発明一実施例の動作を説明する為のタイミング・チャ
ート、第８図は従来のＳＲＡＭを説明する為の要部回路
説明図である。 図に於いて、Ｑｌ及びＣ２はデータ保持用トランジスタ
、Ｒ１及びＲ２は負荷用抵抗、Ｃ３及びＣ４はトランス
ファ・ゲート用トランジスタ、ＳＡはセンス増幅器、Ｂ
Ｌ及びｒはビット線、ＷＬはワード線、■、。は正側電
源レベル、ＶＳＳは負側電源レベル、Ｃ１並びに０２は
キャパシタ、ＭＷＬは正側電源兼主ワード線、Ｃ５並び
にＣ６はＣＭＯＳインバータに於けるｐチャネル・トラ
ンジスタ、Ｍ ＣＩ＋ 、 Ｍ Ｃ＋ ｔ・・・・Ｍ
ＣＩ ４並びにＭＣｚ１１ＭＣｔ！・・・・ＭＣ２４は
メモリ・セル、ＭＢ Ｌ’並びにＭＢＬは主ビット線、
ＳＢＬ並びに丁ＢＬは副ビット線、ＳＷＬは副ワード線
、Ｑｃ ＋ ＋ＱＧｚ・・・・ＱＧ４はトランスファ・
ゲート用トランジスタ、Ａ並びにＢはメモリ・セル内の
接続点（ノード）、ＴＩＩＬは％ＶＤＤ電圧供給端、Ｑ
ｏは電圧供給制御用スイッチング・トランジスタ、Ｑｌ
ｌＬは均圧用トランジスタをそれぞれ示している。
リ・セルの要部回路説明図、第３図は本発明一実施例を
説明する為の要部回路説明図、第４図はメモリ・セルの
内部を具体的に表す要部回路説明図、第５図は第３図に
見られるＳＲＡＭに於ける主ビット線のセンス増幅器と
は反対側に設置されるビット線電位調整回路を例示する
要部回路図、第６図（Ａ）及び（Ｂ）は本発明に依る半
導体記憶装置に於けるメモリ・セル近傍の構成を具体的
に表す要部平面図及び要部切断側面図、第７図（Ａ）及
び（Ｂ）は読み出しの場合及び書き込みの場合に於ける
本発明一実施例の動作を説明する為のタイミング・チャ
ート、第８図は従来のＳＲＡＭを説明する為の要部回路
説明図である。 図に於いて、Ｑｌ及びＣ２はデータ保持用トランジスタ
、Ｒ１及びＲ２は負荷用抵抗、Ｃ３及びＣ４はトランス
ファ・ゲート用トランジスタ、ＳＡはセンス増幅器、Ｂ
Ｌ及びｒはビット線、ＷＬはワード線、■、。は正側電
源レベル、ＶＳＳは負側電源レベル、Ｃ１並びに０２は
キャパシタ、ＭＷＬは正側電源兼主ワード線、Ｃ５並び
にＣ６はＣＭＯＳインバータに於けるｐチャネル・トラ
ンジスタ、Ｍ ＣＩ＋ 、 Ｍ Ｃ＋ ｔ・・・・Ｍ
ＣＩ ４並びにＭＣｚ１１ＭＣｔ！・・・・ＭＣ２４は
メモリ・セル、ＭＢ Ｌ’並びにＭＢＬは主ビット線、
ＳＢＬ並びに丁ＢＬは副ビット線、ＳＷＬは副ワード線
、Ｑｃ ＋ ＋ＱＧｚ・・・・ＱＧ４はトランスファ・
ゲート用トランジスタ、Ａ並びにＢはメモリ・セル内の
接続点（ノード）、ＴＩＩＬは％ＶＤＤ電圧供給端、Ｑ
ｏは電圧供給制御用スイッチング・トランジスタ、Ｑｌ
ｌＬは均圧用トランジスタをそれぞれ示している。
Claims (2)
- （１）ゲートが交差接続された２個のトランジスタ及び
それぞれのトランジスタに接続された個別の負荷抵抗及
び二つの出力点と対応するビット線との間に介在する個
別のキャパシタからなるメモリ・セルと、 該メモリ・セルに該キャパシタを介して結合された二本
のビット線と、 該メモリ・セルに電流を供給する正側及び負側の何れか
一方がワード線を兼ねている電源ラインと を備えてなることを特徴とする半導体記憶装置。 - （２）ゲートが交差接続された二組みのＣＭＯＳインバ
ータ及び二つの出力点と対応するビット線との間に介在
する個別のキャパシタからなるメモリ・セルと、 該メモリ・セルに該キャパシタを介して結合された二本
のビット線と、 該メモリ・セルに電流を供給する正側及び負側の何れか
一方がワード線を兼ねている電源ラインと を備えてなることを特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1252072A JPH03116488A (ja) | 1989-09-29 | 1989-09-29 | 半導体記憶装置 |
| US07/588,629 US5051952A (en) | 1989-09-29 | 1990-09-25 | Semiconductor memory device having capacitors through which data read/write is carried out |
| EP19900310601 EP0420646A3 (en) | 1989-09-29 | 1990-09-27 | Semiconductor memory device having capacitor through which data read/write is carried out |
| KR1019900015437A KR940004519B1 (ko) | 1989-09-29 | 1990-09-28 | 데이타 읽어내기/써넣기가 캐패시터를 통하여 실행되는 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1252072A JPH03116488A (ja) | 1989-09-29 | 1989-09-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03116488A true JPH03116488A (ja) | 1991-05-17 |
Family
ID=17232162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1252072A Pending JPH03116488A (ja) | 1989-09-29 | 1989-09-29 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5051952A (ja) |
| EP (1) | EP0420646A3 (ja) |
| JP (1) | JPH03116488A (ja) |
| KR (1) | KR940004519B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5452246A (en) * | 1993-06-02 | 1995-09-19 | Fujitsu Limited | Static semiconductor memory device adapted for stabilization of low-voltage operation and reduction in cell size |
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| CN111354407A (zh) * | 2018-12-24 | 2020-06-30 | 爱思开海力士有限公司 | 半导体存储器装置及其操作方法 |
| JP2020202005A (ja) * | 2020-07-30 | 2020-12-17 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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| US3969708A (en) * | 1975-06-30 | 1976-07-13 | International Business Machines Corporation | Static four device memory cell |
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1989
- 1989-09-29 JP JP1252072A patent/JPH03116488A/ja active Pending
-
1990
- 1990-09-25 US US07/588,629 patent/US5051952A/en not_active Expired - Lifetime
- 1990-09-27 EP EP19900310601 patent/EP0420646A3/en not_active Ceased
- 1990-09-28 KR KR1019900015437A patent/KR940004519B1/ko not_active IP Right Cessation
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| CN111354407B (zh) * | 2018-12-24 | 2023-10-31 | 爱思开海力士有限公司 | 半导体存储器装置及其操作方法 |
| JP2020202005A (ja) * | 2020-07-30 | 2020-12-17 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940004519B1 (ko) | 1994-05-25 |
| EP0420646A3 (en) | 1992-03-18 |
| KR910006991A (ko) | 1991-04-30 |
| EP0420646A2 (en) | 1991-04-03 |
| US5051952A (en) | 1991-09-24 |
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