JPH11232878A - Ｒａｍメモリセル - Google Patents
ＲａｍメモリセルInfo
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- JPH11232878A JPH11232878A JP10339910A JP33991098A JPH11232878A JP H11232878 A JPH11232878 A JP H11232878A JP 10339910 A JP10339910 A JP 10339910A JP 33991098 A JP33991098 A JP 33991098A JP H11232878 A JPH11232878 A JP H11232878A
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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- Y10S257/903—FET configuration adapted for use as static memory cell
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 消費電力を減少させ、非常に長いワード長を
有するメモリ構造に有用なＲＡＭメモリセルを得る。 【解決手段】 各々ＰＭＯＳプルアップ・トランジスタ
（Ｍ３，Ｍ４）およびＮＭＯＳプルダウン・トランジス
タ（Ｍ１，Ｍ２）を含んでいる第１および第２の交差接
続されたＣＭＯＳインバータ（１２，１３）と、第２の
インバータ（１３）および第１のインバータ（１２）を
それぞれ対応するビット線に接続している第１および第
２のアクセス・トランジスタ（Ｍ５，Ｍ６）を含むＲＡ
Ｍメモリセルにおいて、プルダウン・トランジスタ（Ｍ
１，Ｍ２）のソース端子が各ワード線に並行に延びてい
る事前充電線（ＰＬ）に接続されている。更に、第１お
よび第２のアクセス・トランジスタ（Ｍ５，Ｍ６）は、
それらのゲート端子がワード線（ＷＬ）に接続されたＰ
ＭＯＳトランジスタである。
有するメモリ構造に有用なＲＡＭメモリセルを得る。 【解決手段】 各々ＰＭＯＳプルアップ・トランジスタ
（Ｍ３，Ｍ４）およびＮＭＯＳプルダウン・トランジス
タ（Ｍ１，Ｍ２）を含んでいる第１および第２の交差接
続されたＣＭＯＳインバータ（１２，１３）と、第２の
インバータ（１３）および第１のインバータ（１２）を
それぞれ対応するビット線に接続している第１および第
２のアクセス・トランジスタ（Ｍ５，Ｍ６）を含むＲＡ
Ｍメモリセルにおいて、プルダウン・トランジスタ（Ｍ
１，Ｍ２）のソース端子が各ワード線に並行に延びてい
る事前充電線（ＰＬ）に接続されている。更に、第１お
よび第２のアクセス・トランジスタ（Ｍ５，Ｍ６）は、
それらのゲート端子がワード線（ＷＬ）に接続されたＰ
ＭＯＳトランジスタである。
Description
【０００１】
【発明の属する技術分野】この発明は、複数のワード線
およびビット線を含むメモリマトリクスのための低消費
電力ＲＡＭメモリセルに関する。上記セルは、各々ＰＭ
ＯＳプルアップ・トランジスタおよびＮＭＯＳプルダウ
ン・トランジスタを含んでいる第１および第２の交差接
続されたＣＭＯＳインバータと、第２および第１のイン
バータをそれぞれ対応するビット線に接続している第１
および第２のアクセス・トランジスタとを含む。この発
明は、集積化されたメモリ回路、具体的に、しかしこれ
に限定されるものでないが、集積化されたスタティック
・ランダム・アクセス・メモリ（ＳＲＡＭ）に関する。
およびビット線を含むメモリマトリクスのための低消費
電力ＲＡＭメモリセルに関する。上記セルは、各々ＰＭ
ＯＳプルアップ・トランジスタおよびＮＭＯＳプルダウ
ン・トランジスタを含んでいる第１および第２の交差接
続されたＣＭＯＳインバータと、第２および第１のイン
バータをそれぞれ対応するビット線に接続している第１
および第２のアクセス・トランジスタとを含む。この発
明は、集積化されたメモリ回路、具体的に、しかしこれ
に限定されるものでないが、集積化されたスタティック
・ランダム・アクセス・メモリ（ＳＲＡＭ）に関する。
【０００２】
【従来の技術】周知のように、電子的なＲＡＭ装置は、
各々６つのトランジスタを含む複数の基本メモリセルを
含む。図１は、ＣＭＯＳ技術によって実現される基本的
な６つのトランジスタ・メモリセルの例を示す。図１に
示されるセル１は、一対の交差接続されたＣＭＯＳイン
バータ２および３を含み、その各々は、記憶装置の対応
するビット線４、５に接続されている。第１のインバー
タ２は双方向アクセス装置６を介してビット線４に接続
され、一方、第２のインバータ３が第２の双方向アクセ
ス装置７を介して隣接のビット線５に接続される。
各々６つのトランジスタを含む複数の基本メモリセルを
含む。図１は、ＣＭＯＳ技術によって実現される基本的
な６つのトランジスタ・メモリセルの例を示す。図１に
示されるセル１は、一対の交差接続されたＣＭＯＳイン
バータ２および３を含み、その各々は、記憶装置の対応
するビット線４、５に接続されている。第１のインバー
タ２は双方向アクセス装置６を介してビット線４に接続
され、一方、第２のインバータ３が第２の双方向アクセ
ス装置７を介して隣接のビット線５に接続される。
【０００３】メモリセルの読み取りおよび書き込み段階
の間、差動電圧は、ビット線４、５との間に加えられな
ければならない。この点で、記憶装置ノードへのセルア
クセスを「差動」として考慮する。読み取り段階で、ビ
ット線スイング振幅は、セルがどれだけ長く活性化され
ていたかによる。スイングによる電圧差は、極めて小さ
く保持することができて、記憶装置のセンスアンプによ
って検出することができる。これは、消費電力を減らす
のに役立つ。
の間、差動電圧は、ビット線４、５との間に加えられな
ければならない。この点で、記憶装置ノードへのセルア
クセスを「差動」として考慮する。読み取り段階で、ビ
ット線スイング振幅は、セルがどれだけ長く活性化され
ていたかによる。スイングによる電圧差は、極めて小さ
く保持することができて、記憶装置のセンスアンプによ
って検出することができる。これは、消費電力を減らす
のに役立つ。
【０００４】書込み段階において、セルをトグル（togg
le）するために、最大限のＣＭＯＳレベルにおいても、
ビット線電圧スイングは、できるだけ大きくなければな
らない。
le）するために、最大限のＣＭＯＳレベルにおいても、
ビット線電圧スイングは、できるだけ大きくなければな
らない。
【０００５】m行およびn列を有し、６つのトランジスタ
セルを含んでいるＲＡＭメモリアレイまたはマトリクス
を考慮する場合、電流消費量は次の式を使用して、容易
に推定できる。即ち、読み取り段階に対しては（１）
式、そして、書込み段階に対しては（２）式が使用され
る。
セルを含んでいるＲＡＭメモリアレイまたはマトリクス
を考慮する場合、電流消費量は次の式を使用して、容易
に推定できる。即ち、読み取り段階に対しては（１）
式、そして、書込み段階に対しては（２）式が使用され
る。
【０００６】Iddr=n＊m＊Cb＊ΔVr (１)
【０００７】Iddw=n＊m＊Cb＊ΔVw (２)
【０００８】ここで、Cbは、所定のセルに関連されるビ
ット線静電容量であり、ΔVrは読み取り電圧ビット線ス
イングであり、そして、ΔVwは書込み電圧ビット線スイ
ングである。通常、ΔVwは供給電圧値Vddに対応する。
ット線静電容量であり、ΔVrは読み取り電圧ビット線ス
イングであり、そして、ΔVwは書込み電圧ビット線スイ
ングである。通常、ΔVwは供給電圧値Vddに対応する。
【０００９】いくらかの従来技術手法が、メモリマトリ
クスの電力散逸を減らすために用いられる。たとえば、
従来技術の第１の解決法は、N.Kushiyama等による「I-
方向上の読込み・書込み用の共有されたセンスアンプお
よび自己時限（self-timed)パルス化されたワード-ライ
ンドライバを使用しているＳＲＡＭを埋め込んだ２9５M
HzＣＭＯＳ １M（x２５６）」ISSCC Dig．Tech． １９
９５年２月書類pp. １8２-１８３に記載されている。
クスの電力散逸を減らすために用いられる。たとえば、
従来技術の第１の解決法は、N.Kushiyama等による「I-
方向上の読込み・書込み用の共有されたセンスアンプお
よび自己時限（self-timed)パルス化されたワード-ライ
ンドライバを使用しているＳＲＡＭを埋め込んだ２9５M
HzＣＭＯＳ １M（x２５６）」ISSCC Dig．Tech． １９
９５年２月書類pp. １8２-１８３に記載されている。
【００１０】この解決法は、階層的なビット線体系を使
用しているビット線に掛けられるセルの番号を減らすこ
とによって電力散逸を減らすことを提案する。従来技術
の第２の解決法は、B. AmruturおよびH. Horowitzによ
る「固定した広いメモリの電力を減らす手法」Dig.Tec
h．書類、１９９４年１0月、Symp．低電力電子工学pp．
９２−９３に記載されている。
用しているビット線に掛けられるセルの番号を減らすこ
とによって電力散逸を減らすことを提案する。従来技術
の第２の解決法は、B. AmruturおよびH. Horowitzによ
る「固定した広いメモリの電力を減らす手法」Dig.Tec
h．書類、１９９４年１0月、Symp．低電力電子工学pp．
９２−９３に記載されている。
【００１１】この第２の解決法は、ワード線パルス長を
制御することによって読み取りビット線スイングを制限
している電力散逸を減らすことを提案する。
制御することによって読み取りビット線スイングを制限
している電力散逸を減らすことを提案する。
【００１２】従来技術の第３の解決法は、T. Blalockお
よびR. Jagerによる「高速クランプビット線電流モード
センスアンプ」１９９１年４月ＩＥＥＥ J. 固体回路、
第２６巻No.４ pp. ５４２-５４８に記載されている。
よびR. Jagerによる「高速クランプビット線電流モード
センスアンプ」１９９１年４月ＩＥＥＥ J. 固体回路、
第２６巻No.４ pp. ５４２-５４８に記載されている。
【００１３】
【発明が解決しようとする課題】この解決法さえ、読み
取りビット線スイングを制限している電力散逸を減少す
る事を提案するが、電流モードセンスアンプを使用して
いる。更に既知の解決法は、ＮＭＯＳトランジスタ・事
前充電段階を使用して書込みビット線スイングを所定の
値、即ちVdd-Vtに制限することを提案する。
取りビット線スイングを制限している電力散逸を減少す
る事を提案するが、電流モードセンスアンプを使用して
いる。更に既知の解決法は、ＮＭＯＳトランジスタ・事
前充電段階を使用して書込みビット線スイングを所定の
値、即ちVdd-Vtに制限することを提案する。
【００１４】この発明の一つの目的は、消費電力の低減
されたＳＲＡＭ記憶装置を提供することである。この発
明のもう一つの目的は、非常に長いワード長を有する記
憶装置の電力散逸を低減することである。この発明の更
に別の目的は、書込み段階の間、メモリアレイビット線
上の電圧スイングを減らすための手法を提供することで
ある。この発明の更に別の目的は、特殊な手法が書き込
まれることを必要としないＳＲＡＭメモリセルを提供す
ることである。
されたＳＲＡＭ記憶装置を提供することである。この発
明のもう一つの目的は、非常に長いワード長を有する記
憶装置の電力散逸を低減することである。この発明の更
に別の目的は、書込み段階の間、メモリアレイビット線
上の電圧スイングを減らすための手法を提供することで
ある。この発明の更に別の目的は、特殊な手法が書き込
まれることを必要としないＳＲＡＭメモリセルを提供す
ることである。
【００１５】
【課題を解決するための手段】この発明の背景となる解
決法は、セル内部でインバータ対を形成しているプルダ
ウン・トランジスタのソース端子を事前充電することで
ある。または、セル内部でインバータ対を形成している
プルアップ・トランジスタのソース端子を事前充電する
ことが可能である。
決法は、セル内部でインバータ対を形成しているプルダ
ウン・トランジスタのソース端子を事前充電することで
ある。または、セル内部でインバータ対を形成している
プルアップ・トランジスタのソース端子を事前充電する
ことが可能である。
【００１６】この解決法によれば、技術的問題は、請求
項１または５に記載のＲＡＭメモリセルによって解決さ
れる。この発明によるＲＡＭメモリセルの特徴および利
点は、添付図面によって限定されない一例で与えられる
次の好適な実施の形態の詳細な説明によって認められ
る。
項１または５に記載のＲＡＭメモリセルによって解決さ
れる。この発明によるＲＡＭメモリセルの特徴および利
点は、添付図面によって限定されない一例で与えられる
次の好適な実施の形態の詳細な説明によって認められ
る。
【００１７】
【発明の実施の形態】図において、この発明によるＳＲ
ＡＭセルは、全体的に１０で示される。セル１0は、Ｃ
ＭＯＳプロセスによって実現される。この発明によるＳ
ＲＡＭセルは、６つのトランジスタセルを有するランダ
ムアクセス電子記憶装置のために、具体的に設計され
る。
ＡＭセルは、全体的に１０で示される。セル１0は、Ｃ
ＭＯＳプロセスによって実現される。この発明によるＳ
ＲＡＭセルは、６つのトランジスタセルを有するランダ
ムアクセス電子記憶装置のために、具体的に設計され
る。
【００１８】各セル１0は、メモリアレイまたは複数ｍ
のメモリ行および複数ｎのメモリ列を含んでいるマトリ
クス（部分的に、図３に示されている）において集積化
される。メモリ行は記憶装置のワード線ＷＬと識別さ
れ、一方、メモリ列は記憶装置のビット線ＢＬである。
各セル１0は、ワード線ＷＬと一組の２つの隣接のビッ
ト線ＢＬおよびＢＬＢ間の交差点で識別される。
のメモリ行および複数ｎのメモリ列を含んでいるマトリ
クス（部分的に、図３に示されている）において集積化
される。メモリ行は記憶装置のワード線ＷＬと識別さ
れ、一方、メモリ列は記憶装置のビット線ＢＬである。
各セル１0は、ワード線ＷＬと一組の２つの隣接のビッ
ト線ＢＬおよびＢＬＢ間の交差点で識別される。
【００１９】メモリセル１0は、プルアップＰＭＯＳト
ランジスタおよびプルダウンＮＭＯＳトランジスタを各
々含んでいる一組のＣＭＯＳインバータ１２および１３
を備える。２つのインバータ１２、１３は、１つのイン
バータの２つのトランジスタ間の相互接続ノードが他の
インバータの駆動端子に接続されているので、交差接続
されている。
ランジスタおよびプルダウンＮＭＯＳトランジスタを各
々含んでいる一組のＣＭＯＳインバータ１２および１３
を備える。２つのインバータ１２、１３は、１つのイン
バータの２つのトランジスタ間の相互接続ノードが他の
インバータの駆動端子に接続されているので、交差接続
されている。
【００２０】第１のインバータ１２は、ＰＭＯＳトラン
ジスタＭ３およびＮＭＯＳトランジスタＭ１を含む。第
２のインバータ１３は、ＰＭＯＳトランジスタＭ４およ
びＮＭＯＳトランジスタＭ２を含む。第１のインバータ
１２のトランジスタＭ１およびＭ３は、それらの対応す
るゲート端子が、他のインバータ１３のドレイン共通端
子に接続された第１の回路内部ノードＮ１に接続され
る。
ジスタＭ３およびＮＭＯＳトランジスタＭ１を含む。第
２のインバータ１３は、ＰＭＯＳトランジスタＭ４およ
びＮＭＯＳトランジスタＭ２を含む。第１のインバータ
１２のトランジスタＭ１およびＭ３は、それらの対応す
るゲート端子が、他のインバータ１３のドレイン共通端
子に接続された第１の回路内部ノードＮ１に接続され
る。
【００２１】第２のインバータ１３のトランジスタＭ２
およびＭ４は、それらの対応するゲート端子が、他のイ
ンバータ１２のドレイン共通端子に接続された第２の回
路内部ノードＮ２に接続される。第１のおよび第２のイ
ンバータ１２、１３のＰＭＯＳトランジスタＭ３、Ｍ４
のソース端子は、両方とも電圧供給線Vddに接続され
る。
およびＭ４は、それらの対応するゲート端子が、他のイ
ンバータ１２のドレイン共通端子に接続された第２の回
路内部ノードＮ２に接続される。第１のおよび第２のイ
ンバータ１２、１３のＰＭＯＳトランジスタＭ３、Ｍ４
のソース端子は、両方とも電圧供給線Vddに接続され
る。
【００２２】この発明によれば、第１および第２のイン
バータ１２、１３のＮＭＯＳトランジスタＭ１、Ｍ２の
ソース端子は、両方とも事前充電線ＰＬに接続される。
この事前充電線ＰＬは、ワード線の全てのセル１0に共
通している余分の線である。
バータ１２、１３のＮＭＯＳトランジスタＭ１、Ｍ２の
ソース端子は、両方とも事前充電線ＰＬに接続される。
この事前充電線ＰＬは、ワード線の全てのセル１0に共
通している余分の線である。
【００２３】したがって、この発明によれば、ドライバ
・トランジスタＭ１、Ｍ２のソースは、アースされる代
わりに、外部の事前充電線ＰＬに接続される。この発明
のさらに別の態様では、第２の回路ノードＮ２は、アク
セスＰＭＯＳトランジスタＭ５を介してビット線ＢＬに
接続される。
・トランジスタＭ１、Ｍ２のソースは、アースされる代
わりに、外部の事前充電線ＰＬに接続される。この発明
のさらに別の態様では、第２の回路ノードＮ２は、アク
セスＰＭＯＳトランジスタＭ５を介してビット線ＢＬに
接続される。
【００２４】このＰＭＯＳトランジスタＭ５は、回路ノ
ードＮ２および対応するビット線との間に接続される導
通端子と、ワード線ＷＬに接続されたゲート端子を有す
る。それゆえに、第１の回路ノードＮ１は、アクセスＰ
ＭＯＳトランジスタＭ６を介してビット線ＢＬＢに接続
される。このＰＭＯＳトランジスタＭ６さえ、回路ノー
ドＮ１および隣接のビット線との間に接続される導通端
子と、ワード線ＷＬに接続されたゲート端子を有する。
ードＮ２および対応するビット線との間に接続される導
通端子と、ワード線ＷＬに接続されたゲート端子を有す
る。それゆえに、第１の回路ノードＮ１は、アクセスＰ
ＭＯＳトランジスタＭ６を介してビット線ＢＬＢに接続
される。このＰＭＯＳトランジスタＭ６さえ、回路ノー
ドＮ１および隣接のビット線との間に接続される導通端
子と、ワード線ＷＬに接続されたゲート端子を有する。
【００２５】図３は、この発明による複数のセル１Oを
含むメモリマトリクスの内側の構造の概略的な回路図を
示す。セルがアクセスされないときに、そして、読み取
り段階の間、事前充電線ＰＬは接地される。そのよう
に、読取り動作は慣用の方法で実行される。ＰＭＯＳア
クセストランジスタＭ５、Ｍ６を使用することにより、
メモリセルからビット線へのデータ転送に影響がない。
含むメモリマトリクスの内側の構造の概略的な回路図を
示す。セルがアクセスされないときに、そして、読み取
り段階の間、事前充電線ＰＬは接地される。そのよう
に、読取り動作は慣用の方法で実行される。ＰＭＯＳア
クセストランジスタＭ５、Ｍ６を使用することにより、
メモリセルからビット線へのデータ転送に影響がない。
【００２６】次に、記憶装置の書込み段階を説明する。
書込み動作は、３ステップまたは段階で実行される。 l) パルスは、事前充電線ＰＬに加えられる。このパル
スは、アドレスされたワード線のセル１０の内部ノード
Ｎ１およびＮ２をリセットする。低い論理値であったノ
ードは、ＮＭＯＳドライバトランジスタＭ１またはＭ２
のいずれかによって電圧レベルVdd-Vtnとされる。グラ
ンドへの電流経路は、遮断される。
書込み動作は、３ステップまたは段階で実行される。 l) パルスは、事前充電線ＰＬに加えられる。このパル
スは、アドレスされたワード線のセル１０の内部ノード
Ｎ１およびＮ２をリセットする。低い論理値であったノ
ードは、ＮＭＯＳドライバトランジスタＭ１またはＭ２
のいずれかによって電圧レベルVdd-Vtnとされる。グラ
ンドへの電流経路は、遮断される。
【００２７】２) 小さい電圧差が、ビット線ＢＬおよび
ＢＬＢに印加される。電圧差が小さいほどより多くの電
力が保持される。
ＢＬＢに印加される。電圧差が小さいほどより多くの電
力が保持される。
【００２８】３) ワード線ＷＬは、活性化される。即ち
ＰＭＯＳアクセス・トランジスタＭ５、Ｍ６のため、負
パルスが存在する。グランドへの電流経路が利用できな
いので、ビット線は内部ノードＮ１、Ｎ２の上へ容易に
小さい電圧差を通すことができる。ＰＭＯＳアクセス・
トランジスタＭ５およびＭ６は、供給電圧Vddに近い値
を有する小さい電圧差の転送を可能にする。これに反し
て、ＮＭＯＳアクセス・トランジスタを含む従来技術の
解決法は、ＮＭＯＳトランジスタの閾値電圧より大きい
ビット線間の電圧差を供給する。
ＰＭＯＳアクセス・トランジスタＭ５、Ｍ６のため、負
パルスが存在する。グランドへの電流経路が利用できな
いので、ビット線は内部ノードＮ１、Ｎ２の上へ容易に
小さい電圧差を通すことができる。ＰＭＯＳアクセス・
トランジスタＭ５およびＭ６は、供給電圧Vddに近い値
を有する小さい電圧差の転送を可能にする。これに反し
て、ＮＭＯＳアクセス・トランジスタを含む従来技術の
解決法は、ＮＭＯＳトランジスタの閾値電圧より大きい
ビット線間の電圧差を供給する。
【００２９】４) 事前充電線ＰＬは、ディセーブルさ
れ、そして、メモリセルlOは今やラッチ型センスアンプ
として作用する。事前充電線ＰＬの電位が0ボルトの方
へ戻るので、対称ノードＮ１およびＮ２は、不安定にな
って、そこに現れる小さい電圧差の方向にラッチする。
れ、そして、メモリセルlOは今やラッチ型センスアンプ
として作用する。事前充電線ＰＬの電位が0ボルトの方
へ戻るので、対称ノードＮ１およびＮ２は、不安定にな
って、そこに現れる小さい電圧差の方向にラッチする。
【００３０】５) ワード線ＷＬは、不活性の高い論理状
態となる。これは、外界からメモリセルが切り離され、
書込み動作の終了状態である。
態となる。これは、外界からメモリセルが切り離され、
書込み動作の終了状態である。
【００３１】図４は、書込み動作全体のタイミング図を
表す。これらの図は、一組のメモリセルのプログラミン
グまたは書き込み段階に関連する。
表す。これらの図は、一組のメモリセルのプログラミン
グまたは書き込み段階に関連する。
【００３２】この発明によるＲＡＭメモリセルの第２の
実施の形態は、図５の単純化された概略的な図に示され
る。理解できるように、この特定の実施の形態において
は、アクセス・トランジスタＭ５およびＭ６はＮＭＯＳ
トランジスタである。これは、アクセス・トランジスタ
としてのＰＭＯＳトランジスタを具備することは有利で
はあるが、この発明の重要な特徴でないことを意味す
る。
実施の形態は、図５の単純化された概略的な図に示され
る。理解できるように、この特定の実施の形態において
は、アクセス・トランジスタＭ５およびＭ６はＮＭＯＳ
トランジスタである。これは、アクセス・トランジスタ
としてのＰＭＯＳトランジスタを具備することは有利で
はあるが、この発明の重要な特徴でないことを意味す
る。
【００３３】この第２の実施の形態によれば、ビット線
はメモリセルの各動作間で低レベルに事前充電され、一
方、内部ノードＮ１およびＮ２は書込み動作の前に高レ
ベルに事前充電される。
はメモリセルの各動作間で低レベルに事前充電され、一
方、内部ノードＮ１およびＮ２は書込み動作の前に高レ
ベルに事前充電される。
【００３４】図６は、この発明のＲＡＭメモリセルの第
３の実施の形態の単純化された概略的な図を示す。この
第３の実施の形態において、プルアップ・トランジスタ
Ｍ３およびＭ４のソース端子は、各ワード線に並行に延
びている事前充電線ＰＬに接続される。プルダウン・ト
ランジスタＭ１およびＭ２のソース端子は、接地基準電
源に接続される。
３の実施の形態の単純化された概略的な図を示す。この
第３の実施の形態において、プルアップ・トランジスタ
Ｍ３およびＭ４のソース端子は、各ワード線に並行に延
びている事前充電線ＰＬに接続される。プルダウン・ト
ランジスタＭ１およびＭ２のソース端子は、接地基準電
源に接続される。
【００３５】この第３の実施の形態によれば、ビット線
はメモリセルの各動作間で低レベルに事前充電され、一
方、内部ノードＮ１およびＮ２は書込み動作前に低レベ
ルに事前充電される。
はメモリセルの各動作間で低レベルに事前充電され、一
方、内部ノードＮ１およびＮ２は書込み動作前に低レベ
ルに事前充電される。
【００３６】図７は、この発明のＲＡＭメモリセルの第
４の実施の形態の簡略回路図を示す。アクセス・トラン
ジスタとしてのＰＭＯＳトランジスタを備えている以外
は、この第４の実施の形態によるメモリセルの構造は、
実質的に上記図６の例に対応する。
４の実施の形態の簡略回路図を示す。アクセス・トラン
ジスタとしてのＰＭＯＳトランジスタを備えている以外
は、この第４の実施の形態によるメモリセルの構造は、
実質的に上記図６の例に対応する。
【００３７】従って、第１の実施の形態と同様に、プル
アップ・トランジスタＭ３およびＭ４のソース端子は事
前充電線ＰＬに接続され、ＰＭＯＳトランジスタＭ５は
回路ノードＮ２および対応するビット線との間に接続さ
れる導通端子と、ワード線ＷＬに接続されたゲート端子
を有する。他のＰＭＯＳアクセス・トランジスタＭ６は
回路ノードＮ１および対応するビット線との間に接続さ
れる導通端子と、ワード線ＷＬに接続されたゲート端子
を有する。
アップ・トランジスタＭ３およびＭ４のソース端子は事
前充電線ＰＬに接続され、ＰＭＯＳトランジスタＭ５は
回路ノードＮ２および対応するビット線との間に接続さ
れる導通端子と、ワード線ＷＬに接続されたゲート端子
を有する。他のＰＭＯＳアクセス・トランジスタＭ６は
回路ノードＮ１および対応するビット線との間に接続さ
れる導通端子と、ワード線ＷＬに接続されたゲート端子
を有する。
【００３８】ビット線はメモリセルの各動作間でに事前
充電され、一方、内部ノードＮ１およびＮ２は書込み動
作の前に低レベルに事前充電される。
充電され、一方、内部ノードＮ１およびＮ２は書込み動
作の前に低レベルに事前充電される。
【００３９】図８は、この発明によるＲＡＭメモリセル
のデュアルポートの実施の形態を示す更に概略的な図で
ある。理解できるように、このデュアルポートの解決法
は、一対のワード線WL−PORT １およびWL−PORT２に、そ
して、二重対のビット線BL−PORT１、BL− PORT２；BLB
− PORT１、BLB− PORT２に相互接続されるメモリセル
を提供する。
のデュアルポートの実施の形態を示す更に概略的な図で
ある。理解できるように、このデュアルポートの解決法
は、一対のワード線WL−PORT １およびWL−PORT２に、そ
して、二重対のビット線BL−PORT１、BL− PORT２；BLB
− PORT１、BLB− PORT２に相互接続されるメモリセル
を提供する。
【００４０】第１のワード線WL−PORT１および第１のビ
ット線BL−PORT１、BLB−PORT１が、図２の第１の実施
の形態におけるように、メモリセルに接続される。ＰＭ
ＯＳアクセス・トランジスタＭ７およびＭ８の第２の対
は、セルを第２のワード線WL−PORT２に、そして、第２
のビット線BL− PORT２，BLB− PORT２に接続するため
に設けられる。
ット線BL−PORT１、BLB−PORT１が、図２の第１の実施
の形態におけるように、メモリセルに接続される。ＰＭ
ＯＳアクセス・トランジスタＭ７およびＭ８の第２の対
は、セルを第２のワード線WL−PORT２に、そして、第２
のビット線BL− PORT２，BLB− PORT２に接続するため
に設けられる。
【００４１】第２の回路ノードＮ２は、アクセスＰＭＯ
ＳトランジスタＭ７を介して第２のビット線BL−PORT１
に接続される。このＰＭＯＳトランジスタＭ７は、回路
ノードＮ２および対応するビット線との間に接続される
導通端子と、第２のワード線WL− PORT２に接続された
ゲート端子を有する。
ＳトランジスタＭ７を介して第２のビット線BL−PORT１
に接続される。このＰＭＯＳトランジスタＭ７は、回路
ノードＮ２および対応するビット線との間に接続される
導通端子と、第２のワード線WL− PORT２に接続された
ゲート端子を有する。
【００４２】従って、第１の回路ノードＮ１は、アクセ
スＰＭＯＳトランジスタＭ８を介して他の第２のビット
線BLB−PORT２に接続される。このＰＭＯＳトランジス
タＭ８さえ回路ノードＮ１および隣接のビット線との間
に接続された導通端子と、第２のワード線WL− PORT２
に接続されたゲート端子を有する。２つのポートPORT
１，PORT２から同じセルへの同時読み取りおよび書き込
み動作は認められない。
スＰＭＯＳトランジスタＭ８を介して他の第２のビット
線BLB−PORT２に接続される。このＰＭＯＳトランジス
タＭ８さえ回路ノードＮ１および隣接のビット線との間
に接続された導通端子と、第２のワード線WL− PORT２
に接続されたゲート端子を有する。２つのポートPORT
１，PORT２から同じセルへの同時読み取りおよび書き込
み動作は認められない。
【００４３】
【発明の効果】この発明よるＲＡＭメモリセルは、消費
電力を減少させる大きな利点を有する。この利点は、特
に、非常に長いワード長を有するメモリ構造に対して、
明らかである。
電力を減少させる大きな利点を有する。この利点は、特
に、非常に長いワード長を有するメモリ構造に対して、
明らかである。
【図１】慣用で周知のＣＭＯＳ・ＳＲＡＭメモリセルを
示す簡略回路図である。
示す簡略回路図である。
【図２】この発明のＣＭＯＳ・ＳＲＡＭメモリセルを示
す簡略回路図である。
す簡略回路図である。
【図３】図２の複数のメモリセルを含むメモリアレイを
示す回路図である。
示す回路図である。
【図４】書き込み動作中の図２のメモリセル内部の電気
信号の模式的なタイミング図である。
信号の模式的なタイミング図である。
【図５】この発明のＲＡＭメモリセルの第２の実施の形
態を示す簡略回路図である。
態を示す簡略回路図である。
【図６】この発明のＲＡＭメモリセルの第３の実施の形
態を示す簡略回路図である。
態を示す簡略回路図である。
【図７】この発明のＲＡＭメモリセルの第４の実施の形
態を示す簡略回路図である。
態を示す簡略回路図である。
【図８】更にこの発明のＲＡＭメモリセルのデュアルポ
ートの実施の形態を示す回路図である。
ートの実施の形態を示す回路図である。
１０ ＳＲＡＭセル、 １２ 第１のＣＭＯＳインバー
タ、 １３ 第２のＣＭＯＳインバータ、 Ｍ１，Ｍ２
ＮＭＯＳトランジスタ、 Ｍ３，Ｍ４ ＰＭＯＳトラ
ンジスタ、Ｍ５，Ｍ６ ＰＭＯＳアクセストランジス
タ。
タ、 １３ 第２のＣＭＯＳインバータ、 Ｍ１，Ｍ２
ＮＭＯＳトランジスタ、 Ｍ３，Ｍ４ ＰＭＯＳトラ
ンジスタ、Ｍ５，Ｍ６ ＰＭＯＳアクセストランジス
タ。
フロントページの続き (71)出願人 598122898 Ｖｉａ Ｃ． Ｏｌｉｖｅｔｔｉ， ２, 20041 Ａｇｒａｔｅ Ｂｒｉａｎｚａ, Ｉｔａｌｙ (72)発明者 ステファノ・トネッロ イタリア国、36042 ブレガンツェ、ヴィ ア・クアルト・ノヴェムブレ 14
Claims (10)
- 【請求項１】 複数のワード線（ＷＬ）およびビット線
（ＢＬ）を備えたメモリマトリクスのためのＲＡＭメモ
リセル（１０）であって、上記メモリセル（１０）が、
各々ＰＭＯＳプルアップ・トランジスタ（Ｍ３，Ｍ４）
およびＮＭＯＳプルダウン・トランジスタ（Ｍ１，Ｍ
２）を含んでいる第１および第２の交差接続されたＣＭ
ＯＳインバータ（１２，１３）と、該第２のインバータ
（１３）および第１のインバータ（１２）をそれぞれ対
応するビット線に接続している第１および第２のアクセ
ス・トランジスタ（Ｍ５，Ｍ６）を含むＲＡＭメモリセ
ルにおいて、 プルダウン・トランジスタ（Ｍ１，Ｍ２）のソース端子
が各ワード線に並行に延びている事前充電線（ＰＬ）に
接続されていることを特徴とするＲＡＭメモリセル。 - 【請求項２】 上記第１および第２のアクセス・トラン
ジスタ（Ｍ５，Ｍ６）がＰＭＯＳトランジスタであるこ
とを特徴とする請求項１に記載のＲＡＭメモリセル。 - 【請求項３】 上記ＰＭＯＳアクセス・トランジスタ
（Ｍ５，Ｍ６）のゲート端子がワード線（ＷＬ）に接続
されていることを特徴とする請求項２に記載のＲＡＭメ
モリセル。 - 【請求項４】 上記事前充電線（ＰＬ）がワード線の全
てのセル（１O）に共通している余分の線であることを
特徴とする請求項１に記載のＲＡＭメモリセル。 - 【請求項５】 複数のワード線（ＷＬ）およびビット線
（ＢＬ）を備えたメモリマトリクスのためのＲＡＭメモ
リセル（１０）であって、上記メモリセル（１０）が、
各々ＰＭＯＳプルアップ・トランジスタ（Ｍ３，Ｍ４）
およびＮＭＯＳプルダウン・トランジスタ（Ｍ１，Ｍ
２）を含んでいる第１および第２の交差接続されたＣＭ
ＯＳインバータ（１２，１３）と、該第２のインバータ
（１３）および第１のインバータ（１２）をそれぞれ対
応するビット線に接続している第１および第２のアクセ
ス・トランジスタ（Ｍ５，Ｍ６）を含むＲＡＭメモリセ
ルにおいて、 プルアップ・トランジスタ（Ｍ３，Ｍ４）のソース端子
が各ワード線に並行に延びている事前充電線（ＰＬ）に
接続されていることを特徴とするＲＡＭメモリセル。 - 【請求項６】 上記第１および第２のアクセス・トラン
ジスタ（Ｍ５，Ｍ６）がＰＭＯＳトランジスタであるこ
とを特徴とする請求項５に記載のＲＡＭメモリセル。 - 【請求項７】 上記ＰＭＯＳアクセス・トランジスタ
（Ｍ５，Ｍ６）のゲート端子がワード線（ＷＬ）に接続
されていることを特徴とする請求項６に記載のＲＡＭメ
モリセル。 - 【請求項８】 上記セルは、スタティックＲＡＭである
ことを特徴とする請求項１に記載のＲＡＭメモリセル。 - 【請求項９】 上記セルは、デュアルポートＲＡＭであ
ることを特徴とする請求項２に記載のＲＡＭメモリセ
ル。 - 【請求項１０】 ＰＭＯＳアクセス・トランジスタ（Ｍ
７，Ｍ８）の対が更に第１および第２のＣＭＯＳインバ
ータと対応する第２のビット線（BL_PORT２，BLB_PORT
２）との間に設けられることを特徴とする請求項９に記
載のＲＡＭメモリセル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP97120943.2 | 1997-11-28 | ||
| EP97120943A EP0920025B1 (en) | 1997-11-28 | 1997-11-28 | A low power RAM memory cell |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11232878A true JPH11232878A (ja) | 1999-08-27 |
Family
ID=8227704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10339910A Pending JPH11232878A (ja) | 1997-11-28 | 1998-11-30 | Ｒａｍメモリセル |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6380592B2 (ja) |
| EP (1) | EP0920025B1 (ja) |
| JP (1) | JPH11232878A (ja) |
| DE (1) | DE69727581D1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7719879B2 (en) | 2005-03-23 | 2010-05-18 | Nec Electronics Corporation | Semiconductor integrated circuit |
| WO2011027499A1 (ja) * | 2009-09-04 | 2011-03-10 | パナソニック株式会社 | 半導体集積回路 |
| JP2013257937A (ja) * | 2006-11-17 | 2013-12-26 | Freescale Semiconductor Inc | 改良形書込み動作を行う２ポートｓｒａｍとその動作方法 |
| WO2024185691A1 (ja) * | 2023-03-08 | 2024-09-12 | 株式会社ソシオネクスト | 半導体記憶装置 |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100460141B1 (ko) * | 2002-07-08 | 2004-12-03 | 삼성전자주식회사 | 듀얼 포트 정적 메모리 셀 및 이 셀을 구비한 반도체메모리 장치 |
| JP4219663B2 (ja) * | 2002-11-29 | 2009-02-04 | 株式会社ルネサステクノロジ | 半導体記憶装置及び半導体集積回路 |
| US6778462B1 (en) * | 2003-05-08 | 2004-08-17 | Lsi Logic Corporation | Metal-programmable single-port SRAM array for dual-port functionality |
| JP2004356614A (ja) * | 2003-05-08 | 2004-12-16 | Renesas Technology Corp | 半導体記憶装置 |
| US7006369B2 (en) | 2003-08-27 | 2006-02-28 | Lsi Logic Corporation | Design and use of a spacer cell to support reconfigurable memories |
| US6934174B2 (en) * | 2003-09-03 | 2005-08-23 | Lsi Logic Corporation | Reconfigurable memory arrays |
| US7724565B2 (en) * | 2004-03-19 | 2010-05-25 | International Business Machines Corporation | Apparatus and method for small signal sensing in an SRAM cell utilizing PFET access devices |
| US8566111B2 (en) * | 2005-02-04 | 2013-10-22 | The Invention Science Fund I, Llc | Disposition of component virtual property rights |
| KR100656452B1 (ko) | 2005-11-29 | 2006-12-11 | 주식회사 하이닉스반도체 | 프리차지 장치 |
| US7446352B2 (en) | 2006-03-09 | 2008-11-04 | Tela Innovations, Inc. | Dynamic array architecture |
| US9035359B2 (en) | 2006-03-09 | 2015-05-19 | Tela Innovations, Inc. | Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods |
| US9230910B2 (en) | 2006-03-09 | 2016-01-05 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
| US8653857B2 (en) | 2006-03-09 | 2014-02-18 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
| US9009641B2 (en) | 2006-03-09 | 2015-04-14 | Tela Innovations, Inc. | Circuits with linear finfet structures |
| US8839175B2 (en) | 2006-03-09 | 2014-09-16 | Tela Innovations, Inc. | Scalable meta-data objects |
| US7917879B2 (en) | 2007-08-02 | 2011-03-29 | Tela Innovations, Inc. | Semiconductor device with dynamic array section |
| US7956421B2 (en) | 2008-03-13 | 2011-06-07 | Tela Innovations, Inc. | Cross-coupled transistor layouts in restricted gate level layout architecture |
| US7763534B2 (en) | 2007-10-26 | 2010-07-27 | Tela Innovations, Inc. | Methods, structures and designs for self-aligning local interconnects used in integrated circuits |
| US8541879B2 (en) | 2007-12-13 | 2013-09-24 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
| US8658542B2 (en) | 2006-03-09 | 2014-02-25 | Tela Innovations, Inc. | Coarse grid design methods and structures |
| US8448102B2 (en) | 2006-03-09 | 2013-05-21 | Tela Innovations, Inc. | Optimizing layout of irregular structures in regular layout context |
| US9563733B2 (en) | 2009-05-06 | 2017-02-07 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
| US8667443B2 (en) | 2007-03-05 | 2014-03-04 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
| US8453094B2 (en) | 2008-01-31 | 2013-05-28 | Tela Innovations, Inc. | Enforcement of semiconductor structure regularity for localized transistors and interconnect |
| US7939443B2 (en) | 2008-03-27 | 2011-05-10 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
| FR2932005B1 (fr) | 2008-06-02 | 2011-04-01 | Commissariat Energie Atomique | Circuit a transistor integres dans trois dimensions et ayant une tension de seuil vt ajustable dynamiquement |
| FR2932003B1 (fr) * | 2008-06-02 | 2011-03-25 | Commissariat Energie Atomique | Cellule de memoire sram a transistor integres sur plusieurs niveaux et dont la tension de seuil vt est ajustable dynamiquement |
| WO2010008948A2 (en) | 2008-07-16 | 2010-01-21 | Tela Innovations, Inc. | Methods for cell phasing and placement in dynamic array architecture and implementation of the same |
| WO2010013449A1 (ja) * | 2008-08-01 | 2010-02-04 | パナソニック株式会社 | 半導体記憶装置 |
| US9122832B2 (en) | 2008-08-01 | 2015-09-01 | Tela Innovations, Inc. | Methods for controlling microloading variation in semiconductor wafer layout and fabrication |
| US8661392B2 (en) | 2009-10-13 | 2014-02-25 | Tela Innovations, Inc. | Methods for cell boundary encroachment and layouts implementing the Same |
| US9159627B2 (en) | 2010-11-12 | 2015-10-13 | Tela Innovations, Inc. | Methods for linewidth modification and apparatus implementing the same |
| WO2013016590A1 (en) | 2011-07-26 | 2013-01-31 | Dan Sachs | Apparatus and methods to modulate pelvic nervous tissue |
| EP3145427A4 (en) | 2014-05-23 | 2018-01-24 | Amphora Medical, Inc. | Methods and devices for treating pelvic conditions |
| US9842634B2 (en) * | 2015-02-23 | 2017-12-12 | Qualcomm Incorporated | Wordline negative boost write-assist circuits for memory bit cells employing a P-type field-effect transistor (PFET) write port(s), and related systems and methods |
| US9741452B2 (en) | 2015-02-23 | 2017-08-22 | Qualcomm Incorporated | Read-assist circuits for memory bit cells employing a P-type field-effect transistor (PFET) read port(s), and related memory systems and methods |
| US9940993B2 (en) * | 2016-04-07 | 2018-04-10 | Arm Limited | Storage bitcell with isolation |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3971004A (en) * | 1975-03-13 | 1976-07-20 | Rca Corporation | Memory cell with decoupled supply voltage while writing |
| JPS5856288A (ja) * | 1981-09-28 | 1983-04-02 | Toshiba Corp | 半導体集積回路 |
| US4541076A (en) * | 1982-05-13 | 1985-09-10 | Storage Technology Corporation | Dual port CMOS random access memory |
| JPS6038796A (ja) * | 1983-08-12 | 1985-02-28 | Hitachi Ltd | 半導体集積回路装置 |
| US4712194A (en) * | 1984-06-08 | 1987-12-08 | Matsushita Electric Industrial Co., Ltd. | Static random access memory |
| JPS6124092A (ja) * | 1984-07-13 | 1986-02-01 | Toshiba Corp | 半導体記憶装置 |
| JPH01166391A (ja) * | 1987-12-23 | 1989-06-30 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
| JPH0682807B2 (ja) * | 1988-09-12 | 1994-10-19 | 株式会社東芝 | 半導体メモリ |
| JPH0834059B2 (ja) * | 1990-08-31 | 1996-03-29 | 三菱電機株式会社 | 半導体記憶装置 |
| US5289432A (en) * | 1991-04-24 | 1994-02-22 | International Business Machines Corporation | Dual-port static random access memory cell |
| US5301147A (en) * | 1993-01-08 | 1994-04-05 | Aptix Corporation | Static random access memory cell with single logic-high voltage level bit-line and address-line drivers |
| JPH09120682A (ja) * | 1995-10-24 | 1997-05-06 | Mitsubishi Electric Corp | 半導体メモリ装置 |
-
1997
- 1997-11-28 EP EP97120943A patent/EP0920025B1/en not_active Expired - Lifetime
- 1997-11-28 DE DE69727581T patent/DE69727581D1/de not_active Expired - Lifetime
-
1998
- 1998-11-25 US US09/200,079 patent/US6380592B2/en not_active Expired - Lifetime
- 1998-11-30 JP JP10339910A patent/JPH11232878A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7719879B2 (en) | 2005-03-23 | 2010-05-18 | Nec Electronics Corporation | Semiconductor integrated circuit |
| JP2013257937A (ja) * | 2006-11-17 | 2013-12-26 | Freescale Semiconductor Inc | 改良形書込み動作を行う２ポートｓｒａｍとその動作方法 |
| WO2011027499A1 (ja) * | 2009-09-04 | 2011-03-10 | パナソニック株式会社 | 半導体集積回路 |
| US8520463B2 (en) | 2009-09-04 | 2013-08-27 | Panasonic Corporation | Semiconductor integrated circuit |
| WO2024185691A1 (ja) * | 2023-03-08 | 2024-09-12 | 株式会社ソシオネクスト | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0920025B1 (en) | 2004-02-11 |
| US20020003244A1 (en) | 2002-01-10 |
| EP0920025A1 (en) | 1999-06-02 |
| DE69727581D1 (de) | 2004-03-18 |
| US6380592B2 (en) | 2002-04-30 |
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