JPH0682807B2 - 半導体メモリ - Google Patents

半導体メモリ

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JPH0682807B2
JPH0682807B2 JP63228058A JP22805888A JPH0682807B2 JP H0682807 B2 JPH0682807 B2 JP H0682807B2 JP 63228058 A JP63228058 A JP 63228058A JP 22805888 A JP22805888 A JP 22805888A JP H0682807 B2 JPH0682807 B2 JP H0682807B2
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  • Design And Manufacture Of Integrated Circuits (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体メモリに係り、特にスタティックRAM
（ランダムアクセスメモリ）における不良ビット救済技
術に関する。
（従来の技術） MOS（絶縁ゲート型）メモリは、微細化技術の進歩に伴
い、その集積度は年々増加の一途をたどり、メモリ容量
は、スタティックRAMにあっては1Mビットに達してい
る。しかし、それに伴い、ごみ、パターンくずれ、結晶
欠陥など様々な原因によるビット不良の発生率が高くな
り、歩留りの低下が問題となってきており、この問題を
解決するための不良ビット救済技術は必須のものとなっ
ている。
不良ビット救済技術は、予め予備のビットを用意してお
き、不良ビットが発生した場合にそれを予備のビットに
置換するものであり、その一例を第８図に示す。ｎ行×
ｍ列の正規のメモリセルアレイ81に対して、数行または
数列の予備行82または予備列83を備えると共に、それら
を選択するための予備行デコーダ84または予備列デコー
ダ85を用意する。この予備行デコーダ84または予備列デ
コーダ85は、不良ビットを含む行または列と同一番地を
レーザフューズなどによってプログラミングできるよう
になっている。また、予備行82または予備列83が選択さ
れた場合、正規のメモリセルアレイ81は選択されないよ
うにする信号を発生する回路を備えている。なお、86は
正規行デコーダ、87は正規列デコーダである。この技術
により、不良ビットを機能的に置換し、歩留りの向上を
図ることが可能である。
更に、不良ビットを予備のビットに置換するだけでな
く、第９図に示すように、メモリセル90部の電源線91に
レーザフューズ92を挿入しておき、その電源線91に接続
されているメモリセル90部の中に不良ビットが発生して
リーク電流が発生した場合、レーザフューズ92を切断す
ることにより不良ビットをVCC電源から切り離すことに
より、不良ビットに発生したリーク電流を断つことが可
能となる。
例えば第10図に示すような２個のCMOS（相補性絶縁ゲー
ト型）インバータがクロス接続されてなるフリップフロ
ップFFと電荷転送用の２個のＮチャネルMOSトランジス
タT5およびT6をメモリセルとして使用したスタティック
RAMの場合、その待機時の消費電流を非常に小さくする
ことができるという特徴がある。ここで、T1およびT2は
駆動用のＮチャネルMOSトランジスタ、T3およびT4は負
荷用のＰチャネルMOSトランジスタ、WLはワード線、▲
▼およびBLは相補的なビット線対である。
しかし、このスタティックRAMの数多くあるメモリセル
のうち１個でもリーク電流が発生すると、たとえそのメ
モリセルが機能的には問題なくても待機時の消費電流が
増加してしまい、その特徴が失われてしまう。この問題
に対して、第９図に示したような不良ビットに発生した
リーク電流を断つ技術が非常に有効である。
次に、第10図に示したメモリセルに発生するリーク電流
がどのような経路で発生するかについて説明する。第11
図は、シリコンウエハ上に形成されている第10図のメモ
リセルの一方のCMOSインバータを構成するＮチャネルト
ランジスタとＰチャネルトランジスタとの断面構造を示
している。即ち、100はＰ型シリコン基板、101は素子分
離領域、102および103はＰ型シリコン基板表面の一部に
形成されている高濃度のＮ型不純物層からなるＮチャネ
ルトランジスタのソース領域およびドレイン領域、104
はＮチャネルトランジスタの少なくともチャネル領域上
にゲート絶縁膜を介して対向するように設けられたゲー
ト電極、105はＰ型シリコン基板表面に一部に形成され
ているＮウエル、106および107はこのＮウエル表面の一
部に形成されている高濃度のＰ型不純物層からなるＰチ
ャネルトランジスタのソース領域およびドレイン領域、
108は上記Ｐチャネルトランジスタの少なくともチャネ
ル領域上にゲート絶縁膜を介して対向するように設けら
れたゲート電極である。
Ｎウエル105およびＰチャネルトランジスタのソース領
域106はVCC電源に接続され、Ｐ型シリコン基板100およ
びＮチャネルトランジスタのソース領域102はVSS電源
（接地電位）に接続され、ＰチャネルトランジスタとＮ
チャネルトランジスタのドレイン領域同士が配線109に
より接続され、ＰチャネルトランジスタとＮチャネルト
ランジスタのゲート電極同士が配線110により接続され
ている。ここで、リーク電流経路をR1〜R11で示してい
る。
しかし、第９図に示したような不良ビットに発生したリ
ーク電流を断つ技術は、リーク電流経路R1〜R11のう
ち、リーク電流経路R1〜R7が発生した場合にはそのリー
ク電流経路によるリーク電流を断つことができるが、残
りのR8〜R11のようなＮウエル105に対するリーク電流経
路が発生した場合には、このリーク電流経路によるリー
ク電流を断つことはできないという問題がある。
（発明が解決しようとする課題） 本発明は、上記したようにスタティックメモリセルのう
ちの不良ビットに発生するリーク電流がウエルに対する
リーク電流経路に発生した場合には、電源線に接続され
ているレーザフューズを切断することにより不良ビット
を電源から切り離しても上記不良ビットのリーク電流を
断つことができないという問題点を解決すべくなされた
もので、上記不良ビットに発生するリーク電流がウエル
に対するリーク電流経路に発生した場合でも、この不良
ビットのリーク電流を断つことが可能となり、この不良
ビットを予備のビットに置換することによって不良ビッ
トを救済し得る半導体メモリを提供することを目的とす
る。
［発明の構成］ （課題を解決するための手段） 本発明は、ｎ行×ｍ列のスタティックメモリセルのアレ
イを有する半導体メモリにおいて、上記各メモリセルに
おける半導体基板とは逆導電型のウエルは前記メモリセ
ルアレイにおける各行毎または複数行毎に独立してお
り、このウエルはそのウエル上に形成されているトラン
ジスタのソースに接続されており、このウエル上に形成
されている各トランジスタのソース同士が上記独立した
ウエル毎に共通の共通ソース配線に接続されており、こ
の独立したウエル毎の前記共通ソース配線とソース電源
電位とが選択的に切離す手段を介して接続されるか、ま
たは、上記共通ソース配線をソース電源電位あるいは前
記半導体基板と同じ電位に切換え接続するための切換え
スイッチ回路が設けられていることを特徴とする。
（作用） 不良行がない場合には、上記選択的に切離す手段または
切換えスイッチ回路により、この行の共通ソース配線が
所定の電源電位に設定され、この行のメモリセルは通常
通りに動作する。これに対して、ある行で不良セルが生
じてリーク電流が発生していることが検出された場合に
は、この行の選択的に切離す手段または切換えスイッチ
回路によって、この行の共通ソース配線が前記所定の電
源電位から分離されるので、この行のメモリセルにリー
ク電流が流れなくなる。そして、この不良行を予め備え
られた予備行と置換することにより不良ビットを救済す
ることができる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
第１図は、不良ビット救済手段を備えたスタティックRA
Mにおけるｎ行×ｍ列のスタティックメモリセルMC…の
アレイの一行分を代表的に取出して示しており、WLはワ
ード線、BLおよび▲▼は相補的なビット線対であ
る。メモリセルMC…は、第10図および第11図を参照して
前述した従来例のメモリセルと同様に、２個のCMOSイン
バータがクロス接続されてなるフリップフロップ（駆動
用の２個のＮチャネルMOSトランジスタT1およびT2と、
負荷用の２個のＰチャネルMOSトランジスタT3およびT4
からなる）FFと、これに接続されている電荷転送用の２
個のＮチャネルMOSトランジスタT5およびT6とからな
り、駆動用のＮチャネルMOSトランジスタT1およびT2の
各ソースはVSS電源（接地電位）に接続されているが、
従来例のメモリセルとは次の点が異なる。
即ち、半導体基板とは逆導電型のウエル（本例ではＮウ
エル）105は、上記メモリセルアレイにおける各行毎に
独立しており、このウエル105はそのウエル上に形成さ
れている負荷用のＰチャネルトランジスタT3およびT4の
ソースに接続されており、このウエル上に形成されてい
る負荷用の各ＰチャネルトランジスタT3…およびT4…の
ソース同士が独立したウエル毎に共通の共通ソース配線
１に接続されている。そして、上記独立したウエル毎の
共通ソース配線１をソース電源用のVCC電位に選択的に
接続するためのスイッチ回路SW1が設けられている。こ
のスイッチ回路SW1は、共通ソース配線１とVCC電位との
間に接続されている第１のＰチャネルMOSトランジスタP
1と、同じく共通ソース配線１とVSS電位との間に接続さ
れている第１のＮチャネルMOSトランジスタN1と、２個
のトランジスタP1およびN1のゲート相互接続点とVSS電
位との間に接続されている第２のＮチャネルMOSトラン
ジスタN2と、同じく２個のトランジスタP1およびN1のゲ
ート相互接続点とVCC電位との間に接続されている第２
のＰチャネルMOSトランジスタP2と、上記２個のトラン
ジスタP2およびN2のゲート相互接続点とVSS電位との間
に接続され、ゲートが２個のトランジスタP2およびN2の
直列接続点Ａに接続されている第３のＮチャネルMOSト
ランジスタN3と、この第３のＮチャネルMOSトランジス
タN3とVCC電位との間に接続されているレーザフューズ
Ｆ（第３のＮチャネルMOSトランジスタN3とレーザフュ
ーズＦとの直列接続点をＢで表す）とからなる。
上記メモリセルアレイにおいて、不良行がない場合に
は、この行のスイッチ回路SW1におけるレーザフューズ
Ｆは切断されず、直列接続点ＢはVCC電位になり、この
レーザフューズＦを介してVCC電位が与えられる第２の
ＮチャネルMOSトランジスタN2がオンになり、直列接続
点ＡはVSS電位になる。従って、第１のＰチャネルMOSト
ランジスタP1はオン、第１のＮチャネルMOSトランジス
タN1はオフになり、この行の共通ソース配線１はVCC電
位に設定され、この行のメモリセルは通常通りに動作す
る。
これに対して、上記メモリセルアレイにおいて、ある行
で不良セルが生じてリーク電流が発生していることが検
出された場合には、この行のスイッチ回路SW1における
レーザフューズＦを切断する。これにより、このスイッ
チ回路SW1の第２のＰチャネルMOSトランジスタP2がオン
になり、直列接続点ＡはVCC電位になり、このVCC電位が
与えられる第３のＮチャネルMOSトランジスタN3がオン
になり、直列接続点ＢはVSS電位になる。従って、第１
のＰチャネルMOSトランジスタP1はオフ、第１のＮチャ
ネルMOSトランジスタN1はオンになり、この行の共通ソ
ース配線１はVSS電位に設定され、この行の全てのメモ
リセルは完全にVCC電源から分離されるので、リーク電
流が流れなくなる。そして、この不良行を予め備えられ
た予備行と置換することにより不良ビットを救済するこ
とができる。
なお、第１のＮチャネルMOSトランジスタN1は、VCC電源
から分離された共通ソース配線１が電位的に浮遊状態に
なって機能的な副作用が生じることを防止するために設
けられているが、この機能的な副作用が問題とならない
場合には省略してもよい。
第１のＮチャネルMOSトランジスタN1を省略したスイッ
チ回路を用いたメモリセルアレイの一例を第２図に示し
ている。このスイッチ回路SW1′は、共通ソース配線１
とVCC電位との間に接続されているレーザフューズＦの
みからなる。このメモリセルアレイにおいて、不良行が
ない場合には、この行のスイッチ回路SW1′におけるレ
ーザフューズＦは切断されず、この行の共通ソース配線
１はVCC電位に設定されている。これに対して、ある行
で不良セルが生じてリーク電流が発生していることが検
出された場合には、この行のスイッチ回路SW1′におけ
るレーザフューズＦを切断する。これにより、この行の
全てのメモリセルは完全にVCC電源から分離されるの
で、リーク電流が流れなくなる。
なお、上記各実施例では、Ｐ型シリコン基板上のメモリ
セルを使用したスタティックRAMを示したが、Ｎ型シリ
コン基板上のメモリセルを使用するスタティックRAMの
実施例を第３図および第４図に示す。
第３図に示すスタティックRAMにおいて、ｎ行×ｍ列の
スタティックメモリセルMC′…は、第１図を参照して前
述したメモリセルMC…と同様に、２個のCMOSインバータ
がクロス接続されてなるフリップフロップ（駆動用の２
個のＮチャネルMOSトランジスタT1およびT2と、負荷用
の２個のＰチャネルMOSトランジスタT3およびT4からな
る）FFと、これに接続されている電荷転送用の２個のＮ
チャネルMOSトランジスタT5およびT6とからなるが、次
の点が異なる。即ち、負荷用のＰチャネルMOSトランジ
スタT3およびT4の各ソースはVCC電位に接続されている
が、各行毎に独立している半導体基板とは逆導電型のウ
エル（本例ではＰウエル）31は、このウエル上に形成さ
れている駆動用のＮチャネルトランジスタT1およびT2の
ソースに接続されており、このウエル上に形成されてい
る各ＮチャネルトランジスタT1…およびT2…のソース同
士が独立したウエル毎に共通の共通ソース配線２に接続
されている。
そして、上記独立したウエル毎の共通ソース配線２をソ
ース電源用の電位（本例ではVSS電位）あるいは前記半
導体基板と同じ電位（本例ではVCC電位）に切換え接続
するための切換えスイッチ回路SW2…が設けられてい
る。この切換えスイッチ回路SW2…は、共通ソース配線
２とVSS電位との間に接続されている第１のＮチャネルM
OSトランジスタN1と、同じく共通ソース配線２とVCC電
位との間に接続されている第１のＰチャネルMOSトラン
ジスタP1と、２個のトランジスタP1およびN1のゲート相
互接続点にそれぞれゲートが接続され、VCC電位とVSS電
位との間に直列に接続されている第２のＰチャネルMOS
トランジスタP2および第２のＮチャネルMOSトランジス
タN2と、２個のトランジスタP1およびN1のゲート相互接
続点とVSS電位との間に接続され、ゲートが２個のトラ
ンジスタP2およびN2の直列接続点Ｂに接続されている第
３のＮチャネルMOSトランジスタN3と、この第３のＮチ
ャネルMOSトランジスタN3とVCC電位との間に接続されて
いるレーザフューズＦ（第３のＮチャネルMOSトランジ
スタN3とレーザフューズＦとの直列接続点をＡで表す）
とからなる。
上記メモリセルアレイにおいて、不良行がない場合に
は、この行のスイッチ回路SW2におけるレーザフューズ
Ｆは切断されず、直列接続点ＡはVCC電位になり、この
レーザフューズＦを介してVCC電位が与えられる第１の
ＰチャネルMOSトランジスタP1はオフ、第１のＮチャネ
ルMOSトランジスタN1はオンになり、この行の共通ソー
ス配線２はVSS電位に設定され、この行のメモリセルは
通常通りに動作する。
これに対して、上記メモリセルアレイにおいて、ある行
で不良セルが生じてリーク電流が発生していることが検
出された場合には、この行のスイッチ回路SW2における
レーザフューズＦを切断する。これにより、このスイッ
チ回路SW2の第２のＰチャネルMOSトランジスタP2がオン
になり、直列接続点ＢはVCC電位になり、このVCC電位が
与えられる第３のＮチャネルMOSトランジスタN3がオン
になり、直列接続点ＡはVSS電位になる。従って、第１
のＰチャネルMOSトランジスタP1はオン、第１のＮチャ
ネルMOSトランジスタN1はオフになり、この行の共通ソ
ース配線２はVCC電位に設定され、この行の全てのメモ
リセルは完全にVSS電源から分離されるので、リーク電
流が流れなくなる。そして、この不良行を予め備えられ
た予備行と置換することにより不良ビットを救済するこ
とができる。
第１のＰチャネルMOSトランジスタP1を省略したスイッ
チ回路を用いたメモリセルアレイの一例を第４図に示し
ている。このスイッチ回路SW2′は、共通ソース配線２
とVSS電位との間に接続されているレーザフューズＦの
みからなる。このメモリセルアレイにおいて、不良行が
ない場合には、この行のスイッチ回路SW2′におけるレ
ーザフューズＦは切断されず、この行の共通ソース配線
２はVSS電位に設定されている。これに対して、ある行
で不良セルが生じてリーク電流が発生していることが検
出された場合には、この行のスイッチ回路SW2′におけ
るレーザフューズＦを切断する。これにより、この行の
全てのメモリセルは完全にVSS電源から分離されるの
で、リーク電流が流れなくなる。
なお、上記上記各実施例では、２個のCMOSインバータが
クロス接続されてなるフリップフロップに電荷転送用の
２個のＮチャネルMOSトランジスタが接続されてなるス
タティックメモリセルを使用したスタティックRAMを示
したが、Ｎ型シリコン基板上のメモリセルを使用するス
タティックRAMの場合には、第５図あるいは第６図に示
すように、駆動用の２個のＮチャネルMOSトランジスタT
1およびT2と、負荷用の２個の高抵抗R1およびR2と、こ
れに接続されている電荷転送用の２個のＮチャネルMOS
トランジスタT5およびT6とからなるスタティックメモリ
セルMC″…を使用することも可能である。第５図および
第６図において、第３図および第４図中と同一部分には
同一符号を付している。
また、上記各実施例では、メモリセルアレイにおける各
行毎にウエルを独立させているが、これに限らず、メモ
リセルアレイにおける複数行毎（例えば２行毎）にウエ
ルを独立させ、このウエルをこのウエル上に形成されて
いるトランジスタのソースに接続し、このウエル上に形
成されている各トランジスタのソース同士を独立した複
数行のウエル毎に共通の共通ソース配線に接続し、この
各共通ソース配線に対応して前記したようなスイッチ回
路SW1あるいはSW1′または切換えスイッチ回路SW2ある
いはSW2′を設けるようにしても、上記各実施例と同様
な効果が得られる。
その一例として、第１図に示したメモリセルアレイの２
行毎にウエルを独立させた場合における２行×２列分の
メモリセルを取り出して平面パターンを第７図に示して
いる。ここで、WL1は第１行目のワード線、WL2は第２行
目のワード線、BLC…はビット線コンタクト部、VSSＣ…
はVSS線コンタクト部、105は第１行目および第２行目に
共通のＮウエル、１は共通ソース線、MC…はメモリセル
である。各メモリセルMC…において、Gn…はＮチャネル
トランジスタのゲート領域、DCn…はＮチャネルトラン
ジスタのドレインコンタクト部、LG…はCMOSインバータ
のゲート線、Gp…はＰチャネルトランジスタのゲート領
域、DCp…はＰチャネルトランジスタのドレインコンタ
クト部である。
［発明の効果］ 上述したように本発明によれば、不良ビットに発生する
リーク電流がウエルに対するリーク電流経路を含むどの
ような電流経路に発生した場合でも、この不良ビットの
リーク電流を完全に断つことが可能となり、この不良ビ
ットを予備のビットに置換して不良チップを救済した場
合の歩留りを飛躍的に向上し得る半導体メモリを実現で
きる。
【図面の簡単な説明】
第１図乃至第６図は本発明の半導体メモリのそれぞれ相
異なる実施例を示す構成説明図、第７図は第１図のメモ
リセルアレイの２行毎にウエルを独立させた場合におけ
る一部のメモリセルの平面パターンの一例を示す回路
図、第８図は不良ビット救済手段を備えた半導体メモリ
の一般的な構成を示すブロック図、第９図は第８図の半
導体メモリにおける従来の不良ビット救済手段の一例を
示す回路図、第10図は第８図のメモリにおける従来のス
タティックメモリセルを示す回路図、第11図は第10図の
メモリセルにおけるCMOSインバータ１個分を取出して示
す断面図である。 MC…、MC′…、MC″………メモリセル、T1〜T6……メモ
リセルトランジスタ、R1、R2……高抵抗、１、２……共
通ソース配線、105……Ｎウエル、31……Ｐウエル、SW
1、SW1′……スイッチ回路、SW2、SW2′……切換えスイ
ッチ回路、WL、WL1、WL2……ワード線、BL,▲▼…
…ビット線対。
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４９１ 7210−4Ｍ 6866−5Ｌ Ｇ１１Ｃ 11/40 ３０１

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】ｎ行×ｍ列のスタティックメモリセルのア
    レイを有する半導体メモリにおいて、 前記各メモリセルにおける半導体基板とは逆導電型のウ
    エルは前記メモリセルアレイにおける各行毎または複数
    行毎に独立しており、このウエルはこのウエル上に形成
    されているトランジスタのソースに接続されており、 このウエル上に形成されている各トランジスタのソース
    同士が前記独立したウエル毎に共通の共通ソース配線に
    接続されており、 この独立したウエル毎の前記共通ソース配線とソース電
    源電位とが選択的に切離す手段を介して接続されている
    ことを特徴とする半導体メモリ。
  2. 【請求項２】ｎ行×ｍ列のスタティックメモリセルのア
    レイを有する半導体メモリにおいて、 前記各メモリセルにおける半導体基板とは逆導電型のウ
    エルは前記メモリセルアレイにおける各行毎または複数
    行毎に独立しており、このウエルはこのウエル上に形成
    されているトランジスタのソースに接続されており、 このウエル上に形成されている各トランジスタのソース
    同士が前記独立したウエル毎に共通の共通ソース配線に
    接続されており、 この独立したウエル毎の前記共通ソース配線をソース電
    源電位あるいは前記半導体基板と同じ電位に切換え接続
    するための切換えスイッチ回路が設けられていることを
    特徴とする半導体メモリ。
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