JP5143179B2 - 半導体記憶装置 - Google Patents

Description

この発明は半導体記憶装置に関し、特に、スタティック型の半導体記憶装置に関する。

図１０は、従来のスタティックランダムアクセスメモリ（以下、ＳＲＡＭと称す）の構成を示す回路ブロック図である。

図１０において、このＳＲＡＭは、複数行複数列（図では４行４列）に配置された複数のメモリセルＭＣと、各行に対応して設けられたワード線ＷＬと、各列に対応して設けられたビット線対ＢＬ，／ＢＬとを備える。

また、このＳＲＡＭは、各ビット線対ＢＬ，／ＢＬに対応して設けられ、対応のビット線対ＢＬ，／ＢＬを「Ｈ」レベルに充電するためのビット線負荷３１，３２と、データ入出力線対ＩＯ，／ＩＯと、各ビット線対ＢＬ，／ＢＬに対応して設けられ、対応のビット線対ＢＬ，／ＢＬとデータ入出力線対ＩＯ，／ＩＯとを接続するための列選択ゲート３３と、各ビット線対ＢＬ，／ＢＬに対応して設けられた列選択線ＣＳＬとを備える。

ビット線負荷３１，３２は、それぞれ電源電位ＶＤＤのラインとビット線ＢＬ，／ＢＬの一方端との間に接続され、各々のゲートがともに接地電位ＶＳＳのラインに接続された１対のＰチャネルＭＯＳトランジスタを含む。列選択ゲート３３は、それぞれビット線ＢＬ，／ＢＬの他方端とデータ入出力線ＩＯ，／ＩＯの一方端との間に接続され、各々のゲートがともに列選択線ＣＳＬを介して列デコーダ３７に接続された１対のＮチャネルＭＯＳトランジスタを含む。

さらに、このＳＲＡＭは、行デコーダ３４、制御回路３６、列デコーダ３７、書込回路３８、および読出回路３９を備える。行デコーダ３４は、外部から与えられる行アドレス信号に従って複数のワード線ＷＬのうちのいずれかのワード線ＷＬを選択し、そのワード線ＷＬを非選択レベルの「Ｌ」レベルから選択レベルの「Ｈ」レベルに立上げる。行デコーダ３４は、各ワード線ＷＬに対応して設けられ、対応のワード線ＷＬを非選択レベルの「Ｌ」レベルにするためのＮチャネルＭＯＳトランジスタ３５を含む。図１０では、各ＮチャネルＭＯＳトランジスタ３５のゲートに電源電位ＶＤＤが与えられ、各ワード線ＷＬが対応のＮチャネルＭＯＳトランジスタ３５を介して接地されている状態が示される。制御回路３６は、外部から与えられる制御信号に従ってＳＲＡＭ全体を制御する。列デコーダ３７は、外部から与えられる列アドレス信号に従って複数の列選択線ＣＳＬのうちのいずれかの列選択線ＣＳＬを選択し、その列選択線ＣＳＬを非選択レベルの「Ｌ」レベルから選択レベルの「Ｈ」レベルに立上げる。

書込回路３８および読出回路３９は、ともにデータ入出力線対ＩＯ，／ＩＯの他方端に接続される。書込回路３８は、外部から与えられたデータＤＩを行デコーダ３４および列デコーダ３７によって選択されたメモリセルＭＣに書込む。読出回路３９は、行デコーダ３４および列デコーダ３７によって選択されたメモリセルＭＣからの読出データＤＯを外部に出力する。

次に、図１０に示したＳＲＡＭの動作について説明する。書込動作時は、行アドレス信号に対応する行のワード線ＷＬが行デコーダ３４によって選択レベルの「Ｈ」レベルに立上げられ、その行の各メモリセルＭＣが活性化される。次いで、列アドレス信号に対応する列の列選択線ＣＳＬが列デコーダ３７によって選択レベルの「Ｈ」レベルに立上げられ、その列の活性化されたメモリセルＭＣがビット線対ＢＬ，／ＢＬ、列選択ゲート３３およびデータ入出力線対ＩＯ，／ＩＯを介して書込回路３８に接続される。

書込回路３８は、外部から与えられたデータＤＩに従ってデータ入出力線対ＩＯ，／ＩＯのうちの一方を「Ｈ」レベルにするとともに他方を「Ｌ」レベルにし、活性化されたメモリセルＭＣにデータＤＩを書込む。ワード線ＷＬおよび列選択線ＣＳＬが非選択レベルの「Ｌ」レベルに立下げられると、そのメモリセルＭＣにデータが記憶される。

読出動作時は、列アドレス信号に対応する列の列選択線ＣＳＬが列デコーダ３７によって選択レベルの「Ｈ」レベルに立上げられ、その列の各メモリセルＭＣがビット線対ＢＬ，／ＢＬ、列選択ゲート３３およびデータ入出力線対ＩＯ，／ＩＯを介して読出回路３９に接続される。次いで、行アドレス信号に対応する行のワード線ＷＬが行デコーダ３４によって選択レベルの「Ｈ」レベルに立上げられ、その行の各メモリセルＭＣが活性化される。これにより、デコーダ３７，３４によって選択されたメモリセルＭＣが記憶しているデータに応じてビット線対ＢＬ，／ＢＬのうちの一方からそのメモリセルＭＣに電流が流入し、データ入出力線対ＩＯ，／ＩＯのうちの一方の電位が低下する。読出回路３９は、データ入出力線ＩＯと／ＩＯの電位を比較し、比較結果に応じたデータＤＯを外部に出力する。

図１１（ａ）はメモリセルＭＣの構成を示す回路図である。図１１（ａ）において、このメモリセルＭＣは、負荷トランジスタ（ＰチャネルＭＯＳトランジスタ）４１，４２、ドライバトランジスタ（ＮチャネルＭＯＳトランジスタ）４３，４４およびアクセストランジスタ（ＮチャネルＭＯＳトランジスタ）４５，４６を含む。ＰチャネルＭＯＳトランジスタ４１，４２は、それぞれメモリセル電源配線ＭＶＬと記憶ノードＮ１，Ｎ２との間に接続され、各々のゲートはそれぞれノードＮ２，Ｎ１に接続される。メモリセル電源配線ＭＶＬには、電源電位ＶＤＤが供給される。ＮチャネルＭＯＳトランジスタ４３，４４は、それぞれ記憶ノードＮ１，Ｎ２とメモリセル接地配線ＭＧＬとの間に接続され、各々のゲートはそれぞれノードＮ２，Ｎ１に接続される。ＮチャネルＭＯＳトランジスタ４５，４６は、それぞれ記憶ノードＮ１，Ｎ２とビット線ＢＬ，／ＢＬとの間に接続され、各々のゲートはともにワード線ＷＬに接続される。

書込動作時は、書込データＤＩに応じてビット線ＢＬ，／ＢＬのうちの一方が「Ｈ」レベルにされるとともに他方が「Ｌ」レベルにされる。次いで、ワード線ＷＬが選択レベルの「Ｈ」レベルにされてＮチャネルＭＯＳトランジスタ４５，４６が導通し、ビット線ＢＬ，／ＢＬのレベルがそれぞれ記憶ノードＮ１，Ｎ２に与えられる。記憶ノードＮ１，Ｎ２にそれぞれ「Ｈ」レベルおよび「Ｌ」レベルが与えられた場合は、ＭＯＳトランジスタ４１，４４が導通するとともにＭＯＳトランジスタ４２，４３が非導通になり、記憶ノードＮ１，Ｎ２のレベルがＭＯＳトランジスタ４１〜４４によってラッチされる。また、記憶ノードＮ１，Ｎ２にそれぞれ「Ｌ」レベルおよび「Ｈ」レベルが与えられた場合は、ＭＯＳトランジスタ４２，４３が導通するとともにＭＯＳトランジスタ４１，４４が非導通になり、記憶ノードＮ１，Ｎ２のレベルがＭＯＳトランジスタ４１〜４４によってラッチされる。ワード線ＷＬが非選択レベルの「Ｌ」レベルにされると、ＮチャネルＭＯＳトランジスタ４５，４６が非導通になって、記憶ノードＮ１，Ｎ２のレベルが保持される。

読出動作時は、図１０のビット線負荷３１，３２によってビット線ＢＬ，／ＢＬの各々が「Ｈ」レベルに充電される。ワード線ＷＬが選択レベルの「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジスタ４５，４６が導通する。記憶ノードＮ１，Ｎ２にそれぞれ「Ｈ」レベルおよび「Ｌ」レベルがラッチされている場合は、ビット線／ＢＬからＮチャネルＭＯＳトランジスタ４６，４４を介してメモリセル接地線ＭＧＬに電流が流出し、ビット線ＢＬ，／ＢＬはそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになる。また、記憶ノードＮ１，Ｎ２にそれぞれ「Ｌ」レベルおよび「Ｈ」レベルがラッチされている場合は、ビット線ＢＬからＮチャネルＭＯＳトランジスタ４５，４３を介してメモリセル接地線ＭＧＬに電流が流出し、ビット線ＢＬ，／ＢＬがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになる。ビット線ＢＬと／ＢＬのレベルを比較することにより、メモリセルＭＣの記憶データが読出される。ワード線ＷＬが非選択レベルの「Ｌ」レベルにされると、ＮチャネルＭＯＳトランジスタ４５，４６が非導通になってデータの読出が終了する。

図１１（ｂ）は、メモリセルＭＣのレイアウトを示す図である。シリコン基板の表面に、図中Ｙ方向に延在する２本のゲート電極ＧＥ１，ＧＥ２が平行に形成されるとともに、図中Ｘ方向に延在するワード線ＷＬが形成される。ゲート電極ＧＥ１，ＧＥ２およびワード線ＷＬは、ポリシリコン層で形成される。ゲート電極ＧＥ１，ＧＥ２の一方端部の一方側から他方側にかけてそれぞれＰ型活性層ＰＡ１，ＰＡ２が形成される。ゲート電極ＧＥ１の他方端部の一方側から他方側およびワード線ＷＬの一方端部の一方側から他方側にかけてＮ型活性層ＮＡ１が形成される。ゲート電極ＧＥ２の他方端部の一方側から他方側およびワード線ＷＬの他方端部の一方側から他方側にかけてＮ型活性層ＮＡ２が形成される。

Ｐ型活性層ＰＡ１とゲート電極ＧＥ１、Ｐ型活性層ＰＡ２とゲート電極ＧＥ２は、それぞれＰチャネルＭＯＳトランジスタ４１，４２を構成する。Ｎ型活性層ＮＡ１とゲート電極ＧＥ１、Ｎ型活性層ＮＡ２とゲート電極ＧＥ２は、それぞれＮチャネルＭＯＳトランジスタ４３，４４を構成する。Ｎ型活性層ＮＡ１とワード線ＷＬ、Ｎ型活性層ＮＡ２とワード線ＷＬは、それぞれＮチャネルＭＯＳトランジスタ４５，４６を構成する。

次に、複数のローカル配線ＬＬが形成される。図１１（ｂ）において、ローカル配線ＬＬと活性層が重なっている部分では、ローカル配線ＬＬと活性層が導通している。活性層ＰＡ１，ＰＡ２の一方端部（ＰチャネルＭＯＳトランジスタ４１，４２のソース）は、ともにメモリセル電源配線ＭＶＬに接続される。メモリセル電源配線ＭＶＬは、ローカル配線ＬＬ１で構成されている。

Ｐ型活性層ＰＡ１の他方端部（ＰチャネルＭＯＳトランジスタ４１のドレイン）は、ローカル配線ＬＬ２を介してＮ型活性層ＮＡ１の中央部（ＮチャネルＭＯＳトランジスタ４３，４５のドレイン）に接続される。Ｐ型活性層ＰＡ２の他方端部（ＰチャネルＭＯＳトランジスタ４２のドレイン）は、ローカル配線ＬＬ３を介してＮ型活性層ＮＡ２の中央部（ＮチャネルＭＯＳトランジスタ４４，４６のドレイン）に接続される。ローカル配線ＬＬ２，ＬＬ３は、それぞれコンタクトホールＣＨ，ＣＨを介してゲート電極ＧＥ２，ＧＥ１に接続される。

さらに、第１アルミ配線層によって、図中Ｙ方向に延在するビット線ＢＬ，／ＢＬおよびメモリセル接地線ＭＧＬ，ＭＧＬが平行に形成される。Ｎ型活性層ＮＡ１，ＮＡ２の一方端部（ＮチャネルＭＯＳトランジスタ４３，４４のソース）は、それぞれコンタクトホールＣＨ，ＣＨを介してメモリセル接地線ＭＧＬ，ＭＧＬに接続される。Ｎ型活性層ＮＡ１，ＮＡ２の他方端部（ＮチャネルＭＯＳトランジスタ４５，４６のドレイン）は、それぞれコンタクトホールＣＨ，ＣＨを介してビット線ＢＬ，／ＢＬに接続される。

メモリセルＭＣの基板は、図１２に示すように、トリプルウェル構造にされている。すなわち、Ｐ型シリコン基板４７の表面にＮ+型埋込層４８が形成され、さらにその表面に複数（図では３つ）のＮ型ウェルＮＷが形成され、３つのＮ型ウェルＮＷの間にそれぞれ２つのＰ型ウェルＰＷが形成される。各メモリセルＭＣは、隣接するＮ型ウェルＮＷおよびＰ型ウェルＰＷの表面に形成される。図１０で示したＰ型活性層ＰＡ１，ＰＡ２は、Ｎ型ウェルＮＷの表面に形成され、Ｎ型活性層ＮＡ１，ＮＡ２はＰ型ウェルＰＷの表面に形成される。図１２では、４行４列に配置された１６個のメモリセルＭＣが示されている。トリプルウェル構造では、Ｐ型シリコン基板４７で発生した電子−ホール対がＮ+型埋込層でトラップされるため、ソフトエラーの発生が抑制される。

さて、このようなＳＲＡＭでは、製造中にメモリセルＭＣに異物が付着し、（１）記憶ノードＮ１，Ｎ２間のショート、（２）記憶ノードＮ１またはＮ２とメモリセル電源配線ＭＶＬ間のショート、（３）記憶ノードＮ１またはＮ２とメモリセル接地配線ＭＧＬ間のショート、（４）記憶ノードＮ１またはＮ２とワード線ＷＬ間のショート、（５）記憶ノードＮ１またはＮ２とビット線ＢＬまたは／ＢＬ間のショート、（６）ビット線ＢＬまたは／ＢＬとワード線ＷＬ間のショート、（７）ワード線ＷＬとメモリセル電源配線ＭＶＬ間のショート、（８）ビット線ＢＬまたは／ＢＬとメモリセル接地配線ＭＧＬ間のショート、（９）メモリセル電源配線ＭＶＬとメモリセル接地配線ＭＧＬ間のショートが発生する場合がある。図１１で示したメモリセルＭＣでは、ビット線ＢＬ，／ＢＬとメモリセル接地配線ＭＧＬ，ＭＧＬが平行に隣接して配置されているので、特に（８）のショートが発生しやすい。

このようなショートが発生したメモリセルＭＣは正常に動作しなくなる。そこで、ＳＲＡＭでは、不良なメモリセルＭＣを含む行または列と置換するためのスペア行または列と、不良な行または列のアドレスをプログラムするためのプログラム回路を設けておき、不良な行または列のアドレスが入力された場合は不良な行または列の代わりにスペア行または列を選択することにより、不良品を救済する冗長方式が採用されている。

しかし、単に不良な行または列をスペア行または列と置換するだけでは、ショートした部分にリーク電流が流れ続け、スタンバイ電流が規格値をオーバーしてしまう。そこで、スタンバイ電流を低減化するため、種々の方法が提案されている。

図１３の方法では、各メモリセル行に対応してヒューズ５０が設けられる。ヒューズ５０は、対応の行のメモリセル電源配線ＭＶＬと電源電位ＶＤＤ′のラインとの間に接続され、対応の行が不良である場合はブローされる。ヒューズ５０がブローされると、上記（１）〜（４）（７）（９）のショートがある場合でも、電源電位ＶＤＤ′のラインからメモリセル電源配線ＭＶＬおよび不良メモリセルのショート部分に流出する電流が遮断されるので、スタンバイ電流が低減化される。このような方法は、たとえば特許文献１に開示されている。

特開平７−２３０６９９号公報

しかし、この方法では、ヒューズ５０のブローが不十分である場合は、スタンバイ電流の低減化も不十分になるという問題があった。

また、図１４は、図１３に示した方法が適用されたＳＲＡＭをより詳細に示す図である。図１４において、このＳＲＡＭでは、複数列（図では６４列）ごとにウェル電源配線ＷＶＬおよびウェル接地配線ＷＧＬが設けられる。各ウェル電源配線ＷＶＬは、電源電位ＶＤＤを受け、コンタクトホールＣＨを介して図１２の各Ｎ型ウェルＮＷに接続される。各ウェル接地配線ＷＧＬは、接地電位ＶＳＳを受け、コンタクトホールＣＨを介して図１２の各Ｐ型ウェルＰＷに接続される。これにより、ＭＯＳトランジスタの活性層ＰＡまたはＮＡからウェルＮＷまたはＰＷに電流が流出するのを防止することができる。各メモリセル電源配線ＭＶＬは、ヒューズ５０を介して電源電位ＶＤＤ′（ＶＤＤ′＝ＶＤＤ）のラインに接続される。電源電位ＶＤＤ′用のパッドと電源電位ＶＤＤ用のパッドは別々に設けられている。これは、スタンバイ電流不良の解析を容易にするためである。

しかし、このＳＲＡＭは、ラッチアップに弱いという問題がある。すなわち、図１５（ａ）（ｂ）に示すように、Ｎ型ウェルＮＷおよびＰ型ウェルＰＷはそれぞれ抵抗素子５１，５２を構成する。このＳＲＡＭでは、図１４で示したように、ウェル電源配線ＷＶＬ，ＷＶＬ間の距離およびウェル接地配線ＷＧＬ，ＷＧＬ間の距離が長いので、抵抗素子５１，５２の各々の抵抗値は大きくなっている。また、ＰチャネルＭＯＳトランジスタ４１のＰ型活性層ＰＡ１とＮ型ウェルＮＷとＰ型ウェルＰＷとでＰＮＰバイポーラトランジスタ５３が構成され、Ｎ型ウェルＮＷとＰ型ウェルＰＷとＮチャネルＭＯＳトランジスタ４３のＮ型活性層ＮＡ１とでＮＰＮバイポーラトランジスタ５４が構成される。

何らかの原因でラッチアップトリガがＮ型ウェルＮＷまたはＰ型ウェルＰＷに発生してトランジスタ５３，５４のベース−エミッタ間電圧が順バイアスになると、トランジスタ５３のコレクタ電流は抵抗素子５２（Ｐ型ウェルＰＷ）に流入してトランジスタ５４のベース−エミッタ間順バイアス電圧を増大させ、トランジスタ５４のコレクタ電流もトランジスタ５３のベース−エミッタ間順バイアス電圧を増大させる。これにより、電源電位ＶＤＤ，ＶＤＤ′のラインから接地電位ＶＳＳのラインに大電流が流れ、ＳＲＡＭが破壊されてしまう。なお、ヒューズ５０の抵抗値は１０Ω以下と小さいので、トランジスタ５３に流れる電流がヒューズ５０によって制限されることはない。

また、図１６の方法では、各メモリセル行に対応してプログラム回路６０および電源電位供給回路６６が設けられる。プログラム回路６０は、ヒューズ６１、ＮチャネルＭＯＳトランジスタ６２，６３、ＰチャネルＭＯＳトランジスタ６４およびキャパシタ６５を含む。ヒューズ６１およびＮチャネルＭＯＳトランジスタ６２と、ＭＯＳトランジスタ６４，６３とは、それぞれ電源電位ＶＤＤのラインと接地電位ＶＳＳのラインとの間に直列接続される。ＭＯＳトランジスタ６４，６３のゲートは、ともにヒューズ６１およびＮチャネルＭＯＳトランジスタ６２間のノードＮ６１に接続される。ノードＮ６１に現われる信号は、このプログラム回路６０の出力信号φＥとなる。ＮチャネルＭＯＳトランジスタ６２のゲートは、ＮチャネルＭＯＳトランジスタ６３のドレイン（ノードＮ６３）に接続される。キャパシタ６５は、電源電位ＶＤＤのラインとノードＮ６３との間に接続される。電源電位供給回路６６は、プログラム回路６０の出力ノードＮ６１と対応のメモリセル電源配線ＭＶＬとの間に直列接続された偶数段（図では２段）のインバータ６７を含む。

ヒューズ６１がブローされていない場合は、電源電位ＶＤＤがヒューズ６１を介してノードＮ６１に与えられ、信号φＥが「Ｈ」レベルになってメモリセル電源配線ＭＶＬに電源電位ＶＤＤが与えられる。ヒューズ６１がブローされている場合は、電源投入時にキャパシタ６５を介してノードＮ６３に電源電位ＶＤＤが与えられ、ＭＯＳトランジスタ６２，６４が導通するとともにＭＯＳトランジスタ６３が非導通になり、信号φＥが「Ｌ」レベルになってメモリセル電源配線ＭＧＬが接地される。したがって、（１）〜（４）（７）（９）のショートがある場合でもスタンバイ電流が低減化される。このような方法は、上記特許文献１に開示されている。

しかし、この方法では、ヒューズ６１のブローが不十分である場合は、信号φＥが「Ｈ」レベルになってメモリセル電源配線ＭＶＬに電源電位ＶＤＤが与えられるので、スタンバイ電流の低減化が図れないという問題がある。

また、不良な行のメモリセル電源配線ＭＶＬを接地電位ＶＳＳに固定するので、スタンバイ時に「Ｈ」レベルになる信号の信号配線と接地電位ＶＳＳにされたメモリセル電源配線ＭＶＬとがショートしている場合は、スタンバイ電流不良が発生してしまう。

また、図１７の方法では、各メモリセル列に対応してヒューズ７０が設けられる。ヒューズ７０は、電源電位ＶＤＤのラインとＰチャネルＭＯＳトランジスタ３１，３２のソースとの間に介挿され、対応の列が不良である場合はブローされる。ヒューズ７０がブローされると、（５）（６）（８）のショートがある場合でも電源電位ＶＤＤのラインからＰチャネルＭＯＳトランジスタ３１，３２およびビット線対ＢＬ，／ＢＬを介して不良メモリセルのショート部分に流れる電流が遮断されるので、スタンバイ電流が低減化される。

しかし、この方法でも、ヒューズ７０のブローが不十分である場合は、スタンバイ電流の低減化も不十分になるという問題があった。

また、図１８の方法では、ＰチャネルＭＯＳトランジスタ３１，３２のゲートが接地電位ＶＳＳの代わりに信号φＥを受ける。スタンバイ時は、信号φＥが非活性化レベルの「Ｈ」レベルになってＰチャネルＭＯＳトランジスタ３１，３２が非導通になる。したがって、（５）（６）（８）のショートがある場合でも、電源電位ＶＤＤのラインからＰチャネルＭＯＳトランジスタ３１，３２およびビット線対ＢＬ，／ＢＬを介してそのメモリセルＭＣのショート部分に流れる電流が遮断されるので、スタンバイ電流が低減化される。アクティブ時は、信号φＥが活性化レベルの「Ｌ」レベルになってＰチャネルＭＯＳトランジスタ３１，３２が導通し、図１０で示したＳＲＡＭと同じ状態になる。

しかし、この方法では、スタンバイ時は各ビット線対ＢＬ，／ＢＬがフローティング状態にされるので、スタンバイモードから読出モードに移行したときに各ビット線対ＢＬ，／ＢＬを「Ｈ」レベルに充電するための時間が必要となり、読出速度が遅延するという問題がある。

また、図１３〜図１８で示した方法では、（１）〜（９）のショートのうちの一部のショートがあった場合にスタンバイ電流を低減化できても、他のショートがあった場合はスタンバイ電流を低減化できないという問題があった。たとえば図１３の方法では、（１）〜（４）（７）（９）のショートがあった場合はスタンバイ電流を低減化できるが、（６）のショートがある場合は「Ｈ」レベルのビット線ＢＬ，／ＢＬから「Ｌ」レベルのワード線ＷＬに電流がリークし、スタンバイ電流を低減化できない。また図１７の方法では、（５）（６）（８）のショートがあった場合はスタンバイ電流を低減化できるが、（１）〜（４）（７）（９）のショートがあった場合はメモリセル電源配線ＭＶＬから接地電位ＶＳＳのラインに電流がリークし、スタンバイ電流を低減化できない。

それゆえに、この発明の主たる目的は、スタンバイ電流が小さく、ラッチアップに強い半導体記憶装置を提供することである。

この発明に係る半導体記憶装置は、各々に基準電位が供給された複数のＰ型ウェルと、各々に電源電位が供給された複数のＮ型ウェルとがその主表面に設けられた半導体基板を有する半導体記憶装置であって、複数のＰ型ウェルおよび複数のＮ型ウェルの表面に複数行複数列に配置された複数のスタティック型メモリセルと、各行に対応して設けられたワード線と、各列に対応して設けられ、互いに相補な信号を伝搬するビット線対と、各行または列に対応して設けられ、対応する行または列の複数のメモリセルの電源ノードに共通に接続された第１の電源配線と、各ワード線に対応して設けられ、対応するワード線と基準電位が印加されるラインとの間に接続され、対応するワード線が選択されてない場合に導通する第１のトランジスタと、各第１の電源配線に対応して設けられ、対応する第１の電源配線と電源電位が印加されるラインとの間に接続され、第１のトランジスタの導通抵抗値よりも大きな導通抵抗値を有する第２のトランジスタとを備えたものである。

この発明に係る半導体記憶装置では、各行または列に対応して設けられ、対応する行または列の複数のメモリセルの電源ノードに共通に接続された第１の電源配線と、各ワード線に対応して設けられ、対応するワード線と基準電位が印加されるラインとの間に接続され、対応するワード線が選択されてない場合に導通する第１のトランジスタと、各第１の電源配線に対応して設けられ、対応する第１の電源配線と電源電位が印加されるラインとの間に接続され、第１のトランジスタの導通抵抗値よりも大きな導通抵抗値を有する第２のトランジスタとが設けられる。したがって、第２のトランジスタが第１のトランジスタの導通抵抗値よりも大きな所定の導通抵抗値を有するので、スタンバイ電流を低減化するとともに、ラッチアップ現象の発生を抑制することができる。

この発明の実施の形態１によるＳＲＡＭの要部を示す回路ブロック図である。 図１に示したプログラム回路の動作を示すタイムチャートである。 図１で説明したＳＲＡＭをより詳細に示す回路ブロック図である。 図３に示したＳＲＡＭの効果を説明するための回路図である。 図１に示したＳＲＡＭの効果を説明するための回路ブロック図である。 実施の形態１の変更例を示す回路ブロック図である。 この発明の実施の形態２によるＳＲＡＭの要部を示す回路ブロック図である。 図７に示したメモリセルの構成およびレイアウトを示す図である。 図８に示したメモリセルの基板を示す図である。 従来のＳＲＡＭの全体構成を示す回路ブロック図である。 図１０に示したメモリセルの構成およびレイアウトを示す図である。 図１１に示したメモリセルの基板を示す図である。 従来の他のＳＲＡＭの要部を示す回路ブロック図である。 図１３に示したＳＲＡＭをより詳細に示す回路ブロック図である。 図１４に示したＳＲＡＭの問題点を説明するための図である。 従来のさらに他のＳＲＡＭの要部を示す回路ブロック図である。 従来のさらに他のＳＲＡＭの要部を示す回路ブロック図である。 従来のさらに他のＳＲＡＭの要部を示す回路ブロック図である。

［実施の形態１］
図１は、この発明の実施の形態１によるＳＲＡＭの要部を示す回路ブロック図であって、図１３と対比される図である。

図１において、このＳＲＡＭが図１３のＳＲＡＭと異なる点は、ヒューズ５０がＰチャネルＭＯＳトランジスタ１およびプログラム回路２で置換されている点である。ＰチャネルＭＯＳトランジスタ１は、電源電位ＶＤＤ′のラインと対応のメモリセル電源配線ＭＶＬとの間に接続され、そのゲートはプログラム回路２の出力信号φＥを受ける。ＰチャネルＭＯＳトランジスタ１は、比較的大きな予め定められた導通抵抗値（１０ＫΩ程度以上）を有する。

プログラム回路２は、ヒューズ３、ＰチャネルＭＯＳトランジスタ４、ＮチャネルＭＯＳトランジスタ５、トランスファゲート６およびインバータ７〜９を含む。ヒューズ３、ＰチャネルＭＯＳトランジスタ４およびＮチャネルＭＯＳトランジスタ５は、電源電位ＶＤＤのラインと接地電位ＶＳＳのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタ４およびＮチャネルＭＯＳトランジスタ５のゲートは、リセット信号ＲＳＴを受ける。リセット信号ＲＳＴは、たとえば電源投入時に予め定められた時間Ｔ１だけ「Ｈ」レベルになる信号である。

トランスファゲート６およびインバータ８は、ＭＯＳトランジスタ４，５の間のノードＮ４とＰチャネルＭＯＳトランジスタ１のゲートとの間に直列接続される。信号ＲＳＴＤは、トランスファゲート６のＮチャネルＭＯＳトランジスタ側のゲートに直接入力されるとともに、インバータ７を介してＰチャネルＭＯＳトランジスタ側のゲートに入力される。信号ＲＳＴＤは、リセット信号ＲＳＴを予め定められた時間Ｔ２だけ遅延させた信号である。インバータ９は、インバータ８に逆並列に接続される。トランスファゲート６およびインバータ７〜９は、ラッチ回路を構成する。

図２は、図１に示したプログラム回路２の動作を示すタイムチャートである。図２において、初期状態では、信号ＲＳＴ，ＲＳＴＤはともに「Ｌ」レベルになっており、ＰチャネルＭＯＳトランジスタ４が導通するとともにＮチャネルＭＯＳトランジスタ５およびトランスファゲート６は非導通になっている。ある時刻ｔ１においてリセット信号ＲＳＴが「Ｌ」レベルから「Ｈ」レベルに立上げられると、ＰチャネルＭＯＳトランジスタ４が非導通になるとともにＮチャネルＭＯＳトランジスタ５が導通し、ノードＮ４が「Ｌ」レベルにリセットされる。

次いで時刻ｔ２において信号ＲＳＴＤが「Ｌ」レベルから「Ｈ」レベルに立上げられると、トランスファゲート６が導通して信号φＥが「Ｈ」レベルにリセットされる。次に、時刻ｔ３においてリセット信号ＲＳＴが「Ｈ」レベルから「Ｌ」レベルに立下げられると、ＰチャネルＭＯＳトランジスタ４が導通するとともにＮチャネルＭＯＳトランジスタ５が非導通になる。

このとき、ヒューズ３がブローされていない場合は、電源電位ＶＤＤがヒューズ３およびＰチャネルＭＯＳトランジスタ４を介してノードＮ４に与えられ、ノードＮ４が「Ｌ」レベルから「Ｈ」レベルに立上げられ、信号φＥが「Ｈ」レベルから「Ｌ」レベルに立下げられる。また、ヒューズ３が十分にブローされている場合は、ノードＮ４は「Ｌ」レベルのまま変化せず、信号φＥは「Ｈ」レベルのまま変化しない。また、ヒューズ３が不十分にブローされている場合は、不十分にブローされたヒューズ３が高い抵抗値を有するので、ノードＮ４の電位は徐々に上昇し、ノードＮ４の電位がインバータ８のしきい値電位を超えるのに長時間を要する。ノードＮ４の電位がインバータ８のしきい値電位を超えるまでは、信号φＥは「Ｈ」レベルのまま変化しない。次いで時刻ｔ４において信号ＲＳＴＤが「Ｈ」レベルから「Ｌ」レベルに立下げられると、トランスファゲート６が非導通になり、信号φＥのレベルがインバータ８，９によってラッチされる。

したがって、ヒューズ３がブローされていない場合は信号φＥが「Ｌ」レベルになり、ヒューズ３が十分にブローされている場合およびヒューズ３が不十分にブローされている場合は信号φＥが「Ｈ」レベルになる。

次に、このＳＲＡＭの使用方法について説明する。まず、各メモリセルＭＣが正常か否かをテストし、不良なメモリセルＭＣを含むメモリセル行をスペアのメモリセル行と置換するとともに、不良なメモリセルＭＣを含むメモリセル行に対応するプログラム回路２のヒューズ３をブローする。

ヒューズ３がブローされていないメモリセル行では、プログラム回路２の出力信号φＥが「Ｌ」レベルになってＰチャネルＭＯＳトランジスタ１が導通する。これにより、電源電位ＶＤＤ′のラインからＰチャネルＭＯＳトランジスタ１を介してその行のメモリセル電源配線ＭＶＬに電源電位ＶＤＤ′が与えられ、そのメモリセル行は正常に動作する。

また、ヒューズ３が十分にブローされたメモリセル行およびヒューズ３が不十分にブローされたメモリセル行では、プログラム回路２の出力信号φＥが「Ｈ」レベルになってＰチャネルＭＯＳトランジスタ１が非導通になる。これにより、その行のメモリセル電源配線ＭＶＬはフローティング状態にされ、その行のメモリセルＭＣにショート部分がある場合でもそのショート部分に電流は流れない。したがって、スタンバイ電流の低減化が図られる。

また、不良なメモリセル行のメモリセル電源配線ＭＶＬを図１６のＳＲＡＭのように接地するのではなくフローティング状態にする。したがって、スタンバイ時に「Ｈ」レベルになる信号を伝達する信号線とメモリセル電源配線ＭＶＬとがショートしている場合でも、その信号線とメモリセル電源配線ＭＶＬの間には電流は流れないので、スタンバイ電流の低減化が図られる。

また、図３は、このＳＲＡＭの構成をより詳細に示す図であって、図１４と対比される図である。図３において、このＳＲＡＭが図１４のＳＲＡＭと異なる点は、各ヒューズ５０がＰチャネルＭＯＳトランジスタ１で置換され、各メモリセル行に対応して図１で示したプログラム回路２が設けられている点である。図３では、図面の簡単化のため２つのメモリセル行のみが示されている。２つのプログラム回路２（図示せず）の出力信号φＥ１，φＥ２は、それぞれ２つのメモリセル行のＰチャネルＭＯＳトランジスタ１，１のゲートに入力される。

このＳＲＡＭは、ラッチアップに強い構成になっている。すなわち、このＳＲＡＭでも、図１５（ｂ）で説明したように、ウェルＮＷ，ＰＷおよび活性層ＰＡ，ＮＡによって抵抗素子５１，５２およびバイポーラトランジスタ５３，５４からなる放電回路が構成される。しかし、このＳＲＡＭでは、図４に示すように、電源電位ＶＤＤ′のラインとＮＰＮバイポーラトランジスタ５３のエミッタとの間に高い導通抵抗値を有するＰチャネルＭＯＳトランジスタ１が接続されているので、ラッチアップ現象が生じても電源電位ＶＤＤ′のラインから接地電位ＶＳＳのラインに流れる電流がＰチャネルＭＯＳトランジスタ１によって小さく制限される。たとえば、電源電位ＶＤＤ′を４Ｖとし、ヒューズ５０の抵抗値を１０Ωとし、ＰチャネルＭＯＳトランジスタ１の導通抵抗値を１０ＫΩとすると、ラッチアップ時に、図１５（ｂ）の回路では４００ｍＡの電流が流れるのに対し図４の回路では４００μＡの電流しか流れない。したがって、このＳＲＡＭは従来のＳＲＡＭよりもラッチアップに強い構成といえる。

さらに、このＳＲＡＭは、（７）および（９）のショートを検出しやすい構成となっている。すなわち、図５に示すように、メモリセル電源配線ＭＶＬとワード線ＷＬが低い抵抗値の異物１１によってショートされている（７）の場合について考える（異物１２については後述する）。ＰチャネルＭＯＳトランジスタ１および行デコーダ３４のＮチャネルＭＯＳトランジスタ３５（図１０参照）が導通している場合は、メモリセル電源配線ＭＶＬの電位は、電源電位ＶＤＤ′をＰチャネルＭＯＳトランジスタ１の導通抵抗値とＮチャネルＭＯＳトランジスタ３５の導通抵抗値とで分圧した電位になる。ただし、異物１１の抵抗値はＮチャネルＭＯＳトランジスタ３５の導通抵抗値よりも十分に小さいものとする。

したがって、ＰチャネルＭＯＳトランジスタ１の導通抵抗値がＮチャネルＭＯＳトランジスタ３５の導通抵抗値よりも十分に小さい場合は、メモリセル電源配線ＭＶＬの電位はほぼ電源電位ＶＤＤ′となり、メモリセルＭＣの動作不良は生じない。このため、テストではこのメモリセル行は正常と判断され、スペアメモリセル行と置換されず、ＰチャネルＭＯＳトランジスタ１は導通状態にされる。しかし、電源電位ＶＤＤ′のラインからＰチャネルＭＯＳトランジスタ１、メモリセル電源配線ＭＶＬ、異物１１、ワード線ＷＬおよびＮチャネルＭＯＳトランジスタ３５を介して接地電位ＶＳＳのラインに電流がリークするので、スタンバイ電流不良が生じる。

しかし、このＳＲＡＭではＰチャネルＭＯＳトランジスタ１の導通抵抗値をＮチャネルＭＯＳトランジスタ３５の導通抵抗値よりも大きくするので、メモリセル電源配線ＭＶＬの電位は電源電位ＶＤＤ′の１／２以下になり、メモリセルＭＣは正常に動作しない。このため、テストではこのメモリセル行は不良であると判断され、スペアメモリセル行と置換され、ＰチャネルＭＯＳトランジスタ１は非導通にされる。したがって、異物１１には電流は流れず、スタンバイ電流が低減化される。

次に、メモリセル電源配線ＭＶＬとメモリセル接地配線ＭＧＬとが低い抵抗値の異物１２によってショートされている（９）の場合について考える。ＰチャネルＭＯＳトランジスタ１が導通している場合は、メモリセル電源配線ＭＶＬの電位は、電源電位ＶＤＤ′をＰチャネルＭＯＳトランジスタ１の導通抵抗値と異物１２の抵抗値とで分圧した電位になる。

したがって、ＰチャネルＭＯＳトランジスタ１の導通抵抗値が異物１２の抵抗値よりも十分に小さい場合は、メモリセル電源配線ＭＶＬの電位はほぼ電源電位ＶＤＤ′となり、メモリセルＭＣの動作不良は生じない。このため、テストではこのメモリセル行は正常と判断され、スペアメモリセル行と置換されず、ＰチャネルＭＯＳトランジスタ１は導通状態にされる。したがって、電源電位ＶＤＤ′のラインからＰチャネルＭＯＳトランジスタ１、メモリセル電源配線ＭＶＬ、異物１２およびメモリセル接地配線ＭＧＬを介して接地電位ＶＳＳのラインに電流がリークするので、スタンバイ電流不良が生じる。

しかし、このＳＲＡＭでは、ＰチャネルＭＯＳトランジスタ１の導通抵抗値を比較的高い値にするので、異物１２の抵抗値がＰチャネルＭＯＳトランジスタ１の導通抵抗値よりも小さい場合は、メモリセル電源配線ＭＶＬの電位は電源電位ＶＤＤ′の１／２以下になり、メモリセルＭＣは正常に動作しない。このため、テストではこのメモリセル行は不良であると判断され、スペアメモリセル行と置換され、ＰチャネルＭＯＳトランジスタ１は非導通にされる。したがって、異物１２には電流は流れず、スタンバイ電流が低減化される。

なお、この実施の形態１では、電源電位ＶＤＤ′のラインとメモリセル電源配線ＭＶＬとの間に高い導通抵抗値を有するＰチャネルＭＯＳトランジスタ１を接続したが、図６に示すように、電源電位ＶＤＤ′のラインとメモリセル電源配線ＭＶＬとの間に低い導通抵抗値を有するＰチャネルＭＯＳトランジスタ１３と高い抵抗値（１０ＫΩ程度以上）を有する抵抗素子１４とを直列接続しても同じ効果が得られる。この場合は、電源電位ＶＤＤ′のラインとメモリセル電源配線ＭＶＬとの間の抵抗値を容易かつ正確に設定することができる。

［実施の形態２］
図７は、この発明の実施の形態２によるＳＲＡＭの要部を示す回路ブロック図であって、図１０と対比される図である。

図７において、このＳＲＡＭが図１０のＳＲＡＭと異なる点は、メモリセルＭＣが横長型であり、各ビット線対ＢＬ，／ＢＬに対してＰチャネルＭＯＳトランジスタ２１，２２が追加されており、メモリセル電源配線ＭＶＬが各列に対応して設けられてビット線対ＢＬ，／ＢＬと同じ方向に延在し、各メモリセル列に対応して図１のプログラム回路２（図示せず）が設けられている点である。

ＰチャネルＭＯＳトランジスタ２１は、電源電位ＶＤＤのラインとＰチャネルＭＯＳトランジスタ３１，３２のソースとの間に接続される。ＰチャネルＭＯＳトランジスタ２２は、図１のＰチャネルＭＯＳトランジスタ１と同様に比較的高い抵抗値（１０ＫΩ程度以上）を有し、電源電位ＶＤＤ′のラインとメモリセル電源配線ＭＶＬとの間に接続される。それぞれｎ列（ただし、ｎは自然数である）に対応して設けられたｎ個のプログラム回路２の出力信号φＥ１〜φＥｎの各々は、対応の列のＰチャネルＭＯＳトランジスタ２１，２２のゲートに入力される。

横長型メモリセルＭＣは、図８（ａ）に示すように、図１１（ａ）（ｂ）で示した縦長型メモリセルＭＣと同様に、負荷トランジスタ（ＰチャネルＭＯＳトランジスタ）４１，４２、ドライバトランジスタ（ＮチャネルＭＯＳトランジスタ）４３，４４およびアクセストランジスタ（ＮチャネルＭＯＳトランジスタ）４５，４６を含む。横長型メモリセルＭＣと縦長型メモリセルＭＣでは、トランジスタ４１〜４６などのレイアウトが異なる。

すなわち、横長型メモリセルＭＣは、図８（ｂ）に示すように、１つのＮ型ウェルＮＷとその両側に配置されたＰ型ウェルＰＷ，ＰＷの表面に形成される。まず、Ｎ型ウェルＮＷから一方のＰ型ウェルＰＷにわたって図中Ｘ方向に延在するゲート電極ＧＥ１と、Ｎ型ウェルＮＷから他方のＰ型ウェルＰＷにわたって図中Ｘ方向に延在するゲート電極ＧＥ２と、一方のＰ型ウェルＰＷ上に図中Ｘ方向に延在するゲート電極ＧＥ３と、他方のＰ型ウェルＰＷ上に図中Ｘ方向に延在するゲート電極ＧＥ４とがポリシリコン層によって形成される。

次いで、一方のＰ型ウェルＰＷにおいてゲート電極ＧＥ１，ＧＥ３を横切るようにしてＮ型活性層ＮＡ１が形成され、他方のＰ型ウェルＰＷにおいてゲート電極ＧＥ２，ＧＥ４を横切るようにしてＮ型活性層ＮＡ２が形成され、Ｎ型ウェルＮＷにおいてそれぞれゲート電極ＧＥ１，ＧＥ２を横切るようにしてＰ型活性層ＰＡ１，ＰＡ２が形成される。

ゲート電極ＧＥ１とＰ型活性層ＰＡ１、ゲート電極ＧＥ２とＰ型活性層ＰＡ２は、それぞれＰチャネルＭＯＳトランジスタ４１，４２を構成する。ゲート電極ＧＥ１とＮ型活性層ＮＡ１、ゲート電極ＧＥ３とＮ型活性層ＮＡ１は、それぞれＮチャネルＭＯＳトランジスタ４３，４５を構成する。ゲート電極ＧＥ２とＮ型活性層ＮＡ２、ゲート電極ＧＥ４とＮ型活性層ＮＡ２は、それぞれＮチャネルＭＯＳトランジスタ４４，４６を構成する。

次に、Ｎ型活性層ＮＡ１の中央部、Ｐ型活性層ＰＡ１の一方端部およびゲート電極ＧＥ２の一方端部にわたってローカル配線ＬＬ１が形成されるとともに、Ｎ型活性層ＮＡ２の中央部、Ｐ型活性層ＰＡ１の一方端部およびゲート電極ＧＥ１の一方端部にわたってローカル配線ＬＬ２が形成される。図８（ｂ）において、ローカル配線ＬＬ１と活性層ＮＡ１，ＰＡ１とが重なっている部分は導通している。ローカル配線ＬＬ２と活性層ＮＡ２，ＰＡ２とが重なっている部分は導通している。ゲート電極ＧＥ２とローカル配線ＬＬ１、ゲート電極ＧＥ１とローカル配線ＬＬ２は、それぞれコンタクトホールＣＨ，ＣＨを介して互いに接続される。

次に図８（ｃ）に示すように、図中Ｘ方向に延在する複数のメタル配線ＭＬが第１アルミ配線層によって形成され、さらにその上方に、図中Ｙ方向に延在するメモリセル接地配線ＭＧＬ、ビット線ＢＬ、メモリセル電源配線ＭＶＬ、ビット線／ＢＬおよびメモリセル接地線ＭＧＬが第２アルミ配線層によって形成される。複数のメタル配線ＭＬのうちメモリセルＭＣの中央部を横切るメタル配線は、ワード線ＷＬとなる。

Ｐ型活性層ＰＡ１の一方端部（ＰチャネルＭＯＳトランジスタ４１のソース）は、コンタクトホールＣＨ、メタル配線ＭＬおよびビアホールＶＨを介してメモリセル電源配線ＭＶＬに接続される。Ｐ型活性層ＰＡ２の一方端部（ＰチャネルＭＯＳトランジスタ４２のソース）は、コンタクトホールＣＨ、メタル配線ＭＬおよびビアホールＶＨを介してメモリセル電源配線ＭＶＬに接続される。

Ｎ型活性層ＮＡ１の一方端部（ＮチャネルＭＯＳトランジスタ４３のソース）は、コンタクトホールＣＨ、メタル配線ＭＬおよびビアホールＶＨを介してメモリセル接地配線ＭＧＬに接続される。Ｎ型活性層ＮＡ２の一方端部（ＮチャネルＭＯＳトランジスタ４４のソース）は、コンタクトホールＣＨ、メタル配線ＭＬおよびビアホールＶＨを介してメモリセル接地配線ＭＧＬに接続される。

Ｎ型活性層ＮＡ１の他方端部（ＮチャネルＭＯＳトランジスタ４５のドレイン）は、コンタクトホールＣＨ、メタル配線ＭＬおよびビアホールＶＨを介してビット線ＢＬに接続される。Ｎ型活性層ＮＡ２の他方端部（ＮチャネルＭＯＳトランジスタ４６のドレイン）は、コンタクトホールＣＨ、メタル配線ＭＬおよびビアホールＶＨを介してビット線／ＢＬに接続される。ゲート電極ＧＥ３，ＧＥ４は、それぞれコンタクトホールＣＨを介してワード線ＷＬに接続される。

メモリセルＭＣの基板は、図９に示すように、トリプルウェル構造にされている。すなわち、Ｐ型シリコン基板２３の表面にＮ+型埋込層２４が形成され、さらにその表面に複数（図では４つ）のＰ型ウェルＰＷが形成され、４つのＰ型ウェルＰＷの間にそれぞれ３つのＮ型ウェルＮＷが形成される。各メモリセルＭＣは、Ｎ型ウェルＮＷとその両側に隣接するＰ型ウェルＰＷの表面に形成される。Ｐ型ウェルＰＷは、図中Ｘ方向に隣接する２つのメモリセルＭＣで共用される。図９では、４行３列に配置された１２個のメモリセルＭＣが示されている。

次に、このＳＲＡＭの使用法について説明する。まず、各メモリセルＭＣが正常か否かをテストし、不良なメモリセルＭＣを含むメモリセル列をスペアのメモリセル列と置換するとともに、不良なメモリセルＭＣを含むメモリセル列に対応するプログラム回路２のヒューズ３をブローする。

ヒューズ３がブローされていないメモリセル列では、プログラム回路２の出力信号（たとえばφＥ１〜φＥｎ−１）が「Ｌ」レベルになってＰチャネルＭＯＳトランジスタ２１，２２が導通する。これにより、電源電位ＶＤＤのラインからＰチャネルＭＯＳトランジスタ２１，３１，３２を介してビット線ＢＬ，／ＢＬに電源電位ＶＤＤが与えられるとともに、電源電位ＶＤＤ′のラインからＰチャネルＭＯＳトランジスタ２２を介してメモリセル電源配線ＭＶＬに電源電位ＶＤＤ′が与えられ、各メモリセル列が正常に動作する。

ヒューズ３がブローされたメモリセル列では、プログラム回路２の出力信号（この場合はφＥｎ）が「Ｈ」レベルになってＰチャネルＭＯＳトランジスタ２１，２２が非導通になる。これにより、その列のビット線ＢＬ，／ＢＬおよびメモリセル電源配線ＭＶＬはフローティング状態にされ、その列のメモリセルＭＣに（１）〜（９）のショートが発生している場合でもショート部分に電流は流れない。したがって、このＳＲＡＭでは、１つのヒューズ３をブローするだけで、（１）〜（９）のショートによって発生するリーク電流をなくすことができ、スタンバイ電流の低減化を図ることができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１，４，１３，２１，２２，４１，４２，６４ ＰチャネルＭＯＳトランジスタ、２，６０ プログラム回路、３，５０，６１，７０ ヒューズ、５，３５，４３〜４６，６２，６３ ＮチャネルＭＯＳトランジスタ、６ トランスファゲート、７〜９，６７ インバータ、１１，１２ 異物、１４，５１，５２ 抵抗素子、２３，４７ Ｐ型シリコン基板、２４，４８ Ｎ+型埋込層、３１，３２ ビット線負荷、３３ 列選択ゲート、３４ 行デコーダ、３６ 制御回路、３７ 列デコーダ、３８ 書込回路、３９ 読出回路、５３ ＰＮＰバイポーラトランジスタ、５４ ＮＰＮバイポーラトランジスタ、６６ 電源電位供給回路、ＰＷ Ｐ型ウェル、ＮＷ Ｎ型ウェル、ＰＡ Ｐ型活性層、ＮＡ Ｎ型活性層、ＧＥ ゲート電極、ＭＣ メモリセル、ＷＬ ワード線、ＢＬ，／ＢＬ ビット線対、ＣＳＬ 列選択線、ＩＯ，／ＩＯ データ入出力線対、ＭＶＬ メモリセル電源配線、ＭＧＬ メモリセル接地配線、ＷＶＬ ウェル電源配線、ＷＧＬ ウェル接地配線、ＣＨ コンタクトホール、ＶＨ ビアホール、ＬＬ ローカル配線、ＭＬ メタル配線。

Claims (6)

1. 各々に基準電位が供給された複数のＰ型ウェルと、各々に電源電位が供給された複数のＮ型ウェルとがその主表面に設けられた半導体基板を有する半導体記憶装置であって、
   前記複数のＰ型ウェルおよび前記複数のＮ型ウェルの表面に複数行複数列に配置された複数のスタティック型メモリセルと、
   各行に対応して設けられたワード線と、
   各列に対応して設けられ、互いに相補な信号を伝搬するビット線対と、
   各行または列に対応して設けられ、対応する行または列の複数のメモリセルの電源ノードに共通に接続された第１の電源配線と、
   各ワード線に対応して設けられ、対応するワード線と基準電位が印加されるラインとの間に接続され、対応するワード線が選択されていない場合に導通する第１のトランジスタと、
   各第１の電源配線に対応して設けられ、対応する第１の電源配線と電源電位が印加されるラインとの間に接続され、前記第１のトランジスタの導通抵抗値よりも大きな導通抵抗値を有する第２のトランジスタとを備える、半導体記憶装置。
2. 前記複数のＰ型ウェルおよび前記複数のＮ型ウェルは第１の方向に沿って１つずつ交互に配列され、
   さらに、前記第１の方向に延在し、前記複数のＮ型ウェルの各々に接続された第２の電源配線を備える、請求項１に記載の半導体記憶装置。
3. 前記第２の電源配線は前記第１の電源配線と交差している、請求項２に記載の半導体記憶装置。
4. 前記第１のトランジスタはＮ型トランジスタであり、前記第２のトランジスタはＰ型トランジスタである、請求項１から請求項３までのいずれか１項に記載の半導体記憶装置。
5. 前記第２のトランジスタは１０ｋΩ以上の導通抵抗値を有する、請求項１から請求項４までのいずれか１項に記載の半導体記憶装置。
6. さらに、各行または列に対応して設けられ、対応の行または列が不良である場合に前記第２のトランジスタを非導通にするプログラム回路を備える、請求項１から請求項５までのいずれか１項に記載の半導体記憶装置。

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