JP2011165271A - 半導体記憶装置および半導体記憶装置の試験方法 - Google Patents

Abstract

【課題】ストレス試験の条件設定の自由度が大きく、様々な欠陥を検出可能な半導体記憶装置及び半導体記憶装置の試験方法を提供することである。
【解決手段】本発明にかかる半導体記憶装置は、行列状に配置された複数のメモリセル１０と、メモリセルの行毎に対応して配線された複数のワード線ＷＬと、メモリセル１０の列毎に対応して配線された複数のビット線対ＢＬ、ＸＢＬと、テストモードの書き込み期間に、ワード線ＷＬに第１の電圧を印加することでメモリセル１０へデータを書き込み、書き込み期間の後のストレス印加期間に、ビット線対ＢＬ、ＸＢＬにプリチャージ電圧を印加すると共に、前記書き込み期間よりも長い時間、ワード線ＷＬに任意の電圧値である第２の電圧を印加する制御回路と、を有する。
【選択図】図１

Description

本発明は半導体記憶装置および半導体記憶装置の試験方法に関し、特にＳＲＡＭ（Static Random Access Memory）のメモリセルの欠陥を検出することが可能な半導体記憶装置および半導体記憶装置の試験方法に関する。

ＳＲＡＭのメモリセルとして、６個のＭＯＳトランジスタから構成されたＣＭＯＳ型の６トランジスタセルがある。これは、２つのＣＭＯＳインバータからなるフリップフロップと、フリップフロップの両ノードを、ビット線対に接続する２つのアクセストランジスタからなる。ＳＲＡＭは、データ記憶を、フリップフロップを用いて行うので、データ保持が安定的にできるという特徴がある。

ＳＲＡＭセルの安定性指標の一つに、スタティックノイズマージン（Static Noise Margin（ＳＮＭ））がある。スタティックノイズマージンとは、ワード線を活性化した時に、メモリセルが保持しているデータが破壊されないかどうかを表す指標であり、スタティックノイズマージンが大きいほど読み出し時のメモリセルは安定である。

特許文献１には、経時的又は動作環境の変化によりＳＲＡＭセルの特性が悪化しても、適切な動作マージンを確保することができる半導体記憶装置に関する技術が開示されている。図１３は特許文献１に開示されている半導体記憶装置（ＳＲＡＭ）を説明するための回路図である。図１３に示すＳＲＡＭセルは、ＰＭＯＳトランジスタ１０８とＮＭＯＳトランジスタ１０９とで構成されたインバータ１２１と、ＰＭＯＳトランジスタ１１１とＮＭＯＳトランジスタ１１２とで構成されたインバータ１２２と、を有する。また、ビット線対（ＢＬ、ＮＢＬ）１０６、１０７と２つのインバータ１２１、１２２との接続を制御する２つのＮＭＯＳトランジスタ１１３、１１４を有する。２つのＮＭＯＳトランジスタ１１３、１１４のゲートはワード線１０５と接続されている。

インバータ１２２の出力はノード１１５を介してインバータ１２１の入力に接続され、インバータ１２１の出力はノード１１６を介してインバータ１２２の入力に接続されている。つまり、インバータ１２１、１２２はフリップフロップを構成している。ノード１１５はＮＭＯＳトランジスタ１１３を介してビット線ＢＬ（１０６）と接続され、ノード１１６はＮＭＯＳトランジスタ１１４を介してビット線ＮＢＬ（１０７）と接続されている。

また、インバータ１２１を構成するＰＭＯＳトランジスタ１０８のソース、及びインバータ１２２を構成するＰＭＯＳトランジスタ１１１のソースには、ノード１００から電源電圧ＶＤＤＭが供給される。ＳＲＡＭセルに電源電圧ＶＤＤＭを供給する回路は、リード／ライト制御回路１０３とラッチ電位制御回路１０１とを備える。リード／ライト制御回路１０３にはテストモード設定ピン１０２が設けられている。テストモード設定ピン１０２は、通常の読み出し／書き込み動作を行なうノーマルモード、又はＳＮＭ値を経時劣化後と同等かそれ以下の状態とするＳＮＭストレステストモードを指定するために使用される。

リード／ライト制御回路１０３は、テストモードに設定された場合、読み出し動作時の少なくともワード線１０５が開いている間、ノードＶＤＤＭＣＯＮＴ１０４がハイ電位となる制御を行なう。そして、ラッチ電位制御回路１０１はノードＶＤＤＭＣＯＮＴ１０４がハイ電位となった場合に、インバータ１２１、１２２に供給する電源電圧ＶＤＤＭを若干下げる制御を行なう。

このように、特許文献１に開示されているＳＲＡＭセルでは、テストモード時に、ビット線対（ＢＬ、ＮＢＬ）１０６、１０７のレベルを保ったままの状態で、インバータ１２１、１２２に供給される電源電圧ＶＤＤＭを低くし、インバータ１２１、１２２の論理閾値を低下させることができる。これにより、インバータ１２１、１２２のラッチの保持能力を意図的に低下させることができるため、ＳＮＭの低い状態を作り出すことができる。よって、特許文献１に開示されている半導体記憶装置では、ＳＮＭを低下させたストレス試験を実施することができるので、適切な動作マージンを確保することが可能となる。

特開２００７−１５７２８７号公報

特許文献１にかかる半導体記憶装置の試験方法では、ＳＮＭを低下させたストレス試験を実施する際に、インバータ１２１、１２２に供給される電源電圧ＶＤＤＭを低くしている。このため、ドライブトランジスタ（ＮＭＯＳトランジスタ１０９、１１２）のソースフォロアによる電位の浮きが小さくなるため、例えばロードトランジスタ（ＰＭＯＳトランジスタ１０８、１１１）のソースとメモリセル電源間に存在する抵抗性欠陥（図４参照）を検出する感度を高くできない。

また、特許文献１にかかる半導体記憶装置の試験方法では、ＳＮＭ不足の発生原因がＰＭＯＳトランジスタ１０８、１１１の劣化を含めた負荷側に生じた欠陥としており、この欠陥を検出対象としている。このため、ＰＭＯＳトランジスタ１０８、１１１以外の要因（例えばノード１１５、１１６のリークに起因する不良。図５参照）に対応できていない。

このように、特許文献１にかかる半導体記憶装置及び半導体記憶装置の試験方法では、ストレス試験の条件設定の自由度が小さく、検出可能な欠陥レベルが限定されてしまうという問題があった。

本発明にかかる半導体記憶装置は、行列状に配置された複数のメモリセルと、前記メモリセルの行毎に対応して配線された複数のワード線と、前記メモリセルの列毎に対応して配線された複数のビット線対と、テストモードの書き込み期間に、前記ワード線に第１の電圧を印加することで前記メモリセルへデータを書き込み、前記書き込み期間の後のストレス印加期間に、前記ビット線対にプリチャージ電圧を印加すると共に、前記書き込み期間よりも長い時間、前記ワード線に任意の電圧値である第２の電圧を印加する制御回路と、を有する。

本発明にかかる半導体記憶装置では、テストモードにおいて、データが記憶されているメモリセルの２つのノードの電位が反転し易い状態を意図的に作り出すことができる。さらに、ノード電位の遷移時間に対応した自由度が大きい、ＳＮＭストレス試験を実施することができるので、ＳＮＭの弱いセルを高感度で検出することが可能となる。

本発明にかかる、行列状に配置された複数のメモリセルと、前記メモリセルの行毎に対応して配線された複数のワード線と、前記メモリセルの列毎に対応して配線された複数のビット線対と、を備えた半導体記憶装置の試験方法は、テストモードの書き込み期間に、前記ワード線に第１の電圧を印加することで前記メモリセルへデータを書き込み、前記書き込み期間の後のストレス印加期間に、前記ビット線対にプリチャージ電圧を印加すると共に、前記書き込み期間よりも長い時間、前記ワード線に任意の電圧値である第２の電圧を印加する。

本発明にかかる半導体記憶装置の試験方法では、テストモードにおいて、データが記憶されているメモリセルの２つのノードの電位が反転し易い状態を意図的に作り出すことができる。さらに、ノード電位の遷移時間に対応した自由度が大きい、ＳＮＭストレス試験を実施することができるので、ＳＮＭの弱いセルを高感度で検出することが可能となる。

本発明により、ストレス試験の条件設定の自由度が大きく、様々な欠陥を検出可能な、より品質の高い半導体記憶装置及び半導体記憶装置の試験方法を提供することが可能となる。

実施の形態１にかかる半導体記憶装置の回路図である。 実施の形態１にかかる半導体記憶装置の動作を説明するためのタイミングチャートである。 実施の形態１にかかる半導体記憶装置の動作を説明するためのタイミングチャートである。 本発明の動作原理を説明するための回路図である。 本発明の動作原理を説明するための回路図である。 実施の形態１にかかる半導体記憶装置の動作を説明するためのタイミングチャートである。 実施の形態１にかかる半導体記憶装置の回路図である。 実施の形態１にかかる半導体記憶装置の制御回路を示すブロック図である。（ａ）は電源が外部電源ＶＤＤのみの場合であり、（ｂ）は電源が外部電源ＶＤＤと外部電源ＶＤＤＭの場合である。 実施の形態２にかかる半導体記憶装置の動作を説明するためのタイミングチャートである。 実施の形態３にかかる半導体記憶装置の動作を説明するためのタイミングチャートである。 実施の形態３にかかる半導体記憶装置の動作を説明するためのタイミングチャートである。 実施の形態３にかかる半導体記憶装置の制御回路を示すブロック図である。（ａ）は電源が外部電源ＶＤＤのみの場合であり、（ｂ）は電源が外部電源ＶＤＤと外部電源ＶＤＤＭの場合である。 特許文献１にかかる半導体記憶装置を説明するための回路図である。

実施の形態１
以下、図面を参照して本発明の実施の形態１について説明する。図１は本実施の形態にかかる半導体記憶装置を説明するための回路図である。図１に示す半導体記憶装置は、ワード線ＷＬ、ビット線対ＢＬ、ＸＢＬに接続されたメモリセル１０と、ビット線対ＢＬ、ＸＢＬをプリチャージするプリチャージ回路２０と、制御回路３０とを備える。本実施の形態にかかる半導体記憶装置では複数のメモリセルが行列状に配置されており、このメモリセルの行毎に対応して複数のワード線が配線されている。また、メモリセルの列毎に対応して複数のビット線対が配線されている。図１では、代表して１つのメモリセルについて図示している。

メモリセル１０は、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１とで構成されたインバータ１１と、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２とで構成されたインバータ１２と、を有する。また、ビット線対ＢＬ、ＸＢＬと２つのインバータ１１、１２との接続を制御する２つのＮＭＯＳトランジスタＭＮ３、ＭＮ４を有する。２つのＮＭＯＳトランジスタＭＮ３、ＭＮ４のゲートはワード線ＷＬと接続されている。

インバータ１１の出力はノードＮＤを介してインバータ１２の入力に接続され、インバータ１２の出力はノードＸＮＤを介してインバータ１１の入力に接続されている。つまり、インバータ１１、１２はフリップフロップを構成している。インバータ１１を構成するトランジスタＭＰ１のソース、及び第２のインバータを構成するトランジスタＭＰ２のソースは電源ＶＤＤと接続されている。また、インバータ１１を構成するトランジスタＭＮ１のソース、及び第２のインバータを構成するトランジスタＭＮ２のソースは電源ＶＳＳ（接地電位）と接続されている。ノードＮＤはトランジスタＭＮ３を介してビット線ＢＬと接続され、ノードＸＮＤはトランジスタＭＮ４を介してビット線ＸＢＬと接続されている。

例えば、メモリセル１０のノードＮＤにローレベル（以下、Ｌレベルと記載する）、ノードＸＮＤにハイレベル（以下、Ｈレベルと記載する）のデータを書き込む際は、データドライバ（不図示）を用いてビット線ＢＬをＬレベル、ビット線ＸＢＬをＨレベルとする。そして、この状態でワード線ＷＬをＨレベルとすることで、トランジスタＭＮ３、ＭＮ４がオン状態となり、ノードＮＤとビット線ＢＬが、またノードＸＮＤとビット線ＸＢＬが接続される。このとき、ビット線ＢＬはＬレベルなのでノードＮＤはＬレベルとなり、また、ノードＸＮＤはＨレベルなのでノードＸＮＤはＨレベルとなる。

その後、ワード線ＷＬをＬレベルとすることで、トランジスタＭＮ３、ＭＮ４がオフ状態となる。このとき、２つのインバータ１１、１２で構成されるフリップフロップにより、ノードＮＤにはＬレベルの電圧が、またノードＸＮＤにはＨレベルの電圧が保持される。なお、ノードＮＤにＨレベル、ノードＸＮＤにＬレベルの信号を書き込む場合は、ビット線ＢＬをＨレベル、ＸＢＬをＬレベルとする。

一方、メモリセル１０に書き込まれたデータを読み出す際は、ワード線ＷＬをＨレベルとしてトランジスタＭＮ３、ＭＮ４をオン状態とする。このとき、ノードＮＤ（Ｌレベル）とビット線ＢＬが、またノードＸＮＤ（Ｈレベル）とビット線ＸＢＬが接続される。そして、このときのビット線対ＢＬ、ＸＢＬの電圧の変化を、ビット線対ＢＬ、ＸＢＬと接続されているセンスアンプ（不図示）を用いて検出することでメモリセル１０に書き込まれたデータを読み出すことができる。

プリチャージ回路２０は、例えば３つのＰＭＯＳトランジスタＭＰ３、ＭＰ４、ＭＰ５で構成することができる。トランジスタＭＰ３のソースは電源ＶＤＤと接続され、ドレインはビット線ＢＬと接続され、ゲートにはプリチャージ制御信号４２が供給される。トランジスタＭＰ４のソースは電源ＶＤＤと接続され、ドレインはビット線ＸＢＬと接続され、ゲートにはプリチャージ制御信号４２が供給される。トランジスタＭＰ５のソース・ドレインはそれぞれビット線対ＢＬ、ＸＢＬと接続され、ゲートにはプリチャージ制御信号４２が供給される。

プリチャージ制御信号４２がＨレベルの場合、トランジスタＭＰ３、ＭＰ４、ＭＰ５はオフ状態となるため、ビット線対ＢＬ、ＸＢＬはプリチャージされない。一方、プリチャージ制御信号４２がＬレベルの場合、トランジスタＭＰ３、ＭＰ４、ＭＰ５はオン状態となるため、ビット線対ＢＬ、ＸＢＬはプリチャージされる。なお、プリチャージ回路２０は、上記構成に限定されることはなく、同様の動作をする回路であれば上記以外の構成を有する回路を用いてもよい。

制御回路３０は、ワード線ＷＬを駆動するワードドライバ４０の電源にワードドライバ電源電圧４５を出力する。また、制御回路３０は、プリチャージ回路２０の電源線にプリチャージ電源電圧４６を出力する。図１では、代表して１つのメモリセル１０について図示しているため、制御回路３０は１つのワード線ＷＬへの出力を示しているが、制御回路３０はメモリセルに対応して設けられた複数のワードドライバに対して電源を供給することができる。また、制御回路３０はプリチャージ回路が複数ある場合は複数のプリチャージ回路にプリチャージ電源を供給することができる。

次に、本実施の形態にかかる半導体記憶装置の動作について説明する。図２は本実施の形態にかかる半導体記憶装置の動作を説明するためのタイミングチャートである。本実施の形態にかかる半導体記憶装置では、動作モード信号がＬレベルの時は通常動作モードで動作し、動作モード信号がＨレベルの時はテストモードで動作する。また、メモリセル１０にはメモリセル電源（ＶＤＤ）が供給されている。

通常動作モードの場合、制御回路３０は動作モード信号を受けてプリチャージ電源線にプリチャージ電源電圧４６としてＶＤＤを出力する。メモリセル１０に対するデータの書き込み及び読み出しの前に、Ｌレベルのプリチャージ制御信号４２によりビット線対ＢＬ、ＸＢＬはＶＤＤにプリチャージされる。また、メモリセル１０へのデータの書き込み及び読み出しのタイミングではＨレベルのプリチャージ制御信号４２により、ビット線対ＢＬ、ＸＢＬへのプリチャージは停止する。また、制御回路３０はワードドライバ４０の電源線にワードドライバ電源電圧４５としてＶＤＤを出力する。メモリセル１０に対するデータの書き込み及び読み出しのタイミングで、ワード線ＷＬに供給電圧に応じたＨレベルのワード線信号４３をワード線制御信号４１に対応して出力する。通常動作モードにおける半導体記憶装置の動作は一般的な半導体記憶装置の動作と同様であるので、詳細な説明は省略する。

次に、テストモードの場合の半導体記憶装置の動作について説明する。本実施の形態にかかる半導体記憶装置のテストは、（１）メモリセル１０へのデータの書き込み（Ｔ２〜Ｔ３）、（２）メモリセル１０へのストレス印加（Ｔ４〜Ｔ５）、（３）メモリセル１０に保持されているデータの読み出し（Ｔ６〜Ｔ７）、の３つの動作により実施される。なお、本実施の形態では（１）のメモリセル１０へのデータの書き込みをテストモードにおいて実施しているが、通常動作モードにおいて予めメモリセル１０にテスト用のデータを書き込み、上記（２）、（３）の動作をテストモードにおいて実施してもよい。

まず、Ｔ１のタイミングで動作モード信号を通常動作モードからテストモードに遷移させる。このタイミングの前後において、制御回路３０はプリチャージ回路２０の電源線に対して電源電圧４６としてＶＤＤを供給し、これがＬレベルのプリチャージ制御信号４２によりビット線対ＢＬ、ＸＢＬに出力されている。

Ｔ２のタイミングで、プリチャージ制御信号４２をＬレベルからＨレベルに遷移させる。このタイミングでビット線対ＢＬ、ＸＢＬへのプリチャージ電圧の供給が停止される。また、Ｔ２のタイミングでデータドライバ（不図示）からビット線対ＢＬ、ＸＢＬに対してテスト用のデータが出力される。本実施の形態では、例えばノードＮＤにＬレベル、ノードＸＮＤにＨレベルのデータをテスト用データとして書き込む場合について説明する。この場合、ビット線ＢＬはＬレベル、ビット線ＸＢＬはＨレベルとなる。この状態でワード線ＷＬにＨレベルのワード線制御信号４１がワードドライバ４０を介して供給されると、トランジスタＭＮ３、ＭＮ４がオン状態となり、ビット線ＢＬとノードＮＤが、またビット線ＸＢＬとノードＸＮＤが接続される。このときのワード線を駆動するワード線信号４３の電圧、つまりトランジスタＭＮ３、ＭＮ４のゲートに供給される電圧を第１の電圧とする。

Ｔ３のタイミングで、ワード線信号４３をＨレベルからＬレベルに遷移させる。このとき、トランジスタＭＮ３、ＭＮ４がオフ状態となり、ノードＮＤにはＬレベルの信号が、またノードＸＮＤにはＨレベルの信号が保持される。また、Ｔ３のタイミングでプリチャージ制御信号４２をＨレベルからＬレベルに遷移させる。これにより、ビット線対ＢＬ、ＸＢＬにはプリチャージ電圧が印加される。

次に、Ｔ４のタイミングでワード線ＷＬにＨレベルのワード線信号４３を供給する。このときワードドライバ４０に供給される電源電圧は、例えばＴ２からＴ３の書き込み動作の時にワード線に供給された電圧（第１の電圧）よりも高い電圧（第２の電圧）とする。換言すれば、第２の電圧は通常動作モードにおいて書き込み／読み出しの際にワード線に印加された電圧よりも高い電圧とすることができる。

また、ワード線ＷＬに第２の電圧が印加されている間（Ｔ４〜Ｔ５）は、プリチャージ制御信号４２をＬレベルの状態、つまりビット線対ＢＬ、ＸＢＬにプリチャージ電圧が印加されている状態とする。また、メモリセル１０へストレスを印加する時間（Ｔ４〜Ｔ５）は、書き込み期間（Ｔ２〜Ｔ３）よりも長い時間とする。なお、ストレス印加時間が長いほど、メモリセルに対してより厳しい条件のテストを実施することができる。

なお、本実施の形態では第２の電圧が第１の電圧よりも高い場合について説明しているが、第２の電圧はテスト条件に応じて任意に設定することができる。例えば、ストレス印加期間（Ｔ４〜Ｔ５）を比較的長く設定できる場合は、第２の電圧を第１の電圧と同程度とすることができる。一方、ストレス印加期間（Ｔ４〜Ｔ５）を長く設定できない場合やより厳しい条件のテストを実施する場合は、第２の電圧を第１の電圧よりも高く設定することができる。

次に、Ｔ６のタイミングで、プリチャージ制御信号４２をＬレベルからＨレベルに遷移させる。このタイミングでビット線対ＢＬ、ＸＢＬへのプリチャージ電圧の供給が停止される。また、Ｔ６のタイミングでワード線ＷＬにＨレベルのワード線信号４３を供給する。Ｈレベルのワード線信号４３が供給されると、トランジスタＭＮ３、ＭＮ４がオン状態となり、ビット線ＢＬとノードＮＤが、またビット線ＸＢＬとノードＸＮＤが接続され、ノードＮＤ、ＸＮＤに保持されているデータがセンスアンプ（不図示）を用いて読み出される。このとき、ワード線ＷＬに供給される電圧を第１の電圧よりも高い第２の電圧とすることで、読み出す信号のＳＮ比をより大きくすることができる。ただし、読み出し時にワード線ＷＬに供給される電圧は第２の電圧に限定されることはない。例えば第２の電圧よりも低い第１の電圧としてもよく、任意に決定することができる。

次に、Ｔ７のタイミングでプリチャージ制御信号４２をＨレベルからＬレベルに遷移させる。また、ワード線ＷＬに供給されていたＨレベルの信号をＬレベルに遷移させる。最後に、メモリセル１０に書き込まれたデータと、ストレス印加後にメモリセル１０から読み出されたデータとを比較し、これらのデータが一致している場合は正常、一致していない場合は異常と判断することができる。

次に、メモリセル１０に欠陥がある場合の半導体記憶装置の動作について図３を用いて説明する。図３は、図２に示すタイミングでワード線ＷＬにワード線信号４３が、またプリチャージ回路２０にプリチャージ制御信号４２が供給された場合のビット線ＢＬ、ＸＢＬ、ノードＮＤ、ＸＮＤの電位の変化を示すタイミングチャートである。図３に示すタイミングＴ１〜Ｔ７は図２のタイミングＴ１〜Ｔ７に対応している。

テストモードにおける書き込みの際、つまりＴ２のタイミングで、プリチャージ制御信号４２はＬレベルからＨレベルとなる。このタイミングでビット線対ＢＬ、ＸＢＬへのプリチャージ電圧の供給が停止される。また、Ｔ２のタイミングでデータドライバ（不図示）からビット線ＢＬにＬレベルの電圧が、またビット線ＸＢＬにＨレベルの電圧が供給される。そして、ワード線ＷＬにワード線信号４３として第１の電圧が供給されると、トランジスタＭＮ３、ＭＮ４がオン状態となり、ビット線ＢＬとノードＮＤが、またビット線ＸＢＬとノードＸＮＤが接続される。これにより、図３に示すようにＴ２のタイミングでノードＮＤがＬレベルに、ノードＸＮＤがハイレベルに遷移し、メモリセル１０にテスト用のデータが書き込まれる。

Ｔ３のタイミングで、ワード線信号４３をＨレベルからＬレベルに遷移させる。また、Ｔ３のタイミングでプリチャージ制御信号４２をＨレベルからＬレベルに遷移させる。これにより、ビット線対ＢＬ、ＸＢＬにはプリチャージ電圧が印加される。このため、図３においてビット線ＢＬがＴ３のタイミングで再びＨレベルとなる。

次に、Ｔ４のタイミングでワード線ＷＬにワード線信号４３として第２の電圧を供給する。また、ワード線ＷＬに第２の電圧が印加されている間（Ｔ４〜Ｔ５）は、プリチャージ制御信号４２をＬレベルの状態、つまりビット線対ＢＬ、ＸＢＬにプリチャージ電圧が印加されている状態とする。このとき、ワード線ＷＬには第１の電圧よりも高い第２の電圧が供給されているため、トランジスタＭＮ３のオン抵抗が下がり、通常よりも高い電圧（ストレス）がビット線対ＢＬ、ＸＢＬからノードＮＤ、ＸＮＤに印加され続ける。

そして、メモリセル１０に欠陥がある場合、ノードＮＤ、ＸＮＤに保持されているデータが反転する。つまり、図３に示すようにノードＮＤがＬレベルからＨレベルに、またノードＸＮＤがＨレベルからＬレベルに反転する。その後、Ｔ５のタイミングでワード線ＷＬがＬレベルとなりストレス印加が終了する。

次に、Ｔ６のタイミングで、プリチャージ制御信号４２をＬレベルからＨレベルに遷移させる。このタイミングでビット線対ＢＬ、ＸＢＬへのプリチャージ電圧の供給が停止される。また、Ｔ６のタイミングでワード線ＷＬにワード線信号４３として第２の電圧を供給する。これにより、トランジスタＭＮ３、ＭＮ４がオン状態となり、ビット線ＢＬとノードＮＤが、またビット線ＸＢＬとノードＸＮＤが接続される。

このとき、図３に示すようにノードＮＤはＨレベルであるためビット線ＢＬの電位は大きく変化しない。一方、ノードＸＮＤはＬレベルであるためビット線ＸＢＬの電位は低下する。そして、このビット線対ＢＬ、ＸＢＬの電圧をセンスアンプ（不図示）を用いて検出することで、データ（ノードＮＤがＨレベル、ノードＸＮＤがＬレベル）を読み出すことができる。

この場合は、メモリセル１０に書き込まれたデータ（ノードＮＤがＬレベル、ノードＸＮＤがＨレベル）が、ストレス印加により反転しているためメモリセル１０には欠陥があると判断される。

次に、図４を用いて本発明の動作原理について説明する。図４はトランジスタＭＰ２のソースと電源ＶＤＤとの間に抵抗性の欠陥ＲＲが存在する場合を示している。これ以外は、図１に示したメモリセルと同様の構成である。図４に示すメモリセルでは書き込みの際、ノードＮＤにＬレベルが、ノードＸＮＤにＨレベルが書き込まれている。この場合、トランジスタＭＰ１はオフ状態、トランジスタＭＮ１はオン状態、トランジスタＭＰ２はオン状態、トランジスタＭＮ２はオフ状態となっている。また、ビット線対ＢＬ、ＸＢＬはＨレベルとなっている。

読み出し動作時、ワード線ＷＬがＨレベルになるとトランジスタＭＮ３がオン状態となり、オン状態のトランジスタＭＮ１との引き合いでノードＮＤの電位は若干上昇する。これにより、対向するトランジスタＭＮ２のゲート電圧が若干上昇するためトランジスタＭＮ２のオフリーク電流（弱反転電流）が増大し、ノードＸＮＤの電位を低下させようとする。ここで、トランジスタＭＰ２のソースと電源ＶＤＤとの間に抵抗性の欠陥が存在しない場合は、トランジスタＭＮ２のオフリーク電流が増大したとしても、トランジスタＭＰ２のプルアップが働きノードＸＮＤの電位はＨレベルに維持されたままとなる。

しかし、図４に示すようにトランジスタＭＰ２のソースと電源ＶＤＤとの間に抵抗性の欠陥ＲＲが存在する場合は、トランジスタＭＰ２のプルアップ機能よりもトランジスタＭＮ２のオフリーク電流の増加のほうが支配的となるため、ノードＸＮＤの電位はＨレベルからＬレベルへと反転する。

トランジスタＭＰ２のソースと電源ＶＤＤとの間の抵抗性の欠陥ＲＲがＭΩレベル以上の高抵抗欠陥である場合は、従来のテスト方法を用いることで上記メカニズムにより異常を検出することができた。しかし、この抵抗性の欠陥がトランジスタＭＮ２のオフリーク電流（弱反転電流）と拮抗する領域では、ノード電位を引き下げるのに長い時間がかかる。また、従来の書き込み、擬似読み出しストレスを印加するテスト手法では、トランジスタＭＰ２のプルアップ機能との競合で、ノード電位が回復してデータ反転しないため異常を検出することができなかった。

本実施の形態にかかる発明では、テストモード時の書き込み期間に、ワード線ＷＬに第１の電圧を印加することでメモリセル１０へデータを書き込み、ストレス印加期間に、ビット線対ＢＬ、ＸＢＬにプリチャージ電圧を印加すると共に、書き込み期間よりも長い時間、ワード線ＷＬに第１の電圧よりも高い第２の電圧を印加している。このため、メモリセル１０へのストレス印加期間において、トランジスタＭＮ３のオン抵抗を低下させることができ、ノードＮＤの電位を高くすることができる。これにより、トランジスタＭＮ２のゲートに印加される電位を高くすることができ、トランジスタＭＮ２のオフリーク電流を意図的に増加した状態を長く保持させることができる。

このように、トランジスタＭＰ２のプルアップ機能よりもトランジスタＭＮ２のオフリーク電流のほうが勝っている状態を意図的に作り出すことができるため、テストモードにおいてノードＮＤとノードＸＮＤの電位が反転し易い状態を意図的に作り出すことができる。本実施の形態にかかる発明ではこのような加速試験によりメモリセルの欠陥をより高い感度で検出することができる。

次に、図５を用いて本発明の動作原理について説明する。図５はノードＸＮＤに接合リークＲＲが存在する場合を示している。これ以外は、図１に示したメモリセルと同様の構成である。図５に示すメモリセルでは書き込みの際、ノードＮＤにＬレベルが、ノードＸＮＤにＨレベルが書き込まれている。この場合、トランジスタＭＰ１はオフ状態、トランジスタＭＮ１はオン状態、トランジスタＭＰ２はオン状態、トランジスタＭＮ２はオフ状態となっている。また、ビット線対ＢＬ、ＸＢＬはＨレベルとなっている。

図５に示すメモリセルではノードＸＮＤに接合リークＲＲが存在するため、ノードＸＮＤからリーク電流が流れ、ノードＸＮＤの電位がＶＤＤよりも低下する。リークが大きい場合は、ノードＸＮＤの電位が論理しきい値を超えることができず、Ｈレベルに書き換えられないライト不良となる。一方、リーク抵抗がトランジスタＭＮ２のオン抵抗と同レベルの場合には、トランジスタＭＰ１のゲートおよびトランジスタＭＮ１のゲートに印加される電位が低下するため、トランジスタＭＮ１のオン抵抗が通常よりも高い状態となる。そして、読み出し動作時、ワード線ＷＬがＨレベルになるとトランジスタＭＮ３がオン状態となるため、ノードＮＤの電位が若干上昇する。このとき、ノードＮＤの電位が正常値よりも大きくなり、ノードＮＤとノードＸＮＤの電位が反転し、異常となる。

しかし、ノードＸＮＤから接合リークＲＲへ流れるリーク電流が微少な場合は、トランジスタＭＰ２のプルアップ機能が働きノードＸＮＤの電位はＨレベルに維持されたままとなり、異常を検出することができなかった。

本実施の形態にかかる発明では、テストモード時の書き込み期間に、ワード線ＷＬに第１の電圧を印加することでメモリセル１０へデータを書き込み、ストレス印加期間に、ビット線対ＢＬ、ＸＢＬにプリチャージ電圧を印加すると共に、書き込み期間よりも長い時間、ワード線ＷＬに第１の電圧よりも高い第２の電圧を印加している。このため、メモリセル１０へのストレス印加期間において、トランジスタＭＮ３のオン抵抗を低下させることができ、ノードＮＤの電位を高くすることができる。これにより、トランジスタＭＮ２およびＭＰ２のゲートに印加される電位が上昇するため、トランジスタＭＮ２のオフリーク電流を増加させると同時にトランジスタＭＰ２のオン抵抗を上昇させてプルアップ電流を意図的に減少した状態を長く保持させることができる。

トランジスタＭＮ２のオフリーク電流が増加し、かつトランジスタＭＰ２のプルアップ能力が不足した状態とすることで、ノードＸＮＤの電位が低下するため、トランジスタＭＰ１のオン抵抗が減少し、トランジスタＭＮ１のオン抵抗が増加し、ノードＮＤの電位が上昇する。そして、最終的にはノードＮＤとノードＸＮＤの電位を反転させることができるため、メモリセルの欠陥を検出することができる。

このデータ反転に要する期間は、ストレス印加の条件およびノード容量に依存するが、少なくとも通常動作時のクロック周期よりも長い。したがって、テストモード時のストレス印加期間、つまりワード線ＷＬの活性化期間を通常動作時よりも長く設定することでより高い感度で異常を検出することができる。

また、本実施の形態にかかる発明では、図６に示すように、ストレス期間にワード線に印加する電圧を、周期的なオン・オフの繰り返しパルスで与えることもできる。この場合、例えばオン期間（Ｔｏｎ）がオフ期間（Ｔｏｆｆ)よりも長いパルス波形として印加し、また、総オン期間が総オフ期間よりも長くなる設定とすることで、有効なストレスを印加することができる。

次に、図７、図８を用いて本実施の形態にかかる半導体記憶装置の制御回路３０について説明する。図７に示す半導体記憶装置のメモリセル１０、プリチャージ回路２０は図１に示した半導体記憶装置のメモリセル１０、プリチャージ回路２０と同様であるので重複した説明は省略する。図７に示す半導体記憶装置は、ワード線ＷＬにワード線信号４３を供給する端子３７、トランジスタＭＰ１、ＭＰ２のソースにセル電源（ＶＤＤ）を供給する端子３９、プリチャージ回路２０にプリチャージ制御信号４２を供給する端子３８、プリチャージ回路２０にプリチャージ電源（ＶＤＤ）を供給する端子４４を備えている。

図８（ａ）に示す制御回路３０は、テストモード制御回路３１と、リード／ライト電源制御回路３２と、降圧／昇圧回路３３とを備える。テストモード制御回路３１には通常動作モードとテストモードとを切り替える信号がテストモード設定ピン３６から供給される。テストモード設定ピン３６に供給される制御信号は、例えばチップ外部から供給される。また、制御信号はＢＩＳＴ（built-in self test）回路から供給される構成としてもよい。

リード／ライト電源制御回路３２には、テストモード制御回路３１から通常動作モードであるか、またはテストモードであるかを示す動作モード信号が供給される。また、リード／ライト電源制御回路３２には、セルの動作がリードなのか、またはライトなのかを指定するリード／ライト制御信号４７が供給され、さらに端子３４から外部電源（ＶＤＤ）が直接および降圧／昇圧回路３３を経由して供給される。外部電源は例えばチップの外部から供給される。リード／ライト電源制御回路３２は、テストモード制御回路３１からの動作モード信号とリード/ライト制御信号４７に基づき、ワードドライバ電源電圧４５およびプリチャージ電源電圧４６を発生し、端子３７、３８を経由してワードドライバ４０およびプリチャージ回路２０に供給される。

本実施の形態にかかる半導体記憶装置では、テストモードの書き込み期間（図２のＴ２〜Ｔ３）においてワード線ＷＬに対して第１の電圧を供給し、ストレス印加期間（図２のＴ４〜Ｔ５）および読み出し期間（Ｔ６〜Ｔ７）においてワード線ＷＬに対して第２の電圧を供給している。図８（ａ）に示すリード／ライト電源制御回路３２は、書き込み期間において外部電源ＶＤＤをそのまま第１の電圧としてワード線ＷＬに供給し、またストレス印加期間および読み出し期間において外部電源ＶＤＤを降圧／昇圧回路３３で昇圧した第２の電圧をワード線ＷＬに供給している。

なお、図８（ａ）では降圧／昇圧回路３３を用いて第２の電圧を生成しているが、例えば図８（ｂ）に示す制御回路３０のように、第１の電圧に対応する外部電源ＶＤＤＭと第２の電圧に対応する外部電源ＶＤＤをそれぞれ、リード／ライト電源制御回路３２に対して供給するように構成してもよい。図８（ｂ）に示す制御回路３０のその他の構成は、図８（ａ）に示す制御回路３０と同様である。

以上で説明したように、本実施の形態にかかる半導体記憶装置では、テストモード時に、ワード線ＷＬに第１の電圧を印加することでメモリセル１０へデータを書き込み、書き込みの後のストレス印加期間において、ビット線対ＢＬ、ＸＢＬにプリチャージ電圧を印加すると共に、書き込み期間よりも長い時間、ワード線ＷＬに第１の電圧よりも高い第２の電圧を印加している。これにより、メモリセル１０のノードＮＤとノードＸＮＤの電位を意図的に反転し易くすることができるため、従来では検出できなかったメモリセル１０の欠陥を検出することが可能となる。

つまり、本実施の形態にかかる半導体記憶装置では、メモリセル１０のノードＮＤ、ＸＮＤに保持されている電位を維持するプルアップ能力を低下させた状態を意図的に作り出すことができる。このため、条件設定の自由度が大きい、ＳＮＭを低下させたストレス試験を実施することができる。

よって、本実施の形態にかかる発明により、ストレス試験の条件設定の自由度が大きく、様々な欠陥を検出可能な半導体記憶装置及び半導体記憶装置の試験方法を提供することが可能となる。

実施の形態２
次に本発明の実施の形態２について説明する。図９は本実施の形態にかかる半導体記憶装置の動作を説明するためのタイミングチャートである。なお、本実施の形態にかかる半導体記憶装置の構成は、図１に示した実施の形態１にかかる半導体記憶装置と同様であるので重複した説明は省略する。本実施の形態では半導体記憶装置の動作波形が実施の形態１にかかる半導体記憶装置と異なる。

図９に示すように、本実施の形態ではテストモードのストレス印加期間（Ｔ４〜Ｔ５）にビット線対ＢＬ、ＸＢＬに印加されるプリチャージ電圧を、書き込み時の電圧ＶＤＤ１よりも高い電圧ＶＤＤ２としている。また、本実施の形態ではテストモードのストレス印加期間（Ｔ４〜Ｔ５）にワード線ＷＬに印加される電圧を、第１の電圧ＶＤＤ１よりも高い第２の電圧ＶＤＤ２としている。

このように、本実施の形態ではテストモードのストレス印加期間（Ｔ４〜Ｔ５）においてビット線対ＢＬ、ＸＢＬに印加される電圧を通常動作モードの場合よりも高く設定しているので、ノードＮＤ、ＸＮＤに保持される電圧レベルを通常よりも高くすることができる。このため、ストレス印加期間（Ｔ４〜Ｔ５）にセル電源に印加される電圧を、通常動作モードと同程度としても、メモリセル１０に対してより強いストレスを印加することができる。

つまり、本実施の形態では書き込み時にノードＮＤ、ＸＮＤに印加される電圧レベルを通常よりも高く設定することで、ノードＮＤ、ＸＮＤのデータが反転しやすい状態を意図的につくりだし、メモリセルの欠陥を検出する精度を向上させている。

なお、本実施の形態かかる半導体記憶装置は、例えば図８（ａ）、（ｂ）に示す制御回路３０を用いて構成することができる。つまり、図８（ａ）に示す制御回路３０の降圧／昇圧回路３３を用いて外部電源ＶＤＤを昇圧してプリチャージ電源に出力することで第２の電圧ＶＤＤ２を生成することができる。また、図８（ｂ）に示す制御回路３０のように、第２の電圧に対応する外部電源ＶＤＤと第１の電圧に対応する外部電源ＶＤＤＭ（この場合は、ＶＤＤよりも低い電圧）とを設け、これらをリード／ライト電源制御回路３２に対して供給してもよい。

本実施の形態においても、メモリセル１０のノードＮＤ、ＸＮＤに保持されているデータが反転しやすい状態を意図的に作り出すことができる。このため、ＳＮＭを低下させたストレス試験を実施することができる。よって、本実施の形態にかかる発明により、ストレス試験の条件設定の自由度が大きく、様々な欠陥を検出可能な半導体記憶装置及び半導体記憶装置の試験方法を提供することが可能となる。

実施の形態３
次に本発明の実施の形態３について説明する。図１０は本実施の形態にかかる半導体記憶装置の動作を説明するためのタイミングチャートである。なお、本実施の形態にかかる半導体記憶装置の構成は、図１に示した実施の形態１にかかる半導体記憶装置と同様であるので重複した説明は省略する。本実施の形態では半導体記憶装置の動作波形が実施の形態１にかかる半導体記憶装置と異なる。

図１０に示すように、本実施の形態ではテストモードの書き込み時（Ｔ２〜Ｔ３）およびストレス印加時（Ｔ４〜Ｔ５）において、メモリセル１０の電源電圧を低くしている。また、テストモードの書き込み時（Ｔ２〜Ｔ３）にワード線ＷＬに印加される電圧（第１の電圧）も、セル電源電圧と同じく、通常動作モードの書き込み／読みだし時にワード線ＷＬに印加される電圧よりも低い電圧としている。本実施の形態では実施の形態１の場合と同様に、テストモード時に、ワード線ＷＬに第１の電圧を印加することでメモリセル１０へデータを書き込み（Ｔ２〜Ｔ３）、書き込みの後のストレス印加期間（Ｔ４〜Ｔ５）において、ビット線対ＢＬ、ＸＢＬにプリチャージ電圧を印加すると共に、ワード線ＷＬに第１の電圧よりも高い第２の電圧を印加している。

本実施の形態では、テストモードの書き込み時（Ｔ２〜Ｔ３）においてメモリセル１０の電源電圧を低く設定しているので、ノードＮＤ、ＸＮＤに保持される論理しきい値レベルを実施の形態１の場合よりも低くすることができる。また、ストレス印加時（Ｔ４〜Ｔ５）において、メモリセル１０の電源電圧を低く設定しているので、トランジスタＭＰ１、ＭＰ２のプルアップ能力を実施の形態１の場合よりも低くすることができる。

また、図１１に示すように本実施の形態にかかる半導体記憶装置では、テストモードの書き込み時（Ｔ２〜Ｔ３）およびストレス印加時（Ｔ４〜Ｔ５）において、メモリセル１０の電源電圧を低くすると共に、ストレス印加期間（Ｔ４〜Ｔ５）にビット線対ＢＬ、ＸＢＬに印加されるプリチャージ電圧を、書き込み時の電圧ＶＤＤ１よりも高い電圧ＶＤＤ２としてもよい。つまり、本実施の形態と実施の形態２で説明した発明を組み合わせることで、メモリセルの欠陥を検出する感度をより向上させることができる。

なお、本実施の形態かかる半導体記憶装置は、例えば図１２（ａ）、（ｂ）に示す制御回路３０を用いて構成することができる。つまり、図１２（ａ）に示す制御回路３０の降圧／昇圧回路３３を用いて外部電源ＶＤＤを降圧することでメモリセルの電源電圧ＶＤＤＭを生成することができる。また、制御回路３０は、外部電源ＶＤＤと外部電源ＶＤＤを降圧／昇圧回路３３で降圧・昇圧した電圧とを用いることで、第１および第２の電圧を持つワード線信号４３およびプリチャージ電圧４５を生成することができる。

また、図１２（ｂ）に示す制御回路３０のように、メモリセルの電源電圧ＶＤＤＭに対応する外部電源ＶＤＤＭを新たに設け、リード／ライト電源制御回路３２に対して外部電源ＶＤＤＭを供給してもよい。なお、図１２（ａ）、（ｂ）の制御回路３０のこれ以外の構成、動作は、図８（ａ）、（ｂ）に示した制御回路３０と同様である。

本実施の形態においても、メモリセル１０のノードＮＤ、ＸＮＤに保持されているデータが反転しやすい状態を意図的に作り出すことができる。このため、ＳＮＭを低下させたストレス試験を実施することができる。よって、本実施の形態にかかる発明により、ストレス試験の条件設定の自由度が大きく、様々な欠陥を検出可能な半導体記憶装置及び半導体記憶装置の試験方法を提供することが可能となる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、テストモードのストレス印加期間においてビット線対ＢＬ、ＸＢＬに印加されるプリチャージ電圧を通常よりも高く設定することで、メモリセル１０のノードＮＤとノードＸＮＤの電位を意図的に反転し易くすることができる。

また、上記第１および第２の電圧は任意に設定することができる。例えば、図９に示すタイミングチャートにおいて、テストモードの書き込み時（Ｔ２〜Ｔ３）に第１の電圧をワード線に印加し、ストレス印加時（Ｔ４〜Ｔ５）に通常動作モードにおいて書き込み／読み出しの際にワード線に印加される電圧よりも高い電圧（つまり、図９のストレス印加時に印加される電圧よりも高い電圧）を第２の電圧としてワード線に印加してもよい。

この場合は、通常動作モードにおいて書き込み／読み出しの際にワード線に印加される電圧と、第１の電圧と、第２の電圧の３種類の電圧が必要となるが、例えば図８（ａ）に示した降圧／昇圧回路３３を用いることでこれらの電圧を容易に生成することができる。

また、上記実施の形態ではメモリセルにストレスを印加する際に、ノードＮＤとノードＸＮＤの両方にストレスを印加していた。しかし、メモリセルにストレスを印加する際は、例えばノードＮＤとノードＸＮＤのうち少なくともローレベルの電圧が書き込まれたノードに対してストレスを印加してもよい。この場合、トランジスタＭＮ３とＭＮ４のゲートに独立にワード線制御信号を供給する構成としてもよく、また、ビット線対ＢＬ、ＸＢＬにそれぞれ別々にプリチャージ電圧が供給される構成としてもよい。

以上、本発明を上記実施の形態に即して説明したが、上記実施の形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。

１０ メモリセル
１１、１２ インバータ
２０ プリチャージ回路
３０ 制御回路
３１ テストモード制御回路
３２ リード／ライト電源制御回路
３３ 降圧／昇圧回路
３４、３５、３７、３８、３９ 端子
３６ テストモード設定ピン
４１ ワード線制御信号
４２ プリチャージ制御信号
４３ ワード線信号
４５ ワードドライバ電源電圧
４６ プリチャージ電源電圧
４７ リード／ライト制御信号

Claims (20)

1. 行列状に配置された複数のメモリセルと、
   前記メモリセルの行毎に対応して配線された複数のワード線と、
   前記メモリセルの列毎に対応して配線された複数のビット線対と、
   テストモードの書き込み期間に、前記ワード線に第１の電圧を印加することで前記メモリセルへデータを書き込み、前記書き込み期間の後のストレス印加期間に、前記ビット線対にプリチャージ電圧を印加すると共に、前記書き込み期間よりも長い時間、前記ワード線に任意の電圧値である第２の電圧を印加する制御回路と、
   を有する半導体記憶装置。
2. 前記制御回路は、前記第２の電圧として通常動作モードにおいて書き込み／読み出しの際にワード線に印加される電圧よりも高い電圧をワード線に印加する、請求項１に記載の半導体記憶装置。
3. 前記制御回路は、前記第１の電圧として通常動作モードにおいて書き込み／読み出しの際にワード線に印加される電圧よりも低い電圧をワード線に印加する、請求項１または２に記載の半導体記憶装置。
4. 前記制御回路は、前記テストモードの前記書き込み期間および前記ストレス印加期間において前記メモリセルに供給される電源電圧を通常動作モードの時よりも低くする、請求項１乃至３のいずれか一項に記載の半導体記憶装置。
5. 前記制御回路は、前記テストモードにおける書き込み期間とストレス印加期間において、異なる電圧をワード線に印加する、請求項１乃至４のいずれか一項に記載の半導体記憶装置。
6. 前記制御回路は、前記ストレス印加期間後に前記メモリセルに保持されているデータを読み出す読み出し期間において、前記ワード線に電圧を印加する、請求項１乃至５のいずれか一項に記載の半導体記憶装置。
7. 前記制御回路は、前記読み出し期間において前記ワード線に第２の電圧を印加する、請求項６に記載の半導体記憶装置。
8. 前記書き込み期間に書き込まれたデータと前記読み出し期間に読み出されたデータとを比較し、前記メモリセルに欠陥が存在するか否かを判断する、請求項６または７に記載の半導体記憶装置。
9. 前記メモリセルは、
   出力が第１のノードを介して第２のインバータの入力に接続された第１のインバータと、出力が第２のノードを介して前記第１のインバータの入力に接続された第２のインバータと、を備えるフリップフロップと、
   前記ビット線対のうちの一方と前記第１のノードとの間、及び前記ビット線対のうちの他方と前記第２のノードとの間にそれぞれ設けられたトランジスタと、を有し、
   前記制御回路は、前記ストレス印加期間において前記第１および第２のノードのうち少なくともローレベルの電圧が書き込まれたノードに対してストレスを印加し、前記メモリセルのうち欠陥が存在するメモリセルのフリップフロップに保持されているデータを反転させる、請求項１乃至８のいずれか一項に記載の半導体記憶装置。
10. 前記制御回路は、
    入力される信号に基づき前記通常動作モードと前記テストモードとを切り替えるテストモード制御回路と、
    前記第１及び第２の電圧を入力すると共に、前記テストモード制御回路からの信号に基づき前記ワード線に前記第１及び第２の電圧をワード線制御信号として出力するリードライト電源制御回路と、
    を有する、請求項１乃至９のいずれか一項に記載の半導体記憶装置。
11. 前記制御回路は、外部電源の電圧を降圧または昇圧する降圧昇圧回路を更に有し、
    前記リードライト電源制御回路は、前記外部電源の電圧を直接および前記降圧昇圧回路を介して入力する、請求項１０に記載の半導体記憶装置。
12. 行列状に配置された複数のメモリセルと、
    前記メモリセルの行毎に対応して配線された複数のワード線と、
    前記メモリセルの列毎に対応して配線された複数のビット線対と、を備えた半導体記憶装置の試験方法であって、
    テストモードの書き込み期間に、前記ワード線に第１の電圧を印加することで前記メモリセルへデータを書き込み、
    前記書き込み期間の後のストレス印加期間に、前記ビット線対にプリチャージ電圧を印加すると共に、前記書き込み期間よりも長い時間、前記ワード線に任意の電圧値である第２の電圧を印加する、
    半導体記憶装置の試験方法。
13. 前記第２の電圧を周期的なオン・オフの繰り返しパルスで与える場合、オン期間がオフ期間よりも長いパルス波形として印加する、請求項１２に記載の半導体記憶装置の試験方法。
14. 前記第２の電圧として通常動作モードにおいて書き込み／読み出しの際にワード線に印加される電圧よりも高い電圧をワード線に印加する、請求項１２または１３に記載の半導体記憶装置の試験方法。
15. 前記第１の電圧として通常動作モードにおいて書き込み／読み出しの際にワード線に印加される電圧よりも低い電圧をワード線に印加する、請求項１２乃至１４のいずれか一項に記載の半導体記憶装置の試験方法。
16. 前記テストモードの前記書き込み期間および前記ストレス印加期間において前記メモリセルに供給される電源電圧を通常動作モードの時よりも低くする、請求項１２乃至１５のいずれか一項に記載の半導体記憶装置の試験方法。
17. 前記通常動作モードにおけるクロック周期よりも長い時間を前記ストレス印加期間とする、請求項１２乃至１６のいずれか一項に記載の半導体記憶装置の試験方法。
18. 前記ストレス印加期間後に前記メモリセルに保持されているデータを読み出す読み出し期間において、前記ワード線に電圧を印加する、請求項１２乃至１７のいずれか一項に記載の半導体記憶装置の試験方法。
19. 前記読み出し期間において前記ワード線に第２の電圧を印加する、請求項１８に記載の半導体記憶装置の試験方法。
20. 前記書き込み期間に書き込まれたデータと前記読み出し期間に読み出されてデータとを比較し、前記メモリセルに欠陥が存在するか否かを判断する、請求項１９に記載の半導体記憶装置の試験方法。

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