KR960038981A - 다이나믹형 반도체메모리 및 그 테스트방법 - Google Patents

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Abstract

본 발명은 DRAM에 있어서 리프레쉬·카운터의 기능테스트와 셀프 리프레쉬시의 카운터주기의 측정을 동일한 테스트회로에서 단시간에 확실하게 실시함을 그 목적으로 하며, 셀프 리프레쉬모드와 오토 리프레쉬모드를 갖추고, 리프레쉬·해어드레스를 발생하기 위한 리프레쉬·카운터(12)를 내장한 DRAM에 있어서, 비트선간 전위차검지용 NMOS앰프(111) 및 비트선전위 리프레쉬용 PMOS앰프(112), NMOS앰프의 구동신호(/SAN) 및 PMOS앰프의 구동신호를 제공하는 센스 앰프 구동회로(13) 및, 리프레쉬·카운터의 기능테스트와 셀프 리프레쉬의 카운터주기의 측정을 행하기 위한 PMOS앰프 신호를 제어하기 위해 부가되고, 테스트모드시에 PMOS앰프 구동신호 출력노드를 접지전위로 풀다운 하는 테스트제어회로(14)를 구비하는 것을 특징으로 한다.

Description

다이나믹형 반도체메모리 및 그 테스트방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 셀프 리프레쉬모드와, 오토 리프레쉬모드를 갖춘 DRAM의 일부를 나타내는 회로도, 제2도는 제1도의 DRAM의 통상동작모드 및 테스트모드에 있어서, 스템바이 상태에서 액티브상태로 변한 경우의 각 신호상태를 나타내는 도면이다. 제3도는 본 발명의 제2실시예어 따른 셀프 리프레쉬모드와 오토 리프레쉬모드를 갖춘 DRAM의 일부를 나타내는 회로도.

Claims (8)

  1. 셀프 리프레쉬모드와 오토 리프레쉬모드를 갖추고, 리프레쉬·해어드레스를 발생하기 위한 리프레쉬·카운터(12)를 내장한 다이나믹형 반도체 메모리장치에 있어서, 행렬상에 배열된 메모리셀(MC)과, 동일행의 메모리셀에 접속된 워드선(WLi), 동일열의 메모리셀에 접속된 비트선(BL/BL), 상호 보충적인 비트선쌍에 접속된 프리차지·이퀄라이즈회로(10), 상기 비트선쌍에 접속되고, 비트선간 전압차검지용 N채널 센스앰프(111)와 비트선전위 리스토어용 P채널 센스앰프(112)를 갖추는 비트선 센스앰프(11), 상기 N채널 센스앰프의 구동신호 및 P채널 센스앰프의 구동신호를 공급하는 센스앰프 구동회로(13) 및, 상기 리프레쉬·카운터의 기능 테스트와 셀프 리프레쉬 때의 카운터주기의 측정을 행하기 위해 상기 P채널 센스앰프의 구동신호를 제어하기 위해 부가되고, 테스트모드시에 상기 센스앰프 구동회로의 P채널 센스앰프 구동신호 출력노드를 접지전위에 풀다운하는 테스트제어회로(14)를 구비하는 것을 특징으로 하는 다이나믹형 반도체메모리.
  2. 제1항에 있어서, 상기 센스앰프 구동회로(13)는 비트선 프리차지전압이 각 일단에 접속되고, 각 게이트에 이퀼라이이즈신호가 인가되는 제1 및 제2NMOS 트랜지스터(N1, N2)와, 상기 2개의 NMOS 트랜지스터의 각 타단에 삽입접지되고, 게이트에 상기 이퀼라이즈신호가 인가되는 제3NMOS 트랜지스터(N3), 상기 제1 및 제3NMOS 트랜지스터의 직렬접속점과 접지전위노드간에 접속되고, 통상동작모드의 액티브시 및 테스트모드의 액티브시에 각각 온상태로 제어되는 제4NMOS 트랜지스터 및, 전원전위노드와 상기 제2 및 제3NMOS 트랜지스터의 직렬접속점간에 접속되고, 통상동작모드의 액티브시에 온상태로 제어되며, 테스트모드시에 오프상태로 제어되는 PMOS 트랜지스터(P1)를 구비하여 구성되고, 상기 테스트제회로(14)는 상기 제2 및 제3NMOS 트랜지스터의 직렬접속점과 접지전위노드간에 접속되고, 통상동작모드의 액티브시에 오프상태로 제어되며, 테스트모드의 액티브시에 온 상태로 제어되는 제5NMOS 트랜지스터를 구비하는 것을 특징으로 하는 다이나믹형 반도체메모리.
  3. 제2항에 있어서, 상기 센스앰프 구동회로(13)는 더욱이 센스앰프 인에이블신호의 반전신호 및 테스트모드 엔트리신호가 입력하는 2입력 오어회로(16)를 구비하고, 상기 오어회로의 출력이 상기 PMOS 트랜지스터의 게이트에 인가되며, 상기 센스앰프 인에이블신호가 상기 제4NMOS 트랜지스터의 게이트에 인가되고, 상기 테스트제어회로(14)는 더욱이 상기 센스앰프 인에이블신호 또는 그와 동일한 신호 및 상기 테스트모드 엔트리신호가 입력하는 2입력 엔드회로를 구비하며, 상기 엔드회로의 출력신호가 상기 제5NMOS 트랜지스터의 게이트에 인가되는 것을 특징으로 하는 다이나믹형 반도체메모리.
  4. 셀프 리프레쉬모드와 오토 리프레쉬모드를 갖추고, 리프레쉬·헤어드레스를 발생하기 위한 리프레쉬·카운터(12)를 내장한 다이나믹형 반도체 메모리장치에 있어서, 행렬상에 배열된 메모리셀(MC)과, 동일행의 메모리셀에 접속된 워드선(WLi), 동일열의 메모리셀에 접속된 비트선(BL/B:L), 상호 보충적인 비트선쌍에 접속된 프리차지·이퀼라이즈회로(10), 상기 비트선쌍에 접속되고, 비트선간 전위차검지용 N채널 센스앰프(111)와 비트선전위 리스토어용 P채널 센스앰프(112)를 갖추는 비트선 센스앰프(11), 상기 N채널 센스앰프의 구동신호 및 P채널 센스앰프의 구동신호를 공급하는 센스앰프 구동회로(13a) 및, 상기 리프레쉬·카운터의 기능 테스트와 셀프 리프레쉬 때의 카운터주기의 측정을 행하기 위해 상기 N채널 센스앰프의 구동신호를 제어하기 위해 부가되고, 테스트모드시에 상기 센스앰프 구동회로의 N채널 센스앰프 구동신호 출력노드를 전원전위에 풀업하는 테스트제어회로(14a)를 구비하는 것을 특징으로 하는 다이나믹형 반도체메모리.
  5. 제4항에 있어서, 상기 앰프 구동회로(13a)는 비트선 프리차지전압이 각 일단에 접속되고, 각 게이트에 이퀼라이즈신호가 인가되는 제1 및 제2NMOS 트랜지스터(N1, N2)와, 상기 2개의 NMOS 트랜지스터의 각 타단에 삽입접속되고, 게이트에 상기 이퀼라이즈신호가 인가되는 제3NMOS 트랜지스터(N3), 상기 제1 및 제3NMOS 트랜지스터의 직렬접속점과 접지전위노드간에 접속되고, 통상동작모드의 액티브시에 온상태로 제어되며, 테스트모드의 액티브시에 오프 상태로 제어되는 제4NMOS 트랜지스터(N4) 및, 전원전위노드와 상기 제2 및 제3NMOS 트랜지스터의 직렬접속전감에 접속되고, 통상동작모드의 액티브시 및 테스트모드의 액티브시에 각각 온상태로 제어되는 제1PMOS 트랜지스터(P1)를 구비하고, 상기 테스트제어회로는 상기 전원전위노드와상기 제1 및 제3NMOS 트랜지스터의 직렬접속점간에 접속되고, 통상동작모드의 액티브시에 오프상태로 제어되며, 테스트모드의 액티브시에 온상태로 제어되는 제2PMOS 트랜지스터(P2)를 구비하는 것을 특징으로 하는 다이나믹형 반도체메모리.
  6. 제5항에 있어서, 상기 센스앰프 구동회로(13a)는 더욱이 센스앰프 인에이블신호 및 테스트모드 엔트리신호의 반전신호가 입력하는 2입력 오어회로(18)를 구비하고, 상기 엔드회로의 출력신호가 상기 제4NMOS 트랜지스터의 게이트에 인가되며, 상기 센스앰프 인에이블신호의 반전신호가 상기 제1PMOS 트랜지스터의 게이트에 인가되고, 상기 테스트제어회로(14a)는 더욱이, 상기 센스앰프 인에이블신호 및 상기 테스트모드 엔트리신호가 입력하는 2입력 낸드회로를 구비하고, 상기 낸드회로의 출력신호가 상기 제2PMOS 트랜지스터의 게이트에 인가되는 것을 특징으로 하는 다이나믹형 반도체메모리.
  7. 행령상에 배치된 메모리셀과, 동일행의 메모리셀에 접속된 워드선, 동앨행의 메모리셀에 접속된 비트선, 상호 보충적인 비트선상에 접속된 프리차지·이퀼라이즈회로, 상기 비트선쌍에 접속된 제1도전형 센스앰프 및 제2도전형 센스앰프, 상기 제1도전형 센스앰프의 구동신호 및 제2도전형 센스앰프의 구동신호를 공급하는 센스앰프 구동회로, 상기 메모리세의 행어드레스를 발생하기 위한 어드레스카운터 및, 상기 어드레스카운터에서의 행어드레스를 디코드해서 상기 워드선을 선택적으로 구동하는 행디코더를 내장한 다이나믹형 반도체메모리의 테스트방법에 있어서, 전체 행의 메모리셀에 소정레벨의 데이터를 기록하는 제1단계와, 제2도전형 센스앰프를 비활성상태로, 제1도전형 센스앰프만을 활성상태로 세저하고, 전체의 워드선을 순차선택하는 제2단계 및, 전체 워드선의 메모리셀의 데이터를 순차독출하는 제3단계를 구비하고, 제1단계에 의한 기록데이터와 제3단계에 의한 독출데이터의 비교에 의해 상기 어드레스카운터의 오동작의 유무를 검출하는 것을 특징으로 하는 다이나믹형 반도체메모리의 테스트방법.
  8. 제7항에 있어서, 상기 오동작을 검출한 경우에 검출한 비트수에서 상기 어드레스카운터 동작주기를 구하는 것을 징으로 하는 다이나믹형 반도체메모리의 테스트방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
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