JP2001195897A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 リフレッシュを起動する内部信号の波形を検
出し、該波形をモニタすることができる半導体記憶装置
を提供する。 【解決手段】 ＤＲＡＭ（半導体記憶装置）の出力回路
６には、実質的にＮＡＮＤゲートＮＡ１とＡＮＤゲート
Ａ１とＰｃｈ−Ｔｒ２とＮｃｈ−Ｔｒ４とで構成され、
ＴＭＳＥＬＦ信号（テストモード信号）及びint.ＺＲＡ
Ｓ信号（リフレッシュを起動する内部信号）が入力され
るリフレッシュモニタ回路が付設されている。このリフ
レッシュモニタ回路は、セルフリフレッシュ時にＴＭＳ
ＥＬＦ信号がＨになったときに、出力回路６の出力ノー
ドＤＱに、int.ＺＲＡＳ信号と同一波形のモニタ信号を
出力するようになっており、このモニタ信号に基づいて
int.ＺＲＡＳ信号をモニタすることができるようになっ
ている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、リフレッシュ回路
を備えたＤＲＡＭ等の半導体記憶装置に関するものであ
って、とくに内部アドレスカウンタを自動的にカウント
アップしつつメモリセルを自動的にリフレッシュするセ
ルフリフレッシュ回路を備えた半導体記憶装置に関する
ものである。

【０００２】

【従来の技術】半導体記憶装置の１つであるＤＲＡＭ
（ダイナミック・ランダム・アクセス・メモリ；Dynami
c Random Access Memory）は、各メモリセルの占有面積
が小さく高集積化に適していることから、パーソナルコ
ンピュータ等の各種電子機器のメモリデバイスとして広
く用いられている。ただ、ＤＲＡＭでは、各メモリセル
内に蓄積されている電荷が時間の経過に伴って減衰する
ので、メモリセルにデータを記憶した後そのまま放置す
ると、ついには記憶データが消失してしまうことにな
る。

【０００３】このため、ＤＲＡＭでは、このような記憶
データの消失を防止するため、適宜メモリセルに電荷を
再注入するといったリフレッシュ（再書き込み）を行う
ようにしている。そして、かかるリフレッシュとして
は、内部でリフレッシュ要求信号を発生させる一方、内
部アドレスカウンタによって起動されたアドレスを用い
て自動的にメモリセルを順次リフレッシュするセルフリ
フレッシュが広く用いられている。以下、普通のＤＲＡ
Ｍにおけるセルフリフレッシュ手法の一例を説明する。
図９は、従来のＤＲＡＭのセルフリフレッシュ回路及び
これに関連する回路を示すブロック図である。また、図
１０はこのＤＲＡＭのセルフリフレッシュ時における各
信号の経時変化を示すタイミングチャートである。

【０００４】図９に示すように、このＤＲＡＭは、実質
的にセルフインタイマ１とセルフリフレッシュタイマ２
と内部アドレスカウンタ３とからなるセルフリフレッシ
ュ回路と、ロウ系制御回路４と、メモリセル５（メモリ
アレイ）とを備えている。図９又は図１０において、ex
t.ＺＲＡＳ信号はロウアドレスストローブ信号であり、
ext.ＺＣＡＳ信号はコラムアドレスストローブ信号であ
り、両信号はいずれも外部入力信号である。また、ＺＣ
ＢＲ信号、ＺＳＥＬＦＳ信号、ＺＲＥＦＳ信号、int.Ｚ
ＲＡＳ信号、ＲＥＦＡ信号及びＱ信号はいずれも内部信
号である。上記各信号中、記号名に「Ｚ」を含むものは
Ｌアクティブ（ロウアクティブ）の信号である。なお、
ＺＣＢＲ信号は、まずext.ＺＣＡＳ信号がＬ（ロウレベ
ル）になりこの後ext.ＺＲＡＳ信号がＬになると、Ｌに
なる信号である。

【０００５】セルフインタイマ１は、ＺＣＢＲ信号を受
けてから一定時間ｔ０だけ経過した後、その出力ノード
（ＺＳＥＬＦＳノード）へ出力するＺＳＥＬＦＳ信号を
Ｌにする回路である。セルフリフレッシュタイマ２は、
ＺＳＥＬＦＳノードを介してセルフインタイマ１に接続
され、ＺＳＥＬＦＳ信号のＬを受けた後一定周期でint.
ＺＲＡＳ信号をＬにするとともに、ＲＥＦＡ信号にＨ
（ハイレベル）パルスを発生させる回路である。内部ア
ドレスカウンタ３は、セルフリフレッシュタイマ２から
出力されるＲＥＦＡ信号のＨパルスを受けてＱ信号をカ
ウントアップし、これをその出力ノード（Ｑノード）に
出力する回路である。

【０００６】なお、Ｑ信号は複数ビットを有する内部ア
ドレス信号、すなわちセルフリフレッシュすべきメモリ
セル５（メモリアレイ）のアドレスを指定する信号であ
る。ロウ系制御回路４は、セルフリフレッシュタイマ２
から出力されたint.ＺＲＡＳ信号と内部アドレスカウン
タ３から出力されたＱ信号とを受けて、該ロウ制御回路
４に接続されたメモリセル５を活性化（リフレッシュ）
し、制御する回路である。

【０００７】以下、図９に示すセルフリフレッシュ回路
の動作を、図１０に示すタイミングチャートを用いて説
明する。最初、ext.ＺＲＡＳ信号及びext.ＺＣＡＳ信号
はともにＨ（ハイレベル）である。次に、ext.ＺＣＡＳ
信号がＬ（ロウレベル）になり、この後ext.ＺＲＡＳ信
号がＬになると、ＺＣＢＲ信号がＬになる。このＺＣＢ
Ｒ信号のＬを受けてセルフインタイマ１が活性化され
る。そして、ＺＣＢＲ信号の活性化（立ち下り）から一
定時間ｔ０だけ、ext.ＺＲＡＳ信号及びext.ＺＣＡＳ信
号がＬの状態を保持すると、ＺＳＥＬＦＳ信号がＬとな
り、これに伴ってセルフリフレッシュがスタートする。

【０００８】ＺＳＥＬＦＳ信号は、セルフリフレッシュ
タイマ２を活性化し、一定の周期ｔＢでＺＲＥＦＳ信号
をＬにする。これに伴って、int.ＺＲＡＳ信号がＬにな
る。そして、int.ＺＲＡＳ信号がＬになると、ＲＥＦＡ
にＨパルスが発生し、これを受けて内部アドレスカウン
タ３が活性化され、Ｑ信号（内部アドレス）は１ずつカ
ウントアップする。セルフリフレッシュタイマ２から出
力されるint.ＺＲＡＳ信号と内部アドレスカウンタ３か
ら出力されるＱ信号（内部アドレス）とを受けて、ロウ
系制御回路４が活性化され、メモリセル５（メモリアレ
イ）に対してリフレッシュが行われる。ここで、int.Ｚ
ＲＡＳ信号がＬになってから一定時間ｔＡが経過する
と、ＺＲＥＦＳ信号がＨになり、このＺＲＥＦＳ信号の
Ｈを受けて、int.ＺＲＡＳ信号もＨになる。

【０００９】このように、ＺＳＥＬＦＳ信号がＬとなっ
ている期間、ＺＲＥＦＳ信号及びint.ＺＲＡＳ信号がＨ
からＬ、あるいはＬからＨへと変化する前記の動作が繰
り返され、ＤＲＡＭが自動的にリフレッシュされる。

【００１０】

【発明が解決しようとする課題】ところで、このような
ＤＲＡＭにおいては、セルフリフレッシュが設計どおり
に正しく行われるか否か等の各種テストが行われる。そ
して、このようなテストを行う場合、リフレッシュを起
動する内部信号、すなわちint.ＺＲＡＳ信号の波形を検
出し、その波形をモニタするのが最も優れた手法といえ
る。しかしながら、従来のＤＲＡＭの回路構成では、内
部発生したint.ＺＲＡＳの波形を検出することはできな
い。要するに、従来のＤＲＡＭでは、リフレッシュを起
動するint.ＺＲＡＳ信号をモニタすることができないと
いった問題がある。

【００１１】なお、特開平６−２３６６８２号公報に
は、テストモード時に、ＣＡＳ系非活性化信号発生部に
テスト信号φＴＥＳＴを印加することにより、あるいは
出力回路にテスト信号φＴＥＳＴを印加することによ
り、Ｉ／Ｏピンからリフレッシュ周期を検出することが
可能な信号を出力させるようにした記憶装置（ＤＲＡ
Ｍ）が開示されている。しかしながら、この記憶装置で
は、リフレッシュを起動するint.ＺＲＡＳ信号の波形を
モニタすることはできない。

【００１２】また、特開平２−１０５３８９号公報に
は、セルフリフレッシュ時に、リフレッシュ回数を内部
アドレスカウンタでカウントし、このリフレッシュ回数
とセルフリフレッシュに要した時間とに基づいて、リフ
レッシュ周期の平均値を算出するようにしたダイナミッ
ク型記憶装置（ＤＲＡＭ）が開示されている。しかしな
がら、このダイナミック型記憶装置でも、リフレッシュ
を起動するint.ＺＲＡＳ信号の波形をモニタすることは
できない。

【００１３】本発明は、上記従来の問題を解決するため
になされたものであって、リフレッシュを起動する内部
信号の波形を検出し、該波形をモニタすることができる
半導体記憶装置を提供することを解決すべき課題とす
る。

【００１４】

【課題を解決するための手段】上記課題を解決するため
になされた本発明の第１の態様にかかる半導体記憶装置
は、（ｉ）リフレッシュ（すなわち、再書き込み動作）
を起動する所定の内部信号（例えば、int.ＺＲＡＳ信
号）に基づいてメモリセル（ないしは、メモリアレイ）
にセルフリフレッシュを行うようになっている半導体記
憶装置（例えば、ＤＲＡＭ）であって、（ii）出力回路
に付設されていて、Ｈ（ハイレベル）又はＬ（ロウレベ
ル）のテストモード信号を受け、セルフリフレッシュ時
にテストモード信号がＨであるときには、上記所定の内
部信号と同一波形のモニタ信号をデータ出力ピン（ない
しは、データ出力ノード）に出力するリフレッシュモニ
タ回路が設けられていることを特徴とするものである。

【００１５】この半導体記憶装置においては、セルフリ
フレッシュ時に、リフレッシュモニタ回路に印加される
テストモード信号をＨにすれば、データ出力ピンにリフ
レッシュを起動する内部信号と同一波形のモニタ信号が
出力される。したがって、セルフリフレッシュ時にテス
トモード信号をＨにすることにより、随時リフレッシュ
を起動する内部信号の波形を検出し、モニタすることが
できる。

【００１６】本発明の第２の態様にかかる半導体記憶装
置は、第１の態様にかかる半導体記憶装置において、
（ｉ）出力回路が、第１のデータ信号がゲート入力され
るＰチャンネル電界効果トランジスタと第２のデータ信
号がゲート入力されるＮチャンネル電界効果トランジス
タとを有し、両電界効果トランジスタのドレーン同士が
接続され、かつＰチャンネル電界効果トランジスタのソ
ースが高電圧部（例えば、電源）に接続される一方Ｎチ
ャンネル電界効果トランジスタのソースが低電圧部（例
えば、アース）に接続された回路構造とされていて、
（ii）リフレッシュモニタ回路が、Ｐチャンネル電界効
果トランジスタとＮチャンネル電界効果トランジスタと
に対してそれぞれ並列に接続されるモニタ用Ｐチャンネ
ル電界効果トランジスタとモニタ用Ｎチャンネル電界効
果トランジスタとを有するとともに、（iii）テストモ
ード信号及び上記所定の内部信号を受け、セルフリフレ
ッシュ時においてテストモード信号がＨであるときに
は、両モニタ用電界効果トランジスタからデータ出力ピ
ンに上記所定の内部信号と同一波形の出力信号を出力さ
せる一方、テストモード信号がＬであるときには、両モ
ニタ用電界効果トランジスタをハイインピーダンス状態
にする論理回路を有することを特徴とするものである。

【００１７】この半導体記憶装置においては、基本的に
は、第１の態様にかかる半導体記憶装置の場合と同様の
作用が生じる。さらに、出力回路に対して、モニタ用Ｐ
チャンネル電界効果トランジスタとモニタ用Ｎチャンネ
ル電界効果トランジスタと論理回路とを付設するだけの
簡素な構成で、セルフリフレッシュ時にテストモード信
号をＨにすることにより、随時リフレッシュ動作を起動
する内部信号の波形を検出し、モニタすることができ
る。

【００１８】本発明の第３の態様にかかる半導体記憶装
置は、第１又は第２の態様にかかる半導体記憶装置にお
いて、外部入力信号に基づいて、Ｈ又はＬのテストモー
ド信号を発生させるテストモード信号発生回路が設けら
れ、該テストモード信号がリフレッシュモニタ回路に入
力されるようになっていることを特徴とするものであ
る。この半導体記憶装置においては、基本的には、第１
又は第２の態様にかかる半導体記憶装置の場合と同様の
作用が生じる。さらに、テストモード信号発生回路に所
定の外部入力信号を印加することにより、リフレッシュ
モニタ回路に入力されているテストモード信号のＨ、Ｌ
を容易に切り替えることができる。

【００１９】本発明の第４の態様にかかる半導体記憶装
置は、第３の態様にかかる半導体記憶装置において、テ
ストモード信号発生回路が、Ｌアクティブである外部ロ
ウアドレスストローブ信号（ext.ＺＲＡＳ信号）が、そ
れぞれＬアクティブである外部コラムアドレスストロー
ブ信号（ext.ＺＣＡＳ）及び外部ライトイネーブル信号
（ext.ＺＷＥ信号）よりも遅れてＬになったときに、テ
ストモード信号をＨにするようになっていることを特徴
とするものである。この半導体記憶装置においては、基
本的には、第３の態様にかかる半導体記憶装置の場合と
同様の作用が生じる。さらに、ext.ＺＷＥ信号がＬにな
った後でテストモード信号がＨになるので、リフレッシ
ュが不可能な状態（ext.ＺＷＥ信号がＨの状態）でテス
トモード信号がＨになるのが確実に防止される。

【００２０】本発明の第５の態様にかかる半導体記憶装
置は、第１〜第４の態様のいずれか１つにかかる半導体
記憶装置において、ext.ＺＲＡＳ信号がext.ＺＣＡＳ信
号よりも遅れてＬになった後、所定時間経過してからセ
ルフリフレッシュを実行するようになっていることを特
徴とするものである。この半導体記憶装置においては、
基本的には、第１〜第４の態様のいずれか１つにかかる
半導体記憶装置の場合と同様の作用が生じる。さらに、
ext.ＺＲＡＳ信号がＬになった後、所定時間経過してか
らセルフリフレッシュが実行されるので、該半導体記憶
装置が確実にセルフリフレッシュ可能な状態となってか
らリフレッシュが開始される。

【００２１】本発明の第６の態様にかかる半導体記憶装
置は、第１〜第４の態様のいずれか１つにかかる半導体
記憶装置において、ext.ＺＲＡＳ信号がext.ＺＣＡＳ信
号よりも遅れてＬになったときにセルフリフレッシュを
実行するようになっていることを特徴とするものであ
る。この半導体記憶装置においては、基本的には、第１
〜第４の態様のいずれか１つにかかる半導体記憶装置の
場合と同様の作用が生じる。さらに、ext.ＺＲＡＳ信号
がＬになったときにセルフリフレッシュが実行されるの
で、セルフリフレッシュに要する時間が短縮される。ま
た、第５の態様にかかる半導体記憶装置の場合に比べ
て、タイマが１つ少なくてすむ。

【００２２】

【発明の実施の形態】実施の形態１．以下、本発明の実
施の形態１を具体的に説明する。図１は、実施の形態１
にかかるＤＲＡＭのセルフリフレッシュ回路及びこれに
関連する回路を示すブロック図である。なお、図１に示
すＤＲＡＭにおいて、図９に示す従来のＤＲＡＭと共通
する構成要素については、説明の重複を避けるため、図
９の場合と同一の番号を付してその詳細な説明は省略す
る。

【００２３】図１に示すように、実施の形態１にかかる
ＤＲＡＭでは、出力回路６に、メモリセル５（ないし
は、メモリアレイ）から読み出された読み出しデータに
対応するＺＯＤＨ信号（データ信号）及びＺＯＤＬ信号
（データ信号）に加えて、セルフリフレッシュタイマ２
からロウ系制御回路４側に出力されるint.ＺＲＡＳ信号
と、ＴＭＳＥＬＦ信号とが入力されるようになってい
る。また、出力回路６の出力信号（ＤＱ信号）は、出力
ノードＤＱ（ＤＱピン）に出力されるようになってい
る。ここで、ＴＭＳＥＬＦ信号、ＺＯＤＨ信号及びＺＯ
ＤＬ信号はいずれも内部信号である。また、ＴＭＳＥＬ
Ｆ信号は、セルフリフレッシュ時に、int.ＺＲＡＳ信号
と同一波形のモニタ信号、ないしは、int.ＺＲＡＳ信号
そのものを出力ノードＤＱに出力するためのテストモー
ド信号である。

【００２４】図２に示すように、出力回路６は、実質的
に、インバータＩ１〜Ｉ２（ＮＯＴゲート）と、ＮＡＮ
ＤゲートＮＡ１と、ＡＮＤゲートＡ１と、Ｐチャンネル
ＭＯＳトランジスタＴｒ１〜Ｔｒ２（以下、「Ｐｃｈ−
Ｔｒ１〜２」という。）と、ＮチャンネルＭＯＳトラン
ジスタＴｒ３〜Ｔｒ４（以下、「Ｎｃｈ−Ｔｒ３〜４」
という。）とで構成されている。なお、従来のＤＲＡＭ
の出力回路では、ＮＡＮＤゲートＮＡ１、ＡＮＤゲート
Ａ１、Ｐｃｈ−Ｔｒ２及びＮｃｈ−Ｔｒ４からなるリフ
レッシュモニタ回路は設けられていない。そして、イン
バータＩ１の出力端子がＰｃｈ−Ｔｒ１のゲートに接続
され、インバータＩ２の出力端子がＮｃｈ−Ｔｒ３のゲ
ートに接続され、Ｐｃｈ−Ｔｒ１のドレーンとＮｃｈ−
Ｔｒ３のドレーンとが接続された回路構造とされてい
る。

【００２５】すなわち、図２に示す出力回路６は、従来
の出力回路のＰｃｈ−Ｔｒ１とＮｃｈ−Ｔｒ３とに対し
て、それぞれ、Ｐｃｈ−Ｔｒ２とＮｃｈ−Ｔｒ４とが並
列に接続された回路である。そして、ＴＭＳＥＬＦ信号
及びint.ＺＲＡＳ信号を入力信号とするＮＡＮＤゲート
ＮＡ１の出力信号は、Ｐｃｈ−Ｔｒ２のゲートに入力さ
れるようになっている。また、ＮＡＮＤゲートＮＡ１の
出力信号及びＴＭＳＥＬＦ信号を入力信号とするＡＮＤ
ゲートＡ１の出力信号は、Ｎｃｈ−Ｔｒ４のゲートに入
力されるようになっている。

【００２６】この出力回路６において、セルフリフレッ
シュが行われていないとき、すなわちint.ＺＲＡＳ信号
が常時Ｈとなるときには、ＴＭＳＥＬＦ信号がＬにセッ
トされる。このとき、ＴＭＳＥＬＦ信号がＬであり、か
つint.ＺＲＡＳ信号がＨであるので、ＮＡＮＤゲートＮ
Ａ１の出力信号はＨとなる。このＨ信号がＰｃｈ−Ｔｒ
２のゲートに入力されるので、Ｐｃｈ−Ｔｒ２はＯＦＦ
となる。また、ＮＡＮＤゲートＮＡ１の出力信号がＨで
あり、かつＴＭＳＥＬＦ信号がＬであるので、ＡＮＤゲ
ートＡ１の出力信号はＬとなる。このＬ信号がＮｃｈ−
Ｔｒ４のゲートに入力されるので、Ｎｃｈ−Ｔｒ４はＯ
ＦＦとなる。したがって、出力回路６は、実質的には、
前記従来のＤＲＡＭの出力回路と同様の構成となり、普
通の出力回路と同様に機能し、データ信号を出力ノード
ＤＱに出力する。

【００２７】他方、出力回路６において、セルフリフレ
ッシュが行われているときには、int.ＺＲＡＳ信号が周
期的にＨ又はＬとなり、int.ＺＲＡＳ信号がＬとなる度
に、内部アドレスカウンタ３によって指定されたアドレ
スのメモリセル５がリフレッシュされる。このとき、Ｔ
ＭＳＥＬＦ信号がＨであれば、int.ＺＲＡＳ信号と同一
波形のモニタ信号ないしはint.ＺＲＡＳ信号そのものが
出力ノードＤＱ（ＤＱピン）に出力される。逆に、ＴＭ
ＳＥＬＦ信号がＬであれば、出力回路６は、実質的には
前記従来のＤＲＡＭの出力回路と同様の構成となる（ハ
イインピーダンス状態になる）。

【００２８】以下、セルフリフレッシュ時における、出
力回路６の上記動作をより詳しく説明する。なお、セル
フリフレッシュ時においては、Ｐｃｈ−Ｔｒ１及びＮｃ
ｈ−Ｔｒ３はいずれもＯＦＦ状態にある。まず、ＴＭＳ
ＥＬＦ信号がＨである場合を説明する。この場合、int.
ＺＲＡＳ信号がＨであれば、ＮＡＮＤゲートＮＡ１の出
力信号はＬとなり、このＬ信号がＰｃｈ−Ｔｒ２のゲー
トに入力され、Ｐｃｈ−Ｔｒ２はＯＮとなる。また、Ｎ
ＡＮＤゲートＮＡ１の出力信号がＬであり、かつＴＭＳ
ＥＬＦ信号がＨであるので、ＡＮＤゲートＡ１の出力信
号はＬとなり、このＬ信号がＮｃｈ−Ｔｒ４のゲートに
入力され、Ｎｃｈ−Ｔｒ４はＯＦＦとなる。したがっ
て、電源Ｅｘｔ.Ｖｃｃの電位すなわちＨ信号が、Ｐｃ
ｈ−Ｔｒ２を経由して出力ノードＤＱに出力される。

【００２９】他方、int.ＺＲＡＳ信号がＬであれば、Ｎ
ＡＮＤゲートＮＡ１の出力信号はＨとなり、このＨ信号
がＰｃｈ−Ｔｒ２のゲートに入力され、Ｐｃｈ−Ｔｒ２
はＯＦＦとなる。また、ＮＡＮＤゲートＮＡ１の出力信
号がＨであり、かつＴＭＳＥＬＦ信号がＨであるので、
ＡＮＤゲートＡ１の出力信号はＨとなり、このＨ信号が
Ｎｃｈ−Ｔｒ４のゲートに入力され、Ｎｃｈ−Ｔｒ４は
ＯＮとなる。したがって、アース電位すなわちＬ信号
が、Ｎｃｈ−Ｔｒ４を経由して出力ノードＤＱに出力さ
れる。

【００３０】つまり、セルフリフレッシュ時においてＴ
ＭＳＥＬＦ信号がＨである場合は、int.ＺＲＡＳ信号が
Ｈであれば出力ノードＤＱにＨ信号が出力され、int.Ｚ
ＲＡＳ信号がＬであれば出力ノードＤＱにＬ信号が出力
される。すなわち、int.ＺＲＡＳ信号と同一波形のモニ
タ信号、ないしはint.ＺＲＡＳ信号そのものが出力ノー
ドＤＱに出力される。

【００３１】次に、ＴＭＳＥＬＦ信号がＬである場合を
説明する。この場合、int.ＺＲＡＳ信号がＨであれば、
ＮＡＮＤゲートＮＡ１の出力信号はＨとなり、このＨ信
号がＰｃｈ−Ｔｒ２のゲートに入力され、Ｐｃｈ−Ｔｒ
２はＯＦＦとなる。また、ＮＡＮＤゲートＮＡ１の出力
信号がＨであり、かつＴＭＳＥＬＦ信号がＬであるの
で、ＡＮＤゲートＡ１の出力信号はＬとなり、このＬ信
号がＮｃｈ−Ｔｒ４のゲートに入力され、Ｎｃｈ−Ｔｒ
４はＯＦＦとなる。したがって、出力回路６は、実質的
には、前記従来のＤＲＡＭの出力回路と同様の構成とな
る。

【００３２】逆に、int.ＺＲＡＳ信号がＬであれば、Ｎ
ＡＮＤゲートＮＡ１の出力信号はＨとなり、このＨ信号
がＰｃｈ−Ｔｒ２のゲートに入力され、Ｐｃｈ−Ｔｒ２
はＯＦＦとなる。また、ＮＡＮＤゲートＮＡ１の出力信
号がＨであり、ＴＭＳＥＬＦ信号がＬであるので、ＡＮ
ＤゲートＡ１の出力信号はＬとなり、このＬ信号がＮｃ
ｈ−Ｔｒ４のゲートに入力され、Ｎｃｈ−Ｔｒ４はＯＦ
Ｆとなる。したがって、この場合も、出力回路６は、実
質的には、前記従来のＤＲＡＭの出力回路と同様の構成
となる。したがって、セルフリフレッシュ時においてＴ
ＭＳＥＬＦ信号がＬである場合は、出力回路６はハイイ
ンピーダンスとなり、int.ＺＲＡＳ信号の波形は出力ノ
ードＤＱには出力されない。

【００３３】以下、出力回路６に印加されるＴＭＳＥＬ
Ｆ信号（テストモード信号）を発生させるテストモード
信号発生回路の具体的な構成及び機能を説明する。図３
は、かかるテストモード信号発生回路の一例を示すブロ
ック図である。図３に示すように、テストモード設定回
路Ｔには、ＷＣＢＲ判定回路７と、スーパーＶＩＨ判定
回路８と、アドレス判定回路９とが設けられている。こ
こで、ＷＣＢＲ判定回路７には、内部回路１０を介し
て、ext.ＺＣＡＳ信号とext.ＺＲＡＳ信号とext.ＺＷＥ
信号とが入力される。スーパーＶＩＨ判定回路８には、
内部回路１１を介して、ext.Ａ１信号が入力される。ま
た、アドレス判定回路９には、内部回路１２を介して、
ext.Ａ２信号とext.Ａ３信号とが入力される一方、リセ
ット信号が直接入力される。

【００３４】ここで、ＷＣＢＲ判定回路７からＷＣＢＲ
信号が出力され、このＷＣＢＲ信号はスーパーＶＩＨ判
定回路８に入力される。そして、スーパーＶＩＨ判定回
路８からＳＶＩＨ信号が出力され、このＳＶＩＨ信号は
アドレス判定回路９に入力される。また、アドレス判定
回路９からはＴＭＳＥＬＦ信号とＴＭ２信号とが出力さ
れる。なお、ext.ＺＷＥ信号、ext.Ａ１信号、ext.Ａ２
信号及びext.Ａ３信号はいずれも外部入力信号である。
また、リセット信号、ＷＣＢＲ信号、ＳＶＩＨ信号、Ｔ
ＭＳＥＬＦ信号及びＴＭ２信号はいずれも内部発生信号
である。

【００３５】図４に示すように、ＷＣＢＲ判定回路７に
は、インバータＩ３〜Ｉ７と、ＮＡＮＤゲートＮＡ２〜
ＮＡ７と、ＯＲ回路を利用したＮＡＮＤゲートＩＯ１〜
ＩＯ２と、ＡＮＤゲートＡ２とが設けられている。な
お、このＷＣＢＲ判定回路７において、内部回路１０
は、各入力信号ext.ＺＣＡＳ、ext.ＺＲＡＳ、ext.ＺＷ
Ｅ毎の内部回路１０ａ、１０ｂ、１０ｃに分割されてい
る。

【００３６】ＷＣＢＲ判定回路７において、破線７ａで
囲まれた部分は、ext.ＺＲＡＳ信号がext.ＺＣＡＳ信号
よりも遅れて立ち下がったとき（すなわち、活性化され
たとき）に、ＡＮＤ回路Ａ２にＨ信号を出力する。ま
た、一点鎖線７ｂで囲まれた部分は、ext.ＺＲＡＳ信号
がext.ＺＷＥ信号よりも遅れて立ち下がったときに、Ａ
ＮＤ回路Ａ２にＨ信号を出力する。つまり、ＷＣＢＲ判
定回路７は、ext.ＺＲＡＳ信号が、ext.ＺＣＡＳ信号及
びext.ＺＷＥ信号よりも遅れて立ち下がったとき、すな
わちＷＣＢＲのタイミングで、内部信号ＷＣＢＲをＨに
する回路である。

【００３７】図５に示すように、スーパーＶＩＨ判定回
路８には、レベル変換回路１３と、コンパレータＣ１
と、ＮチャンネルＭＯＳトランジスタＴｒ５（以下、
「Ｎｃｈ−Ｔｒ５」という。）とが設けられている。こ
のスーパーＶＩＨ判定回路８は、ＷＣＢＲ判定回路７か
ら出力されたＷＣＢＲ信号を受けて活性化され、かつex
t.Ａ１信号がリファレンス電位（基準電位）より高い電
位を伴っているとき、すなわちスーパーＶＩＨレベルの
電位を伴っているときには、ＳＶＩＨ信号をＨにする回
路である。

【００３８】図６に示すように、アドレス判定回路９に
は、インバータＩ８〜Ｉ１０と、スリーステートインバ
ータＦ１〜Ｆ２と、ＡＮＤゲートＡ３〜Ａ４と、バッフ
ァゲートＢ１〜Ｂ２と、ＮＯＲゲートＮＯ１〜ＮＯ２と
が設けられている。なお、このアドレス判定回路９にお
いて、内部回路１２は、各入力信号ext.Ａ２、ext.Ａ３
毎の内部回路１２ａ、１２ｂに分割されている。

【００３９】このアドレス判定回路９は、ＴＭＳＥＬＦ
信号及びＴＭ２信号の出力ノードの前にラッチを備えた
回路構成とされている。そして、アドレス判定回路９
は、ＳＶＩＨ信号がＨになるとノードＮＤ１のデータ信
号をノードＮＤ２（ラッチ）に伝える一方、ＳＶＩＨ信
号がＬになるとノードＮＤ１のデータをノードＮＤ２に
伝えないようになっている。ラッチされたデータは、リ
セット信号がＨになるとリセットされ、これによりＴＭ
ＳＥＬＦ信号及びＴＭ２信号はＬになる。

【００４０】ノードＮＤ１はアドレスの組み合わせによ
りＨになるが、このノードＮＤ１のＨのデータ信号は、
ＳＶＩＨ信号がＨのときにノードＮＤ２に伝えられ、Ｔ
ＭＳＥＬＦ信号がＨになる。リセット信号は、ＣＢＲ
（ＣＡＳ before ＲＡＳ）やＲＯＲ（ＲＡＳ only
Refresh）のタイミングでＨになり、ラッチされたデー
タをリセットする。

【００４１】かくして、アドレス判定回路９から出力さ
れたＴＭＳＥＬＦ信号が、出力回路６（図２参照）に入
力され、セルフリフレッシュ時においてＴＭＳＥＬＦ信
号がＨの場合は、前記のとおり、出力回路６の出力ノー
ドＤＱに、int.ＺＲＡＳ信号と同一波形のモニタ信号、
ないしはint.ＺＲＡＳ信号そのものが出力される。他
方、ＴＭＳＥＬＦ信号がＬの場合は、出力回路６は、Ｚ
ＯＤＨ信号及びＺＯＤＬ信号を受けて、Ｈ又はＬの読み
出しデータを出力ノードＤＱに出力する。

【００４２】以下、図７に示すタイミングチャートを参
照しつつ、前記各回路の動作の一例を説明する。図７に
示すように、最初、これらの回路が動作していない状態
では、外部入力信号であるext.ＺＲＡＳ信号、ext.ＺＣ
ＡＳ信号及びext.ＺＷＥ信号はいずれもＨである。この
後、ext.ＺＲＡＳ信号が、ext.ＺＣＡＳ信号及びext.Ｚ
ＷＥ信号よりも遅れてＬになると、ＷＣＢＲ判定回路７
から出力されるＷＣＢＲ信号がＨになる。ここで、ext.
Ａ１信号は、スーパーＶＩＨレベルの電位（リファレン
ス電位より高い電位）を伴っているので、スーパーＶＩ
Ｈ判定回路８から出力されるＳＶＩＨ信号がＨになる。

【００４３】また、ext.Ａ２信号及びext.Ａ３信号がい
ずれもＨであるので、アドレス判定回路９のノードＮＤ
１はＨである。この状態で、前記のようにＳＶＩＨ信号
がＨになると、ノードＮＤ１のデータ信号がノードＮＤ
２に伝えられ、アドレス判定回路９から出力されるＴＭ
ＳＥＬＦ信号がＨになる。なお、このとき、出力信号Ｔ
Ｍ２信号は、Ｌのまま変化しない。

【００４４】ここで、ＴＭＳＥＬＦ信号がＨであり、か
つint.ＺＲＡＳもＨである場合は、出力回路６のＰｃｈ
−Ｔｒ２はＯＮとなり、Ｎｃｈ−Ｔｒ４はＯＦＦとなる
ので、出力ノードＤＱにＨが出力される。他方、ＴＭＳ
ＥＬＦ信号がＨであり、かつint.ＺＲＡＳ信号がＬであ
る場合は、出力回路６のＰｃｈ−Ｔｒ２はＯＦＦとな
り、Ｎｃｈ−Ｔｒ４はＯＮとなるので、出力ノードＤＱ
にＬが出力される。ここで、ＣＢＲ（ＣＡＳ Before
ＲＡＳ）やＲＯＲ（ＲＡＳ Only Refresh）のタイミ
ングでアドレス判定回路９のリセット信号がＨになる
と、ＴＭＳＥＬＦ信号がＬになる。このとき、出力回路
６のＰｃｈ−Ｔｒ２及びＮｃｈ−Ｔｒ４がともにＯＦＦ
となり、出力ノードＤＱにハイ・インピーダンス（Ｈｉ
−Ｚ）が出力される。

【００４５】なお、この実施の形態１では、テストモー
ド信号発生回路（ＴＭＳＥＬＦ信号発生回路）は、ＷＣ
ＢＲのタイミングとアドレスキーによる制御とを利用す
る回路構成とされているが、この回路構成はテストモー
ド信号発生回路の単なる一例を示すだけものであり、テ
ストモード信号発生回路の回路構成はこれに限定される
ものではない。前記テストモード信号発生回路と同様に
ＴＭＳＥＬＦ信号を発生させることができる回路であれ
ば、どのようなものでも用いることができる。

【００４６】以上、実施の形態１にかかるＤＲＡＭで
は、セルフリフレッシュ時にＴＭＳＥＬＦ信号をＨにす
れば、出力ノードＤＱ（ＤＱピン）にint.ＺＲＡＳ信号
と同一波形のモニタ信号ないしはint.ＺＲＡＳ信号その
ものが出力される。したがって、セルフリフレッシュ時
にＴＭＳＥＬＦ信号をＨにすることにより、随時リフレ
ッシュを起動するint.ＺＲＡＳ信号の波形を検出しモニ
タすることができる。

【００４７】実施の形態２．以下、本発明の実施の形態
２を説明するが、この実施の形態２にかかるＤＲＡＭの
基本構成は、実施の形態１にかかるＤＲＡＭの場合と共
通である。このため、以下では説明の重複を避けるた
め、実施の形態１と異なる点のみ説明する。

【００４８】図８に示すように、実施の形態２にかかる
ＤＲＡＭでは、実施の形態１におけるセルフインタイマ
１は設けられていない。このためセルフリフレッシュタ
イマ２には、Ｌになるとセルフリフレッシュ動作をスタ
ートさせるＺＳＥＬＦ信号が入力されるようになってい
る。ここで、ＺＳＥＬＦ信号として、例えばＺＣＢＲ信
号を用いれば、ext.ＺＣＡＳ信号が立ち下がった後、ex
t.ＺＲＡＳ信号が立ち下がったときにセルフリフレッシ
ュが開始されるので、セルフリフレッシュに要する時間
が短縮される。

【００４９】実施の形態２にかかるセルフインタイマを
用いないＤＲＡＭにおいても、実施の形態１にかかるＤ
ＲＡＭの場合と同様に、セルフリフレッシュ時にＴＭＳ
ＥＬＦ信号をＨにすれば、出力ノードＤＱ（ＤＱピン）
にint.ＺＲＡＳ信号と同一波形のモニタ信号ないしはin
t.ＺＲＡＳ信号そのものが出力される。したがって、セ
ルフリフレッシュ時にＴＭＳＥＬＦ信号をＨにすること
により、随時リフレッシュを起動するint.ＺＲＡＳ信号
の波形を検出しモニタすることができる。

【００５０】

【発明の効果】本発明の第１の態様にかかる半導体記憶
装置によれば、セルフリフレッシュ時にテストモード信
号をＨにすることにより、随時リフレッシュを起動する
内部信号の波形を検出し、モニタすることができる。し
たがって、該半導体記憶装置が設計どおりのセルフリフ
レッシュ機能を備えているか否かなどといったセルフリ
フレッシュに関連する各種テストを容易かつ正確に行う
ことができる。

【００５１】本発明の第２の態様にかかる半導体記憶装
置によれば、基本的には第１の態様にかかる半導体記憶
装置の場合と同様の効果が得られる。さらに、リフレッ
シュモニタ回路の構成が簡素なものとなるので、該半導
体記憶装置の製造コストが低減される。

【００５２】本発明の第３の態様にかかる半導体記憶装
置によれば、基本的には第１又は第２の態様にかかる半
導体記憶装置の場合と同様の効果が得られる。さらに、
リフレッシュモニタ回路に入力されているテストモード
信号のＨ、Ｌを容易に切り替えることができるので、セ
ルフリフレッシュに関連する各種テストをより容易に行
うことができる。

【００５３】本発明の第４の態様にかかる半導体記憶装
置によれば、基本的には第３の態様にかかる半導体記憶
装置の場合と同様の効果が得られる。さらに、リフレッ
シュが不可能な状態でテストモード信号がＨになるのが
確実に防止されるので、セルフリフレッシュに関連する
各種テストの精度が高められる。

【００５４】本発明の第５の態様にかかる半導体記憶装
置によれば、基本的には第１〜第４の態様のいずれか１
つにかかる半導体記憶装置の場合と同様の効果が得られ
る。さらに、該半導体記憶装置が確実にセルフリフレッ
シュ可能な状態となってからリフレッシュが開始される
ので、該半導体記憶装置の信頼性が高められる。

【００５５】本発明の第６の態様にかかる半導体記憶装
置によれば、基本的には第１〜第４の態様のいずれか１
つにかかる半導体記憶装置の場合と同様の効果が得られ
る。さらに、セルフリフレッシュに要する時間が短縮さ
れるので、該半導体記憶装置の動作性能が高められる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１にかかるＤＲＡＭのセ
ルフリフレッシュ回路及びこれに関連する回路のブロッ
ク図である。

【図２】 図１に示すＤＲＡＭの出力回路の構成を示す
回路図である。

【図３】 図２に示す出力回路にＴＭＳＥＬＦ信号を印
加するためのテストモード信号発生回路の構成を示すブ
ロック図である。

【図４】 図３に示すテストモード信号発生回路のＷＣ
ＢＲ判定回路の構成を示す回路図である。

【図５】 図３に示すテストモード信号発生回路のスー
パーＶＩＨ判定回路の構成を示す回路図である。

【図６】 図３に示すテストモード信号発生回路のアド
レス判定回路の構成を示す回路図である。

【図７】 図１に示すＤＲＡＭのセルフリフレッシュ時
における各種信号の経時変化を示すタイミングチャート
である。

【図８】 本発明の実施の形態２にかかるＤＲＡＭのセ
ルフリフレッシュ回路及びこれに関連する回路のブロッ
ク図である。

【図９】 従来のＤＲＡＭのセルフリフレッシュ回路及
びこれに関連する回路のブロック図である。

【図１０】 図９に示す従来のＤＲＡＭのセルフリフレ
ッシュ時における各種信号の経時変化を示すタイミング
チャートである。

【符号の説明】

１ セルフインタイマ、 ２ セルフリフレッシュタイ
マ、 ３ 内部アドレスカウンタ、 ４ ロウ系制御回
路、 ５ メモリセル（メモリアレイ）、 ６出力回
路、 ７ ＷＣＢＲ判定回路、 ８ スーパーＶＩＨ判
定回路、 ９アドレス判定回路、 １０ 内部回路、
１０ａ 内部回路、 １０ｂ 内部回路、 １０ｃ 内
部回路、 １１ 内部回路、 １２ 内部回路、 １２
ａ 内部回路、 １２ｂ 内部回路、 １３ レベル変
換回路、 Ｔ テストモード信号発生回路、 Ａ１〜Ａ
４ ＡＮＤゲート、 Ｃ１ コンパレータ、 Ｉ１〜Ｉ
１０ インバータ（ＮＯＴゲート）、 ＩＯ１〜ＩＯ２
ＯＲ回路を利用したＮＡＮＤゲート、 ＮＡ１〜ＮＡ
７ ＮＡＮＤゲート、 ＮＯ１〜ＮＯ２ ＮＯＲ回路、
Ｔｒ１〜Ｔｒ２ ＰチャンネルＭＯＳトランジスタ、
Ｔｒ３〜Ｔｒ５ＮチャンネルＭＯＳトランジスタ。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 リフレッシュを起動する所定の内部信号
   に基づいてメモリセルにセルフリフレッシュを行うよう
   になっている半導体記憶装置であって、 出力回路に付設されていて、ハイレベル又はロウレベル
   のテストモード信号を受け、セルフリフレッシュ時に上
   記テストモード信号がハイレベルであるときには、上記
   所定の内部信号と同一波形のモニタ信号をデータ出力ピ
   ンに出力するリフレッシュモニタ回路が設けられている
   ことを特徴とする半導体記憶装置。
2. 【請求項２】 上記出力回路は、第１のデータ信号がゲ
   ート入力されるＰチャンネル電界効果トランジスタと第
   ２のデータ信号がゲート入力されるＮチャンネル電界効
   果トランジスタとを有し、上記両電界効果トランジスタ
   のドレーン同士が接続され、かつ上記Ｐチャンネル電界
   効果トランジスタのソースが高電圧部に接続される一方
   上記Ｎチャンネル電界効果トランジスタのソースが低電
   圧部に接続された回路構造とされていて、 上記リフレッシュモニタ回路は、上記Ｐチャンネル電界
   効果トランジスタと上記Ｎチャンネル電界効果トランジ
   スタとに対してそれぞれ並列に接続されるモニタ用Ｐチ
   ャンネル電界効果トランジスタとモニタ用Ｎチャンネル
   電界効果トランジスタとを有するとともに、 上記テストモード信号及び上記所定の内部信号を受け、
   セルフリフレッシュ時において上記テストモード信号が
   ハイレベルであるときには、上記両モニタ用電界効果ト
   ランジスタからデータ出力ピンに上記所定の内部信号と
   同一波形の出力信号を出力させる一方、上記テストモー
   ド信号がロウレベルであるときには、上記両モニタ用電
   界効果トランジスタをハイインピーダンス状態にする論
   理回路を有することを特徴とする請求項１に記載の半導
   体記憶装置。
3. 【請求項３】 外部入力信号に基づいてハイレベル又は
   ロウレベルの上記テストモード信号を発生させるテスト
   モード信号発生回路が設けられ、該テストモード信号が
   上記リフレッシュモニタ回路に入力されるようになって
   いることを特徴とする請求項１又は２に記載の半導体記
   憶装置。
4. 【請求項４】 上記テストモード信号発生回路が、ロウ
   アクティブである外部ロウアドレスストローブ信号が、
   それぞれロウアクティブである外部コラムアドレススト
   ローブ信号及び外部ライトイネーブル信号よりも遅れて
   ロウレベルになったときに、上記テストモード信号をハ
   イレベルにするようになっていることを特徴とする請求
   項３に記載の半導体記憶装置。
5. 【請求項５】 ロウアクティブである外部ロウアドレス
   ストローブ信号が、ロウアクティブである外部コラムア
   ドレスストローブ信号よりも遅れてロウレベルになった
   後、所定時間経過してからセルフリフレッシュを実行す
   るようになっていることを特徴とする請求項１〜４のい
   ずれか１つに記載の半導体記憶装置。
6. 【請求項６】 ロウアクティブである外部ロウアドレス
   ストローブ信号が、ロウアクティブである外部コラムア
   ドレスストローブ信号よりも遅れてロウレベルになった
   ときにセルフリフレッシュを実行するようになっている
   ことを特徴とする請求項１〜４のいずれか１つに記載の
   半導体記憶装置。