JPH11345486A - セルフ・リフレッシュ制御回路を備えたｄｒａｍおよびシステムｌｓｉ - Google Patents
セルフ・リフレッシュ制御回路を備えたｄｒａｍおよびシステムｌｓｉInfo
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- JPH11345486A JPH11345486A JP10151703A JP15170398A JPH11345486A JP H11345486 A JPH11345486 A JP H11345486A JP 10151703 A JP10151703 A JP 10151703A JP 15170398 A JP15170398 A JP 15170398A JP H11345486 A JPH11345486 A JP H11345486A
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- 230000001960 triggered effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 7
- 230000010355 oscillation Effects 0.000 description 5
- 101000685663 Homo sapiens Sodium/nucleoside cotransporter 1 Proteins 0.000 description 3
- 101000821827 Homo sapiens Sodium/nucleoside cotransporter 2 Proteins 0.000 description 3
- 102100023116 Sodium/nucleoside cotransporter 1 Human genes 0.000 description 3
- 102100021541 Sodium/nucleoside cotransporter 2 Human genes 0.000 description 3
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- G—PHYSICS
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Abstract
(57)【要約】
【課題】 最適なリフレッシュの周期を任意に設定でき
ず、また消費電力を低減できないという課題があった。 【解決手段】 セルフ・リフレッシュ・アドレス制御部
１１が、セルフ・リフレッシュの周期を任意に指定する
ための制御信号を入力し、セルフ・リフレッシュ・アド
レスの周期を設定しセルフ・サイクル信号を出力するセ
ルフ・リフレッシュ制御回路７，７１と、セルフ・サイ
クル信号をトリガーとしてアドレスをメモリセルアレイ
へ出力するロウアドレスバッファ８とを有するセルフ・
リフレッシュ制御回路を備えた。
ず、また消費電力を低減できないという課題があった。 【解決手段】 セルフ・リフレッシュ・アドレス制御部
１１が、セルフ・リフレッシュの周期を任意に指定する
ための制御信号を入力し、セルフ・リフレッシュ・アド
レスの周期を設定しセルフ・サイクル信号を出力するセ
ルフ・リフレッシュ制御回路７，７１と、セルフ・サイ
クル信号をトリガーとしてアドレスをメモリセルアレイ
へ出力するロウアドレスバッファ８とを有するセルフ・
リフレッシュ制御回路を備えた。
Description
【０００１】
【発明の属する技術分野】この発明は、Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＤＲＡ
Ｍ）のセルフ・リフレッシュを行うためのセルフ・リフ
レッシュ制御回路を備えたＤＲＡＭに関し、特に詳細に
は、セルフ・リフレッシュの周期を任意に設定可能で、
スタンバイ時の消費電力を低減可能なＤＲＡＭのセルフ
・リフレッシュ制御回路等に関するものである。
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＤＲＡ
Ｍ）のセルフ・リフレッシュを行うためのセルフ・リフ
レッシュ制御回路を備えたＤＲＡＭに関し、特に詳細に
は、セルフ・リフレッシュの周期を任意に設定可能で、
スタンバイ時の消費電力を低減可能なＤＲＡＭのセルフ
・リフレッシュ制御回路等に関するものである。
【０００２】
【従来の技術】従来のＤＲＡＭにおいては、例えば、米
国特許ＵＳＰ５，３２１，６６２に開示の技術に示され
るように、セルフリフレッシュの周期（サイクル）は固
定されており、プログラマブルに変更することができ
ず、また、セルフリフレッシュの周期をＤＲＡＭの外部
で観測することが困難であった。このため、最適の周期
でＤＲＡＭのセルフ・リフレッシュを実行することがで
きず、その分、ＤＲＡＭの消費電力が増大するという課
題があった。特に、スタンバイ時におけるＤＲＡＭの消
費電力が、最適の周期でセルフ・リフレッシュを実行し
たＤＲＡＭの場合と比較して、消費電力が大きくなると
いう課題があった。
国特許ＵＳＰ５，３２１，６６２に開示の技術に示され
るように、セルフリフレッシュの周期（サイクル）は固
定されており、プログラマブルに変更することができ
ず、また、セルフリフレッシュの周期をＤＲＡＭの外部
で観測することが困難であった。このため、最適の周期
でＤＲＡＭのセルフ・リフレッシュを実行することがで
きず、その分、ＤＲＡＭの消費電力が増大するという課
題があった。特に、スタンバイ時におけるＤＲＡＭの消
費電力が、最適の周期でセルフ・リフレッシュを実行し
たＤＲＡＭの場合と比較して、消費電力が大きくなると
いう課題があった。
【０００３】また、従来のＤＲＡＭでは、上記したよう
に、セルフ・リフレッシュの周期を必要に応じて変更す
ることが困難なため、動作テストが困難になるといった
課題もあった。
に、セルフ・リフレッシュの周期を必要に応じて変更す
ることが困難なため、動作テストが困難になるといった
課題もあった。
【０００４】
【発明が解決しようとする課題】このように、従来のＤ
ＲＡＭでは、セルフ・リフレッシュの周期は固定されて
おり、即ちＤＲＡＭのセルフ・リフレッシュの周期を要
求に応じてプログラマブルに変更できず、またセルフ・
リフレッシュの周期を観測することもできない為、最適
なセルフ・リフレッシュの周期を設定できず、低消費電
力化が実現できないといった課題があった。また、セル
フ・リフレッシュの周期を任意の周期に変えて、ＤＲＡ
Ｍのテストを容易に実行することができないといった課
題があった。
ＲＡＭでは、セルフ・リフレッシュの周期は固定されて
おり、即ちＤＲＡＭのセルフ・リフレッシュの周期を要
求に応じてプログラマブルに変更できず、またセルフ・
リフレッシュの周期を観測することもできない為、最適
なセルフ・リフレッシュの周期を設定できず、低消費電
力化が実現できないといった課題があった。また、セル
フ・リフレッシュの周期を任意の周期に変えて、ＤＲＡ
Ｍのテストを容易に実行することができないといった課
題があった。
【０００５】この発明は上記のような課題を解決するた
めになされたもので、ＤＲＡＭのセルフ・リフレッシュ
の周期を容易に変更でき最適の周期でセルフ・リフレッ
シュを実行可能であり、これにより消費電力の低減が可
能な、またテストの実行を容易化できるセルフ・リフレ
ッシュ制御回路を備えたＤＲＡＭ及びそのようなＤＲＡ
Ｍを備えたシステムＬＳＩを得ることを目的とする。
めになされたもので、ＤＲＡＭのセルフ・リフレッシュ
の周期を容易に変更でき最適の周期でセルフ・リフレッ
シュを実行可能であり、これにより消費電力の低減が可
能な、またテストの実行を容易化できるセルフ・リフレ
ッシュ制御回路を備えたＤＲＡＭ及びそのようなＤＲＡ
Ｍを備えたシステムＬＳＩを得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係るリフレッ
シュ制御回路を備えたＤＲＡＭは、複数のメモリセルか
らなるメモリセルアレイと、セルフ・リフレッシュの周
期を設定し、設定した周期で前記メモリセルアレイへア
ドレスを出力してセルフ・リフレッシュを実行するセル
フ・リフレッシュ・アドレス制御部を備え、前記セルフ
・リフレッシュ・アドレス制御部は、セルフ・リフレッ
シュの周期を任意に指定するための制御信号を入力し、
入力した制御信号に基づいてセルフ・リフレッシュ・ア
ドレスの周期を設定し、設定された周期のセルフ・サイ
クル信号を出力するセルフ・リフレッシュ制御回路と、
前記セルフ・リフレッシュ設定手段で設定されたセルフ
・サイクル信号を入力し、前記セルフ・サイクル信号を
トリガーとしてアドレスを前記メモリセルアレイへ出力
するロウアドレスバッファを有するものである。
シュ制御回路を備えたＤＲＡＭは、複数のメモリセルか
らなるメモリセルアレイと、セルフ・リフレッシュの周
期を設定し、設定した周期で前記メモリセルアレイへア
ドレスを出力してセルフ・リフレッシュを実行するセル
フ・リフレッシュ・アドレス制御部を備え、前記セルフ
・リフレッシュ・アドレス制御部は、セルフ・リフレッ
シュの周期を任意に指定するための制御信号を入力し、
入力した制御信号に基づいてセルフ・リフレッシュ・ア
ドレスの周期を設定し、設定された周期のセルフ・サイ
クル信号を出力するセルフ・リフレッシュ制御回路と、
前記セルフ・リフレッシュ設定手段で設定されたセルフ
・サイクル信号を入力し、前記セルフ・サイクル信号を
トリガーとしてアドレスを前記メモリセルアレイへ出力
するロウアドレスバッファを有するものである。
【０００７】この発明に係るリフレッシュ制御回路を備
えたＤＲＡＭは、セルフ・リフレッシュ制御回路が、リ
フレッシュ制御レジスタおよびセルフ・リフレッシュ周
期用カウンタを有し、前記リフレッシュ制御レジスタ
が、セルフ・リフレッシュの周期を任意に指定するため
の制御信号を入力し、入力した前記制御信号に基づいて
セルフ・リフレッシュ・アドレスの周期を示す倍率制御
信号を出力し、前記セルフ・リフレッシュ周期用カウン
タが、前記倍率制御信号を入力してセルフ・サイクル信
号を生成し、生成したセルフ・サイクル信号をロウアド
レスバッファへ出力するものである。
えたＤＲＡＭは、セルフ・リフレッシュ制御回路が、リ
フレッシュ制御レジスタおよびセルフ・リフレッシュ周
期用カウンタを有し、前記リフレッシュ制御レジスタ
が、セルフ・リフレッシュの周期を任意に指定するため
の制御信号を入力し、入力した前記制御信号に基づいて
セルフ・リフレッシュ・アドレスの周期を示す倍率制御
信号を出力し、前記セルフ・リフレッシュ周期用カウン
タが、前記倍率制御信号を入力してセルフ・サイクル信
号を生成し、生成したセルフ・サイクル信号をロウアド
レスバッファへ出力するものである。
【０００８】この発明に係るリフレッシュ制御回路を備
えたＤＲＡＭは、セルフ・リフレッシュ制御回路が、デ
コーダおよびセルフ・リフレッシュ周期用カウンタを有
する。前記デコーダが、セルフ・リフレッシュの周期を
任意に指定するための制御信号を入力し、入力した前記
制御信号をデコードしてセルフ・リフレッシュの周期を
示す倍率制御信号を生成および出力し、前記セルフ・リ
フレッシュ周期用カウンタが、前記倍率制御信号を入力
してセルフ・サイクル信号を生成して、生成したセルフ
・サイクル信号をロウアドレスバッファへ出力するもの
である。
えたＤＲＡＭは、セルフ・リフレッシュ制御回路が、デ
コーダおよびセルフ・リフレッシュ周期用カウンタを有
する。前記デコーダが、セルフ・リフレッシュの周期を
任意に指定するための制御信号を入力し、入力した前記
制御信号をデコードしてセルフ・リフレッシュの周期を
示す倍率制御信号を生成および出力し、前記セルフ・リ
フレッシュ周期用カウンタが、前記倍率制御信号を入力
してセルフ・サイクル信号を生成して、生成したセルフ
・サイクル信号をロウアドレスバッファへ出力するもの
である。
【０００９】この発明に係るリフレッシュ制御回路を備
えたＤＲＡＭは、セルフ・リフレッシュ制御回路からロ
ウアドレスバッファへ出力されるセルフ・サイクル信号
を外部装置へ送信するためのセルフ・サイクル制御ピン
をさらに備え、前記セルフ・サイクル制御ピンを介して
前記セルフ・サイクル信号を外部装置へ送信し、セルフ
・リフレッシュの周期を制御するものである。
えたＤＲＡＭは、セルフ・リフレッシュ制御回路からロ
ウアドレスバッファへ出力されるセルフ・サイクル信号
を外部装置へ送信するためのセルフ・サイクル制御ピン
をさらに備え、前記セルフ・サイクル制御ピンを介して
前記セルフ・サイクル信号を外部装置へ送信し、セルフ
・リフレッシュの周期を制御するものである。
【００１０】この発明に係るリフレッシュ制御回路を備
えたＤＲＡＭは、セルフ・リフレッシュのテスト中に、
カラムデコーダとデータ出力バッファへイネーブル信号
を送信し、前記カラムデコーダとデータ出力バッファを
動作させるリード／ライト制御回路を備え、セルフ・リ
フレッシュ制御回路で設定されたセルフ・リフレッシュ
の周期に基づいて、データ出力バッファから出力される
メモリセルアレイ内のデータを外部へ読み出すものであ
る。
えたＤＲＡＭは、セルフ・リフレッシュのテスト中に、
カラムデコーダとデータ出力バッファへイネーブル信号
を送信し、前記カラムデコーダとデータ出力バッファを
動作させるリード／ライト制御回路を備え、セルフ・リ
フレッシュ制御回路で設定されたセルフ・リフレッシュ
の周期に基づいて、データ出力バッファから出力される
メモリセルアレイ内のデータを外部へ読み出すものであ
る。
【００１１】この発明に係るリフレッシュ制御回路を備
えたＤＲＡＭは、上記のいずれかのＤＲＡＭとデータを
処理するシステムを備えたシステムＬＳＩであり、例え
ば、マイコンと上記のＤＲＡＭを備えたシステムＬＳＩ
であり、また、ＡＳＩＣと上記のＤＲＡＭとを組み込ん
だシステムＬＳＩである。
えたＤＲＡＭは、上記のいずれかのＤＲＡＭとデータを
処理するシステムを備えたシステムＬＳＩであり、例え
ば、マイコンと上記のＤＲＡＭを備えたシステムＬＳＩ
であり、また、ＡＳＩＣと上記のＤＲＡＭとを組み込ん
だシステムＬＳＩである。
【００１２】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１のＤｙ
ｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ（ＤＲＡＭ）のセルフ・リフレッシュ制御回路を有す
るＤＲＡＭを示すブロック図であり、図において、１０
はデータを格納する複数のメモリセルから構成されるメ
モリセルアレイ、１はメモリセルアレイ１０内に格納さ
れたデータを外部へ出力するために一時的に格納するデ
ータ出力バッファ、２はメモリセルアレイ１０へ入力す
る入力データを一時的に格納するデータ入力バッファ、
３はリード／ライト制御回路、４はメモリセルアレイ１
０内のメモリセルのカラムアドレスを生成するカラムア
ドレス生成回路、５はカラムアドレス生成回路４からの
カラムアドレスを入力しデコードするカラムデコーダ、
６はセンスアンプとライトドライバ、７はセルフ・リフ
レッシュ制御回路、８はロウアドレスバッファ、９はロ
ウデコーダである。また、１１はセルフ・リフレッシュ
制御回路７およびロウアドレスバッファ８を含み、セル
フ・リフレッシュのためのアドレスを生成し出力するセ
ルフ・リフレッシュ・アドレス制御部である。
説明する。 実施の形態１．図１は、この発明の実施の形態１のＤｙ
ｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ（ＤＲＡＭ）のセルフ・リフレッシュ制御回路を有す
るＤＲＡＭを示すブロック図であり、図において、１０
はデータを格納する複数のメモリセルから構成されるメ
モリセルアレイ、１はメモリセルアレイ１０内に格納さ
れたデータを外部へ出力するために一時的に格納するデ
ータ出力バッファ、２はメモリセルアレイ１０へ入力す
る入力データを一時的に格納するデータ入力バッファ、
３はリード／ライト制御回路、４はメモリセルアレイ１
０内のメモリセルのカラムアドレスを生成するカラムア
ドレス生成回路、５はカラムアドレス生成回路４からの
カラムアドレスを入力しデコードするカラムデコーダ、
６はセンスアンプとライトドライバ、７はセルフ・リフ
レッシュ制御回路、８はロウアドレスバッファ、９はロ
ウデコーダである。また、１１はセルフ・リフレッシュ
制御回路７およびロウアドレスバッファ８を含み、セル
フ・リフレッシュのためのアドレスを生成し出力するセ
ルフ・リフレッシュ・アドレス制御部である。
【００１３】このように、実施の形態１のＤＲＡＭ内に
は、メモリセルアレイ１０のセルフ・リフレッシュの周
期を制御するためのセルフ・リフレッシュ制御回路７を
含むセルフ・リフレッシュ・アドレス制御部１１が、メ
モリセルアレイ１０、その他等とともに組み込まれてい
る。
は、メモリセルアレイ１０のセルフ・リフレッシュの周
期を制御するためのセルフ・リフレッシュ制御回路７を
含むセルフ・リフレッシュ・アドレス制御部１１が、メ
モリセルアレイ１０、その他等とともに組み込まれてい
る。
【００１４】図２は、図１に示した実施の形態１のＤＲ
ＡＭ内のセルフ・リフレッシュ・アドレス制御部１１の
詳細な構成を示すブロック図であり、図において、２０
はリフレッシュ制御レジスタ、２１はセルフ・リフレッ
シュの周期調整用のヒューズ回路を有するセルフ・リフ
レッシュ周期用カウンタ、２２はアドレス生成用カウン
タ、そして２３はアドレスセレクタである。このよう
に、セルフ・リフレッシュ制御回路７は、リフレッシュ
制御レジスタ２０およびセルフ・リフレッシュ周期用カ
ウンタ２１からなり、また、ロウアドレスバッファ８
は、アドレス生成用カウンタ２２およびアドレスセレク
タ２３からなる。
ＡＭ内のセルフ・リフレッシュ・アドレス制御部１１の
詳細な構成を示すブロック図であり、図において、２０
はリフレッシュ制御レジスタ、２１はセルフ・リフレッ
シュの周期調整用のヒューズ回路を有するセルフ・リフ
レッシュ周期用カウンタ、２２はアドレス生成用カウン
タ、そして２３はアドレスセレクタである。このよう
に、セルフ・リフレッシュ制御回路７は、リフレッシュ
制御レジスタ２０およびセルフ・リフレッシュ周期用カ
ウンタ２１からなり、また、ロウアドレスバッファ８
は、アドレス生成用カウンタ２２およびアドレスセレク
タ２３からなる。
【００１５】図３は、図２に示したセルフ・リフレッシ
ュ制御回路７内のセルフリフレッシュ周期用カウンタ２
１の詳細な構成を示すブロック図であり、図において、
３０は所定周波数のクロックを発振し出力する発振回
路、３１〜３４の各々は１ｂｉｔのインクリメント回路
ＦＡ１〜ＦＡ４、即ち、カウンタ、そして３５はセレク
タである。
ュ制御回路７内のセルフリフレッシュ周期用カウンタ２
１の詳細な構成を示すブロック図であり、図において、
３０は所定周波数のクロックを発振し出力する発振回
路、３１〜３４の各々は１ｂｉｔのインクリメント回路
ＦＡ１〜ＦＡ４、即ち、カウンタ、そして３５はセレク
タである。
【００１６】図１に示したデータ出力バッファ１、デー
タ入力バッファ２、リード／ライト制御回路３、カラム
アドレス生成回路４、およびカラムデコーダ５は、通常
のリードライトアクセス時には動作するが、セルフ・リ
フレッシュの動作中には全く動作しない回路である。し
かし、テストモード中においてセルフ・リフレッシュを
実行する場合は、リード／ライト制御回路３は、カラム
デコーダ５とデータ出力バッファ１へイネーブル信号を
送信する。
タ入力バッファ２、リード／ライト制御回路３、カラム
アドレス生成回路４、およびカラムデコーダ５は、通常
のリードライトアクセス時には動作するが、セルフ・リ
フレッシュの動作中には全く動作しない回路である。し
かし、テストモード中においてセルフ・リフレッシュを
実行する場合は、リード／ライト制御回路３は、カラム
デコーダ５とデータ出力バッファ１へイネーブル信号を
送信する。
【００１７】次に動作について説明する。図４は、実施
の形態１のＤＲＡＭ内のセルフ・リフレッシュ・アドレ
ス制御部１１におけるセルフ・リフレッシュの周期の倍
率設定と制御信号ＣＮＴ０との関係を示す説明図であ
る。図に示すように、外部装置、例えば，ＣＰＵ（図示
せず）から送信された３ｂｉｔの制御信号ＣＮＴ０
（０），ＣＮＴ０（１），ＣＮＴ０（２）がリフレッシ
ュ制御レジスタ２０内に書き込まれると、この制御信号
ＣＮＴ０の値によって、図４に示す倍率、×１，×２，
×３，×４のいずれかの倍率が、リフレッシュ制御レジ
スタ２０内で設定される。次に、設定された倍率に基づ
いて、リフレッシュ制御レジスタ２０から倍率制御信号
ｒｅｆｃｎｔが、セルフ・リフレッシュ周期用カウンタ
２１へ出力される。
の形態１のＤＲＡＭ内のセルフ・リフレッシュ・アドレ
ス制御部１１におけるセルフ・リフレッシュの周期の倍
率設定と制御信号ＣＮＴ０との関係を示す説明図であ
る。図に示すように、外部装置、例えば，ＣＰＵ（図示
せず）から送信された３ｂｉｔの制御信号ＣＮＴ０
（０），ＣＮＴ０（１），ＣＮＴ０（２）がリフレッシ
ュ制御レジスタ２０内に書き込まれると、この制御信号
ＣＮＴ０の値によって、図４に示す倍率、×１，×２，
×３，×４のいずれかの倍率が、リフレッシュ制御レジ
スタ２０内で設定される。次に、設定された倍率に基づ
いて、リフレッシュ制御レジスタ２０から倍率制御信号
ｒｅｆｃｎｔが、セルフ・リフレッシュ周期用カウンタ
２１へ出力される。
【００１８】ＣＮＴ０（２）は、セルフ・リフレッシュ
の周期設定を有効にするか無効にするかどうかを設定す
る制御信号である。実施の形態１のＤＲＡＭの場合で
は、ＣＮＴ０（０）＝０，ＣＮＴ０（１）＝１，ＣＮＴ
０（２）＝１とすると、リフレッシュ制御レジスタ２０
内の設定が有効となり、リフレッシュ制御レジスタ２０
から出力される倍率制御信号ｒｅｆｃｎｔの値は、×２
となる。ＣＮＴ０（２）＝０なら、リフレッシュ制御レ
ジスタ２０内の設定は無効になり、通常のＤＲＡＭの動
作における標準のリフレッシュ周期に設定される。
の周期設定を有効にするか無効にするかどうかを設定す
る制御信号である。実施の形態１のＤＲＡＭの場合で
は、ＣＮＴ０（０）＝０，ＣＮＴ０（１）＝１，ＣＮＴ
０（２）＝１とすると、リフレッシュ制御レジスタ２０
内の設定が有効となり、リフレッシュ制御レジスタ２０
から出力される倍率制御信号ｒｅｆｃｎｔの値は、×２
となる。ＣＮＴ０（２）＝０なら、リフレッシュ制御レ
ジスタ２０内の設定は無効になり、通常のＤＲＡＭの動
作における標準のリフレッシュ周期に設定される。
【００１９】セルフ・リフレッシュ周期用カウンタ２１
内の発振回路３０は、例えば、１０ｍｓｅｃ周期の発振
回路である。
内の発振回路３０は、例えば、１０ｍｓｅｃ周期の発振
回路である。
【００２０】図５は、実施の形態１のＤＲＡＭ内のリフ
レッシュ回路におけるセルフ・リフレッシュ周期用カウ
ンタの動作を示すタイミングチャートである。図５に示
すように、セルフ・リフレッシュ周期用カウンタ２１内
では、発振回路３０から出力された１０ｍｓｅｃ周期の
発振出力信号が、カウンタである１ｂｉｔのインクリメ
ント回路（ＦＡ１〜ＦＡ４）３１〜３４へ入力され、そ
こでカウントアップされる。例えば、１ｂｉｔのインク
リメント回路（ＦＡ１〜ＦＡ４）３１〜３４の各々の出
力信号の周期はＦＯ１，ＦＯ２，ＦＯ３，ＦＯ４であ
り、出力信号ＦＯ１が１０ｍｓｅｃ周期、ＦＯ２が２０
ｍｓｅｃ周期、ＦＯ３が４０ｍｓｅｃ周期、ＦＯ４が８
０ｍｓｅｃ周期となる。
レッシュ回路におけるセルフ・リフレッシュ周期用カウ
ンタの動作を示すタイミングチャートである。図５に示
すように、セルフ・リフレッシュ周期用カウンタ２１内
では、発振回路３０から出力された１０ｍｓｅｃ周期の
発振出力信号が、カウンタである１ｂｉｔのインクリメ
ント回路（ＦＡ１〜ＦＡ４）３１〜３４へ入力され、そ
こでカウントアップされる。例えば、１ｂｉｔのインク
リメント回路（ＦＡ１〜ＦＡ４）３１〜３４の各々の出
力信号の周期はＦＯ１，ＦＯ２，ＦＯ３，ＦＯ４であ
り、出力信号ＦＯ１が１０ｍｓｅｃ周期、ＦＯ２が２０
ｍｓｅｃ周期、ＦＯ３が４０ｍｓｅｃ周期、ＦＯ４が８
０ｍｓｅｃ周期となる。
【００２１】セレクタ３５は、リフレッシュ制御レジス
タ２０から出力される倍率制御信号ｒｅｆｃｎｔの倍率
を入力し、１ｂｉｔのインクリメント回路（ＦＡ１〜Ｆ
Ａ４）３１〜３４から出力される出力信号ＦＯ１からＦ
Ｏ４が選択される。
タ２０から出力される倍率制御信号ｒｅｆｃｎｔの倍率
を入力し、１ｂｉｔのインクリメント回路（ＦＡ１〜Ｆ
Ａ４）３１〜３４から出力される出力信号ＦＯ１からＦ
Ｏ４が選択される。
【００２２】倍率制御信号ｒｅｆｃｎｔ＝×１の場合、
セレクタ３５により出力信号ＦＯ１が選択され、倍率制
御信号ｒｅｆｃｎｔ＝×２の場合に出力信号ＦＯ２が選
択され、倍率制御信号ｒｅｆｃｎｔ＝×３の場合に出力
信号ＦＯ３が選択され、倍率制御信号ｒｅｆｃｎｔ＝×
４の場合に出力信号ＦＯ４が選択される。
セレクタ３５により出力信号ＦＯ１が選択され、倍率制
御信号ｒｅｆｃｎｔ＝×２の場合に出力信号ＦＯ２が選
択され、倍率制御信号ｒｅｆｃｎｔ＝×３の場合に出力
信号ＦＯ３が選択され、倍率制御信号ｒｅｆｃｎｔ＝×
４の場合に出力信号ＦＯ４が選択される。
【００２３】上記した実施の形態１の説明において、倍
率制御信号ｒｅｆｃｎｔが示す倍率は×２なので、出力
信号ＦＯ２がセレクタ３５により選択され、周期が２０
ｍｓｅｃのセルフ・サイクル信号ｓｅｌｆ ｃｙｃｌｅ
として、アドレス生成用カウンタ２２へ出力される。ま
た、このセルフ・サイクル信号ｓｅｌｆ ｃｙｃｌｅ
は、セルフ・サイクル制御ピン１００を介して外部装置
（図示せず）へも出力される。このように、セルフ・サ
イクル制御ピン１００から外部へ、セルフ・サイクル信
号ｓｅｌｆ ｃｙｃｌｅを出力することで、容易にセル
フリフレッシュの周期を外部で観測することができる。
率制御信号ｒｅｆｃｎｔが示す倍率は×２なので、出力
信号ＦＯ２がセレクタ３５により選択され、周期が２０
ｍｓｅｃのセルフ・サイクル信号ｓｅｌｆ ｃｙｃｌｅ
として、アドレス生成用カウンタ２２へ出力される。ま
た、このセルフ・サイクル信号ｓｅｌｆ ｃｙｃｌｅ
は、セルフ・サイクル制御ピン１００を介して外部装置
（図示せず）へも出力される。このように、セルフ・サ
イクル制御ピン１００から外部へ、セルフ・サイクル信
号ｓｅｌｆ ｃｙｃｌｅを出力することで、容易にセル
フリフレッシュの周期を外部で観測することができる。
【００２４】ロウアドレスバッファ８では、通常のリー
ド／ライト動作時、つまり、リード／ライト制御回路３
から送信された制御信号の値がＣＮＴ１＝１の時には、
リード／ライト制御回路３から送信されたロウアドレス
を選択し、選択したロウアドレスをロウデコーダ９へ出
力する。
ド／ライト動作時、つまり、リード／ライト制御回路３
から送信された制御信号の値がＣＮＴ１＝１の時には、
リード／ライト制御回路３から送信されたロウアドレス
を選択し、選択したロウアドレスをロウデコーダ９へ出
力する。
【００２５】一方、セルフ・リフレッシュ動作時、即
ち、制御信号ＣＮＴ１＝０の時には、ロウアドレスバッ
ファ８内では、セルフ・リフレッシュ制御回路７から出
力される２０ｍｓｅｃ周期のセルフ・サイクル信号ｓｅ
ｌｆ ｃｙｃｌｅをトリガーとして、アドレス生成用カ
ウンタ２２がインクリメント動作を実行し、アドレス生
成用カウンタ２２が生成するアドレスを、アドレスセレ
クタ２３が選択し、選択されたアドレスをロウデコーダ
９へ出力する。
ち、制御信号ＣＮＴ１＝０の時には、ロウアドレスバッ
ファ８内では、セルフ・リフレッシュ制御回路７から出
力される２０ｍｓｅｃ周期のセルフ・サイクル信号ｓｅ
ｌｆ ｃｙｃｌｅをトリガーとして、アドレス生成用カ
ウンタ２２がインクリメント動作を実行し、アドレス生
成用カウンタ２２が生成するアドレスを、アドレスセレ
クタ２３が選択し、選択されたアドレスをロウデコーダ
９へ出力する。
【００２６】実施の形態１のＤＲＡＭにおいて、セルフ
・リフレッシュ動作時、つまり、制御信号ＣＮＴ１＝０
の場合は、アドレス生成用カウンタ２２が生成するアド
レスをロウデコーダ９へ出力する。ロウデコーダ９で
は、ロウアドレスバッファ８から出力されたアドレスを
デコードし、デコードされたアドレスに対応するメモリ
セルアレイ１０内のメモリセルがアクセスされる。
・リフレッシュ動作時、つまり、制御信号ＣＮＴ１＝０
の場合は、アドレス生成用カウンタ２２が生成するアド
レスをロウデコーダ９へ出力する。ロウデコーダ９で
は、ロウアドレスバッファ８から出力されたアドレスを
デコードし、デコードされたアドレスに対応するメモリ
セルアレイ１０内のメモリセルがアクセスされる。
【００２７】アクセスされたメモリセル内に格納されて
いるデータは、センスアンプ，ライトドライバ６のセン
スアンプにより増幅され、同一のメモリセル内に再び書
き込まれ、これにより、このメモリセルに対するセルフ
・リフレッシュ動作が完了する。同様の動作をすべての
メモリセルに対して行う。テストモードの間は、アクセ
スされたメモリセル内のデータは、データ出力バッファ
１からデータバスへも出力される。
いるデータは、センスアンプ，ライトドライバ６のセン
スアンプにより増幅され、同一のメモリセル内に再び書
き込まれ、これにより、このメモリセルに対するセルフ
・リフレッシュ動作が完了する。同様の動作をすべての
メモリセルに対して行う。テストモードの間は、アクセ
スされたメモリセル内のデータは、データ出力バッファ
１からデータバスへも出力される。
【００２８】また、実施の形態１のセルフ・リフレッシ
ュ制御回路を有するＤＲＡＭにおいて、テストモード中
にセルフ・リフレッシュを実行する場合は、リード／ラ
イト制御回路３は、カラムデコーダ５とデータ出力バッ
ファ１へイネーブル信号を送信する。これにより、外部
装置（図示せず）は、データ出力バッファから出力され
るデータを読み出し、その周期でセルフ・リフレッシュ
の周期を観察して、最適の周期のセルフ・リフレッシュ
を設定可能である。
ュ制御回路を有するＤＲＡＭにおいて、テストモード中
にセルフ・リフレッシュを実行する場合は、リード／ラ
イト制御回路３は、カラムデコーダ５とデータ出力バッ
ファ１へイネーブル信号を送信する。これにより、外部
装置（図示せず）は、データ出力バッファから出力され
るデータを読み出し、その周期でセルフ・リフレッシュ
の周期を観察して、最適の周期のセルフ・リフレッシュ
を設定可能である。
【００２９】上記した実施の形態１では、リフレッシュ
制御レジスタ２０内に設定されたセルフ・リフレッシュ
の周期設定について説明したが、通常動作状態でのＤＲ
ＡＭのセルフ・リフレッシュの周期は、テスト完了時
に、即ち、最適のセルフ・リフレッシュの周期が判明し
た後、セルフ・リフレッシュ周期用カウンタ２１内のヒ
ューズ回路（図示せず）のヒューズを選択的に溶断する
ことで最適な周期に設定することができる。
制御レジスタ２０内に設定されたセルフ・リフレッシュ
の周期設定について説明したが、通常動作状態でのＤＲ
ＡＭのセルフ・リフレッシュの周期は、テスト完了時
に、即ち、最適のセルフ・リフレッシュの周期が判明し
た後、セルフ・リフレッシュ周期用カウンタ２１内のヒ
ューズ回路（図示せず）のヒューズを選択的に溶断する
ことで最適な周期に設定することができる。
【００３０】尚、この発明は上記したようなセルフ・リ
フレッシュの動作に限定されるものではなく、例えば、
ＣＢＲ（Ｃｏｌｕｍｎ Ｂｅｆｏｒｅ Ｒｅｆｒｅｓ
ｈ）等のオートリフレッシュに関しても適用できる。
フレッシュの動作に限定されるものではなく、例えば、
ＣＢＲ（Ｃｏｌｕｍｎ Ｂｅｆｏｒｅ Ｒｅｆｒｅｓ
ｈ）等のオートリフレッシュに関しても適用できる。
【００３１】また上記した実施の形態１の説明では、セ
ルフ・サイクル信号ｓｅｌｆ ｃｙｃｌｅは、セルフ・
リフレッシュ制御回路７が制御信号ＣＮＴ０を入力して
リフレッシュ制御レジスタ２０の内容を書き換えること
で生成したが、この発明はこれに限定されず、例えば、
セルフ・サイクル制御ピン１００を介して、外部装置
（図示せず）から出力された所定のセルフ・サイクル信
号ｓｅｌｆ ｃｙｃｌｅをロウアドレスバッファ８が入
力し、セルフリフレッシュの周期を変えることもでき
る。また上記した実施の形態１の説明では、メモリとし
てＤＲＡＭ単体のみを用いて説明したが、この発明はこ
れに限定されるものではなく、例えば、マイコンとＤＲ
ＡＭ、或いは、ＡＳＩＣとＤＲＡＭとを組み合わせたシ
ステムＬＳｌにも適用可能である。
ルフ・サイクル信号ｓｅｌｆ ｃｙｃｌｅは、セルフ・
リフレッシュ制御回路７が制御信号ＣＮＴ０を入力して
リフレッシュ制御レジスタ２０の内容を書き換えること
で生成したが、この発明はこれに限定されず、例えば、
セルフ・サイクル制御ピン１００を介して、外部装置
（図示せず）から出力された所定のセルフ・サイクル信
号ｓｅｌｆ ｃｙｃｌｅをロウアドレスバッファ８が入
力し、セルフリフレッシュの周期を変えることもでき
る。また上記した実施の形態１の説明では、メモリとし
てＤＲＡＭ単体のみを用いて説明したが、この発明はこ
れに限定されるものではなく、例えば、マイコンとＤＲ
ＡＭ、或いは、ＡＳＩＣとＤＲＡＭとを組み合わせたシ
ステムＬＳｌにも適用可能である。
【００３２】以上のように、この実施の形態１によれ
ば、セルフ・リフレッシュ・アドレス制御部１１内にセ
ルフ・リフレッシュ制御回路７を設け、外部からセルフ
・リフレッシュ制御回路７内のリフレッシュ制御レジス
タ２０へ制御信号ＣＮＴ０を書き込み、所定の周期のセ
ルフ・リフレッシュ動作を容易に設定し、設定された様
々な周期のセルフ・リフレッシュ動作を実行してテスト
し、セルフ・リフレッシュの周期をセルフ・サイクル制
御ピンを介して正確に観察可能なので、最適の周期のセ
ルフ・リフレッシュを設定可能である。また、最適の周
期を設定可能であるので、ＤＲＡＭの消費電力を低減で
きる。さらに、リードライト制御回路が、通常動作にお
けるセルフ・リフレッシュ時にはカラムデコーダ等のカ
ラム系をディスエーブルに設定し、テストモード動作に
おけるセルフ・リフレッシュ時にはカラムデコーダ等の
カラム系をイネーブルのモードに設定するように構成し
たので、通常動作のセルフ・リフレッシュにおいて低消
費電力を達成できる。
ば、セルフ・リフレッシュ・アドレス制御部１１内にセ
ルフ・リフレッシュ制御回路７を設け、外部からセルフ
・リフレッシュ制御回路７内のリフレッシュ制御レジス
タ２０へ制御信号ＣＮＴ０を書き込み、所定の周期のセ
ルフ・リフレッシュ動作を容易に設定し、設定された様
々な周期のセルフ・リフレッシュ動作を実行してテスト
し、セルフ・リフレッシュの周期をセルフ・サイクル制
御ピンを介して正確に観察可能なので、最適の周期のセ
ルフ・リフレッシュを設定可能である。また、最適の周
期を設定可能であるので、ＤＲＡＭの消費電力を低減で
きる。さらに、リードライト制御回路が、通常動作にお
けるセルフ・リフレッシュ時にはカラムデコーダ等のカ
ラム系をディスエーブルに設定し、テストモード動作に
おけるセルフ・リフレッシュ時にはカラムデコーダ等の
カラム系をイネーブルのモードに設定するように構成し
たので、通常動作のセルフ・リフレッシュにおいて低消
費電力を達成できる。
【００３３】実施の形態２．この発明の実施の形態２に
係るＤＲＡＭのセルフ・リフレッシュ制御回路について
説明する。図６は、この発明の実施の形態２に係るＤＲ
ＡＭのセルフ・リフレッシュ制御回路を示すブロック図
であり、図において、７１はセルフ・リフレッシュ制御
回路、１０１はリフレッシュ制御ピン、１１１はセルフ
・リフレッシュ制御回路７１およびロウアドレスバッフ
ァ８を含み、セルフ・リフレッシュのためのアドレス生
成し出力するセルフ・リフレッシュ・アドレス制御部、
そして３０１はリード／ライト制御回路である。
係るＤＲＡＭのセルフ・リフレッシュ制御回路について
説明する。図６は、この発明の実施の形態２に係るＤＲ
ＡＭのセルフ・リフレッシュ制御回路を示すブロック図
であり、図において、７１はセルフ・リフレッシュ制御
回路、１０１はリフレッシュ制御ピン、１１１はセルフ
・リフレッシュ制御回路７１およびロウアドレスバッフ
ァ８を含み、セルフ・リフレッシュのためのアドレス生
成し出力するセルフ・リフレッシュ・アドレス制御部、
そして３０１はリード／ライト制御回路である。
【００３４】図６に示したデータ出力バッファ１、デー
タ入力バッファ２、リード／ライト制御回路３０１、カ
ラムアドレス生成回路４、およびカラムデコーダ５は、
通常のリードライトアクセス時には動作するが、セルフ
・リフレッシュの動作中には全く動作しない回路であ
る。テストモード中においてセルフ・リフレッシュを実
行する場合は、リード／ライト制御回路３０１は、カラ
ムデコーダ５とデータ出力バッファ１へイネーブル信号
を送信する。
タ入力バッファ２、リード／ライト制御回路３０１、カ
ラムアドレス生成回路４、およびカラムデコーダ５は、
通常のリードライトアクセス時には動作するが、セルフ
・リフレッシュの動作中には全く動作しない回路であ
る。テストモード中においてセルフ・リフレッシュを実
行する場合は、リード／ライト制御回路３０１は、カラ
ムデコーダ５とデータ出力バッファ１へイネーブル信号
を送信する。
【００３５】図７は、図６に示した実施の形態２のＤＲ
ＡＭ内のセルフ・リフレッシュ・アドレス制御部１１１
の詳細な構成を示すブロック図であり、図において、２
０１はデコーダである。実施の形態２のセルフ・リフレ
ッシュ制御回路を有するＤＲＡＭ内のその他の構成要素
は、図１に示した実施の形態１のものと同様なので、同
一の参照番号を用いて、それらの説明をここでは省略す
る。
ＡＭ内のセルフ・リフレッシュ・アドレス制御部１１１
の詳細な構成を示すブロック図であり、図において、２
０１はデコーダである。実施の形態２のセルフ・リフレ
ッシュ制御回路を有するＤＲＡＭ内のその他の構成要素
は、図１に示した実施の形態１のものと同様なので、同
一の参照番号を用いて、それらの説明をここでは省略す
る。
【００３６】実施の形態２のＤＲＡＭ内には、メモリセ
ルアレイ１０内のセルフ・リフレッシュの周期を制御す
るためのセルフ・リフレッシュ制御回路７１を含むセル
フ・リフレッシュ・アドレス制御部１１１が、メモリセ
ルアレイ１０、その他等とともに組み込まれている。
ルアレイ１０内のセルフ・リフレッシュの周期を制御す
るためのセルフ・リフレッシュ制御回路７１を含むセル
フ・リフレッシュ・アドレス制御部１１１が、メモリセ
ルアレイ１０、その他等とともに組み込まれている。
【００３７】次に動作について説明する。先ず、セルフ
・リフレッシュ制御回路７１内のデコーダ２０１におけ
るセルフ・リフレッシュの周期の倍率設定について説明
する。外部の装置、例えば，ＣＰＵ（図示せず）から送
信されたリフレッシュ制御信号が、リフレッシュ制御ピ
ン１０１を介してセルフ・リフレッシュ制御回路７１内
のデコーダ２０１内へ書き込まれる。次に、デコーダ２
０１は、このリフレッシュ制御信号をデコードし、図４
に示した倍率、例えば、×１，×２，×３，×４のいず
れかの倍率を設定する。次に、デコーダ２０１は、設定
された倍率、即ち、倍率制御信号ｒｅｆｃｎｔ２をセル
フ・リフレッシュ周期用カウンタ２１へ出力する。
・リフレッシュ制御回路７１内のデコーダ２０１におけ
るセルフ・リフレッシュの周期の倍率設定について説明
する。外部の装置、例えば，ＣＰＵ（図示せず）から送
信されたリフレッシュ制御信号が、リフレッシュ制御ピ
ン１０１を介してセルフ・リフレッシュ制御回路７１内
のデコーダ２０１内へ書き込まれる。次に、デコーダ２
０１は、このリフレッシュ制御信号をデコードし、図４
に示した倍率、例えば、×１，×２，×３，×４のいず
れかの倍率を設定する。次に、デコーダ２０１は、設定
された倍率、即ち、倍率制御信号ｒｅｆｃｎｔ２をセル
フ・リフレッシュ周期用カウンタ２１へ出力する。
【００３８】セルフ・リフレッシュ周期用カウンタ２１
内の発振回路３０は、例えば、１０ｍｓｅｃ周期の発振
回路である。
内の発振回路３０は、例えば、１０ｍｓｅｃ周期の発振
回路である。
【００３９】実施の形態１で説明したように、図５に示
す通り、セルフ・リフレッシュ周期用カウンタ２１内で
は、発振回路３０から出力された１０ｍｓｅｃ周期の発
振出力信号が、カウンタである１ｂｉｔのインクリメン
ト回路（ＦＡ１〜ＦＡ４）３１〜３４へ入力され、そこ
でカウントアップされる。例えば、１ｂｉｔのインクリ
メント回路（ＦＡ１〜ＦＡ４）３１〜３４の各々の出力
信号の周期はＦＯ１，ＦＯ２，ＦＯ３，ＦＯ４であり、
出力信号ＦＯ１が１０ｍｓｅｃ周期、ＦＯ２が２０ｍｓ
ｅｃ周期、ＦＯ３が４０ｍｓｅｃ周期、ＦＯ４が８０ｍ
ｓｅｃ周期となる。
す通り、セルフ・リフレッシュ周期用カウンタ２１内で
は、発振回路３０から出力された１０ｍｓｅｃ周期の発
振出力信号が、カウンタである１ｂｉｔのインクリメン
ト回路（ＦＡ１〜ＦＡ４）３１〜３４へ入力され、そこ
でカウントアップされる。例えば、１ｂｉｔのインクリ
メント回路（ＦＡ１〜ＦＡ４）３１〜３４の各々の出力
信号の周期はＦＯ１，ＦＯ２，ＦＯ３，ＦＯ４であり、
出力信号ＦＯ１が１０ｍｓｅｃ周期、ＦＯ２が２０ｍｓ
ｅｃ周期、ＦＯ３が４０ｍｓｅｃ周期、ＦＯ４が８０ｍ
ｓｅｃ周期となる。
【００４０】セレクタ３５は、デコーダ２０１から出力
される倍率制御信号ｒｅｆｃｎｔ２を入力し、これによ
り１ｂｉｔのインクリメント回路（ＦＡ１〜ＦＡ４）３
１〜３４から出力される出力信号ＦＯ１からＦＯ４が選
択される。
される倍率制御信号ｒｅｆｃｎｔ２を入力し、これによ
り１ｂｉｔのインクリメント回路（ＦＡ１〜ＦＡ４）３
１〜３４から出力される出力信号ＦＯ１からＦＯ４が選
択される。
【００４１】倍率制御信号ｒｅｆｃｎｔ２＝×１の場
合、セレクタ３５により出力信号ＦＯ１が選択され、倍
率制御信号ｒｅｆｃｎｔ２＝×２の場合に出力信号ＦＯ
２が選択され、倍率制御信号ｒｅｆｃｎｔ２＝×３の場
合に出力信号ＦＯ３が選択され、倍率制御信号ｒｅｆｃ
ｎｔ２＝×４の場合に出力信号ＦＯ４が選択される。
合、セレクタ３５により出力信号ＦＯ１が選択され、倍
率制御信号ｒｅｆｃｎｔ２＝×２の場合に出力信号ＦＯ
２が選択され、倍率制御信号ｒｅｆｃｎｔ２＝×３の場
合に出力信号ＦＯ３が選択され、倍率制御信号ｒｅｆｃ
ｎｔ２＝×４の場合に出力信号ＦＯ４が選択される。
【００４２】実施の形態２のＤＲＡＭでは、倍率制御信
号ｒｅｆｃｎｔ２が示す倍率は×２なので、出力信号Ｆ
Ｏ２がセレクタ３５により選択され、周期が２０ｍｓｅ
ｃのセルフ・サイクル信号ｓｅｌｆ ｃｙｃｌｅとし
て、アドレス生成用カウンタ２２へ出力される。また、
このセルフ・サイクル信号ｓｅｌｆ ｃｙｃｌｅは、セ
ルフ・サイクル制御ピン１００を介して外部装置（図示
せず）へも出力される。このように、セルフ・サイクル
制御ピン１００から外部へ、セルフ・サイクル信号ｓｅ
ｌｆ ｃｙｃｌｅを出力することで、容易にセルフ・リ
フレッシュの周期を外部で観測することができる。
号ｒｅｆｃｎｔ２が示す倍率は×２なので、出力信号Ｆ
Ｏ２がセレクタ３５により選択され、周期が２０ｍｓｅ
ｃのセルフ・サイクル信号ｓｅｌｆ ｃｙｃｌｅとし
て、アドレス生成用カウンタ２２へ出力される。また、
このセルフ・サイクル信号ｓｅｌｆ ｃｙｃｌｅは、セ
ルフ・サイクル制御ピン１００を介して外部装置（図示
せず）へも出力される。このように、セルフ・サイクル
制御ピン１００から外部へ、セルフ・サイクル信号ｓｅ
ｌｆ ｃｙｃｌｅを出力することで、容易にセルフ・リ
フレッシュの周期を外部で観測することができる。
【００４３】そして、ロウアドレスバッファ８では、通
常のリード／ライト動作時、つまり、制御信号ＣＮＴ２
＝１の時には、リード／ライト制御回路３０１から送信
されたロウアドレスを選択し、選択したロウアドレスを
ロウデコーダ９へ出力する。
常のリード／ライト動作時、つまり、制御信号ＣＮＴ２
＝１の時には、リード／ライト制御回路３０１から送信
されたロウアドレスを選択し、選択したロウアドレスを
ロウデコーダ９へ出力する。
【００４４】一方、セルフ・リフレッシュ動作時、つま
り制御信号ＣＮＴ２＝０の時には、ロウアドレスバッフ
ァ８内では、セルフ・リフレッシュ制御回路７１から出
力される２０ｍｓｅｃ周期のセルフ・サイクル信号ｓｅ
ｌｆ ｃｙｃｌｅをトリガーとして、アドレス生成用カ
ウンタ２２がインクリメント動作を実行し、アドレス生
成用カウンタ２２が生成するアドレスを、アドレスセレ
クタ２３が選択し、選択されたアドレスをロウデコーダ
９へ出力する。
り制御信号ＣＮＴ２＝０の時には、ロウアドレスバッフ
ァ８内では、セルフ・リフレッシュ制御回路７１から出
力される２０ｍｓｅｃ周期のセルフ・サイクル信号ｓｅ
ｌｆ ｃｙｃｌｅをトリガーとして、アドレス生成用カ
ウンタ２２がインクリメント動作を実行し、アドレス生
成用カウンタ２２が生成するアドレスを、アドレスセレ
クタ２３が選択し、選択されたアドレスをロウデコーダ
９へ出力する。
【００４５】実施の形態２のＤＲＡＭにおいて、セルフ
・リフレッシュ動作時、つまり、制御信号ＣＮＴ２＝０
なので、アドレス生成用カウンタ２２が生成するアドレ
スをロウデコーダ９へ出力する。ロウデコーダ９では、
ロウアドレスバッファ８から出力されたアドレスをデコ
ードし、デコードされたアドレスに対応するメモリセル
アレイ１０内のメモリセルがアクセスされる。
・リフレッシュ動作時、つまり、制御信号ＣＮＴ２＝０
なので、アドレス生成用カウンタ２２が生成するアドレ
スをロウデコーダ９へ出力する。ロウデコーダ９では、
ロウアドレスバッファ８から出力されたアドレスをデコ
ードし、デコードされたアドレスに対応するメモリセル
アレイ１０内のメモリセルがアクセスされる。
【００４６】アクセスされたメモリセル内に格納されて
いるデータは、センスアンプ，ライトドライバ６のセン
スアンプにより増幅され、同一のメモリセル内に再び書
き込まれ、これにより、このメモリセルに対するセルフ
・リフレッシュ動作が完了する。同様の動作をすべての
メモリセルに対して行う。テストモードの間は、アクセ
スされたメモリセル内のデータは、データ出力バッファ
１からデータバスへも出力される。
いるデータは、センスアンプ，ライトドライバ６のセン
スアンプにより増幅され、同一のメモリセル内に再び書
き込まれ、これにより、このメモリセルに対するセルフ
・リフレッシュ動作が完了する。同様の動作をすべての
メモリセルに対して行う。テストモードの間は、アクセ
スされたメモリセル内のデータは、データ出力バッファ
１からデータバスへも出力される。
【００４７】また、実施の形態２のセルフ・リフレッシ
ュ制御回路を有するＤＲＡＭにおいて、テストモード中
にセルフ・リフレッシュを実行する場合は、リード／ラ
イト制御回路３０１は、カラムデコーダ５とデータ出力
バッファ１へイネーブル信号を送信する。これにより、
外部装置（図示せず）は、データ出力バッファ１から出
力されるデータを読み出し、その周期でセルフ・リフレ
ッシュの周期を観察して、最適の周期のセルフ・リフレ
ッシュを設定可能である。
ュ制御回路を有するＤＲＡＭにおいて、テストモード中
にセルフ・リフレッシュを実行する場合は、リード／ラ
イト制御回路３０１は、カラムデコーダ５とデータ出力
バッファ１へイネーブル信号を送信する。これにより、
外部装置（図示せず）は、データ出力バッファ１から出
力されるデータを読み出し、その周期でセルフ・リフレ
ッシュの周期を観察して、最適の周期のセルフ・リフレ
ッシュを設定可能である。
【００４８】上記した実施の形態２では、デコーダ２０
１内へリフレッシュ制御信号を入力することで設定され
たセルフ・リフレッシュの周期設定について説明した
が、通常動作状態でのＤＲＡＭのセルフ・リフレッシュ
の周期は、テスト完了時に、即ち、最適のセルフ・リフ
レッシュの周期が判明した後、セルフ・リフレッシュ周
期用カウンタ２１内のヒューズ回路（図示せず）のヒュ
ーズを選択的に溶断することで最適な周期に設定するこ
とができる。
１内へリフレッシュ制御信号を入力することで設定され
たセルフ・リフレッシュの周期設定について説明した
が、通常動作状態でのＤＲＡＭのセルフ・リフレッシュ
の周期は、テスト完了時に、即ち、最適のセルフ・リフ
レッシュの周期が判明した後、セルフ・リフレッシュ周
期用カウンタ２１内のヒューズ回路（図示せず）のヒュ
ーズを選択的に溶断することで最適な周期に設定するこ
とができる。
【００４９】尚、この発明は上記したようなセルフ・リ
フレッシュの動作に限定されるものではなく、例えば、
ＣＢＲ（Ｃｏ１ｕｍｎ Ｂｅｆｏｒｅ Ｒｅｆｒｅｓ
ｈ）等のオートリフレッシュに関しても適用できる。
フレッシュの動作に限定されるものではなく、例えば、
ＣＢＲ（Ｃｏ１ｕｍｎ Ｂｅｆｏｒｅ Ｒｅｆｒｅｓ
ｈ）等のオートリフレッシュに関しても適用できる。
【００５０】また上記した実施の形態２の説明では、セ
ルフ・サイクル信号ｓｅｌｆ ｃｙｃｌｅは、セルフ・
リフレッシュ制御回路７１内のデコーダ２０１がリフレ
ッシュ制御信号を入力し、これをデコードすることで、
倍率制御信号ｒｅｆｃｎｔ２を設定したが、この発明は
これに限定されず、例えば、セルフ・サイクル制御ピン
１００を介して、外部装置（図示せず）から出力された
所定のセルフ・サイクル信号ｓｅｌｆ ｃｙｃｌｅをロ
ウアドレスバッファ８が入力し、セルフリフレッシュの
周期を変えることもできる。また上記した実施の形態２
の説明では、メモリとしてＤＲＡＭ単体のみを用いて説
明したが、この発明はこの例に限定されるものではな
く、例えば、マイコンとＤＲＡＭ、或いは、ＡＳＩＣと
ＤＲＡＭとを組み合わせたシステムＬＳｌにも適用可能
である。
ルフ・サイクル信号ｓｅｌｆ ｃｙｃｌｅは、セルフ・
リフレッシュ制御回路７１内のデコーダ２０１がリフレ
ッシュ制御信号を入力し、これをデコードすることで、
倍率制御信号ｒｅｆｃｎｔ２を設定したが、この発明は
これに限定されず、例えば、セルフ・サイクル制御ピン
１００を介して、外部装置（図示せず）から出力された
所定のセルフ・サイクル信号ｓｅｌｆ ｃｙｃｌｅをロ
ウアドレスバッファ８が入力し、セルフリフレッシュの
周期を変えることもできる。また上記した実施の形態２
の説明では、メモリとしてＤＲＡＭ単体のみを用いて説
明したが、この発明はこの例に限定されるものではな
く、例えば、マイコンとＤＲＡＭ、或いは、ＡＳＩＣと
ＤＲＡＭとを組み合わせたシステムＬＳｌにも適用可能
である。
【００５１】以上のように、この実施の形態２によれ
ば、セルフ・リフレッシュ・アドレス制御部１１１内に
デコーダ２０１を設け、外部装置から送信されたリフレ
ッシュ制御信号をデコーダ２０１が入力してこれをデコ
ードすることで、所定の周期のセルフ・リフレッシュ動
作を容易に設定し、設定された様々な周期のセルフ・リ
フレッシュ動作を実行してテストし、セルフ・リフレッ
シュの周期をセルフ・サイクル制御ピン１００を介して
正確に観察可能なので、最適な周期のセルフ・リフレッ
シュを設定可能である。また、最適な周期を設定可能な
のでＤＲＡＭの消費電力を低減できる。さらに、リード
／ライト制御回路３０１が、通常動作におけるセルフ・
リフレッシュ時にはカラムデコーダ等のカラム系をディ
スエーブルに設定し、テストモード動作におけるセルフ
・リフレッシュ時にはカラムデコーダ５等のカラム系を
イネーブルのモードに設定するように構成したので、通
常動作のセルフ・リフレッシュにおいて低消費電力を達
成できる。
ば、セルフ・リフレッシュ・アドレス制御部１１１内に
デコーダ２０１を設け、外部装置から送信されたリフレ
ッシュ制御信号をデコーダ２０１が入力してこれをデコ
ードすることで、所定の周期のセルフ・リフレッシュ動
作を容易に設定し、設定された様々な周期のセルフ・リ
フレッシュ動作を実行してテストし、セルフ・リフレッ
シュの周期をセルフ・サイクル制御ピン１００を介して
正確に観察可能なので、最適な周期のセルフ・リフレッ
シュを設定可能である。また、最適な周期を設定可能な
のでＤＲＡＭの消費電力を低減できる。さらに、リード
／ライト制御回路３０１が、通常動作におけるセルフ・
リフレッシュ時にはカラムデコーダ等のカラム系をディ
スエーブルに設定し、テストモード動作におけるセルフ
・リフレッシュ時にはカラムデコーダ５等のカラム系を
イネーブルのモードに設定するように構成したので、通
常動作のセルフ・リフレッシュにおいて低消費電力を達
成できる。
【００５２】
【発明の効果】以上のように、この発明によれば、セル
フ・リフレッシュ・アドレス制御部内にセルフ・リフレ
ッシュ制御回路を設け、このセルフ・リフレッシュ制御
回路内に外部からセルフ・リフレッシュの周期を任意に
設定できるように構成したので、所定の周期のセルフ・
リフレッシュを容易に設定でき、最適なセルフ・リフレ
ッシュの周期を設定できるという効果がある。また、設
定された様々な周期でセルフ・リフレッシュ動作を実行
し、そのセルフ・リフレッシュの周期をセルフ・サイク
ル制御ピンを介して正確に観察可能なので、最適な周期
のセルフ・リフレッシュを設定できる効果がある。さら
に、最適な周期を設定可能であるので、ＤＲＡＭの消費
電力を低減できるという効果がある。さらに、このＤＲ
ＡＭを他の装置、例えば、ＣＰＵ、ＡＳＩＣ等の装置と
共にシステム化してＬＳＩを形成した場合も同様の効果
を得ることができる。
フ・リフレッシュ・アドレス制御部内にセルフ・リフレ
ッシュ制御回路を設け、このセルフ・リフレッシュ制御
回路内に外部からセルフ・リフレッシュの周期を任意に
設定できるように構成したので、所定の周期のセルフ・
リフレッシュを容易に設定でき、最適なセルフ・リフレ
ッシュの周期を設定できるという効果がある。また、設
定された様々な周期でセルフ・リフレッシュ動作を実行
し、そのセルフ・リフレッシュの周期をセルフ・サイク
ル制御ピンを介して正確に観察可能なので、最適な周期
のセルフ・リフレッシュを設定できる効果がある。さら
に、最適な周期を設定可能であるので、ＤＲＡＭの消費
電力を低減できるという効果がある。さらに、このＤＲ
ＡＭを他の装置、例えば、ＣＰＵ、ＡＳＩＣ等の装置と
共にシステム化してＬＳＩを形成した場合も同様の効果
を得ることができる。
【００５３】この発明によれば、セルフ・リフレッシュ
・アドレス制御部内にセルフ・リフレッシュ制御回路を
設け、このセルフ・リフレッシュ制御回路内のリフレッ
シュ制御レジスタあるいはデコーダへ外部からセルフ・
リフレッシュの周期を任意に設定するためのリフレッシ
ュ制御信号を入力できるように構成したので、所定の周
期のセルフ・リフレッシュを容易に設定でき、設定され
た様々な周期のセルフ・リフレッシュ動作を実行してテ
ストし、最適のセルフ・リフレッシュの周期を設定でき
るという効果がある。また、様々な周期でセルフ・リフ
レッシュを動作させ、そのセルフ・リフレッシュの周期
をセルフ・サイクル制御ピンを介して正確に観察可能な
ので、最適の周期のセルフ・リフレッシュを設定できる
効果がある。また、最適の周期を設定可能であるので、
ＤＲＡＭの消費電力を低減できるという効果がある。
・アドレス制御部内にセルフ・リフレッシュ制御回路を
設け、このセルフ・リフレッシュ制御回路内のリフレッ
シュ制御レジスタあるいはデコーダへ外部からセルフ・
リフレッシュの周期を任意に設定するためのリフレッシ
ュ制御信号を入力できるように構成したので、所定の周
期のセルフ・リフレッシュを容易に設定でき、設定され
た様々な周期のセルフ・リフレッシュ動作を実行してテ
ストし、最適のセルフ・リフレッシュの周期を設定でき
るという効果がある。また、様々な周期でセルフ・リフ
レッシュを動作させ、そのセルフ・リフレッシュの周期
をセルフ・サイクル制御ピンを介して正確に観察可能な
ので、最適の周期のセルフ・リフレッシュを設定できる
効果がある。また、最適の周期を設定可能であるので、
ＤＲＡＭの消費電力を低減できるという効果がある。
【００５４】この発明によれば、セルフ・リフレッシュ
・アドレス制御部内にセルフ・リフレッシュ制御回路を
設け、このセルフ・リフレッシュ制御回路に、外部から
セルフ・リフレッシュの周期を任意に設定するためのリ
フレッシュ制御信号を入力できるように構成し、リード
ライト制御回路が、通常動作におけるセルフ・リフレッ
シュ時にはカラムデコーダ等のカラム系をディスエーブ
ルに設定し、テストモード動作におけるセルフ・リフレ
ッシュ時にはカラムデコーダ等のカラム系をイネーブル
のモードに設定するように構成したので、テストモード
において、リードライト制御回路がリードイネーブル制
御信号をカラムデコーダおよびデータ出力バッファへ出
力して、メモリセルアレイから出力されたデータを用い
てセルフ・リフレッシュの周期を容易に設定でき、設定
された様々な周期でセルフ・リフレッシュを動作させテ
スト可能なので、最適のセルフ・リフレッシュの周期を
設定でき、また通常動作のセルフ・リフレッシュにおい
て低消費電力を達成できるという効果がある。
・アドレス制御部内にセルフ・リフレッシュ制御回路を
設け、このセルフ・リフレッシュ制御回路に、外部から
セルフ・リフレッシュの周期を任意に設定するためのリ
フレッシュ制御信号を入力できるように構成し、リード
ライト制御回路が、通常動作におけるセルフ・リフレッ
シュ時にはカラムデコーダ等のカラム系をディスエーブ
ルに設定し、テストモード動作におけるセルフ・リフレ
ッシュ時にはカラムデコーダ等のカラム系をイネーブル
のモードに設定するように構成したので、テストモード
において、リードライト制御回路がリードイネーブル制
御信号をカラムデコーダおよびデータ出力バッファへ出
力して、メモリセルアレイから出力されたデータを用い
てセルフ・リフレッシュの周期を容易に設定でき、設定
された様々な周期でセルフ・リフレッシュを動作させテ
スト可能なので、最適のセルフ・リフレッシュの周期を
設定でき、また通常動作のセルフ・リフレッシュにおい
て低消費電力を達成できるという効果がある。
【図１】 この発明の実施の形態１によるセルフ・リフ
レッシュ制御回路を有するＤＲＡＭの構成を示すブロッ
ク図である。
レッシュ制御回路を有するＤＲＡＭの構成を示すブロッ
ク図である。
【図２】 図１に示す実施の形態１のＤＲＡＭ内のセル
フ・リフレッシュ・アドレス制御部の構成を示すブロッ
ク図である。
フ・リフレッシュ・アドレス制御部の構成を示すブロッ
ク図である。
【図３】 セルフ・リフレッシュ周期用カウンタの構成
を示すブロック図である。
を示すブロック図である。
【図４】 セルフ・リフレッシュ周期用カウンタ内で選
択されるセルフ・リフレッシュの周期の倍率設定を示す
説明図である。
択されるセルフ・リフレッシュの周期の倍率設定を示す
説明図である。
【図５】 セルフ・リフレッシュ周期用カウンタの動作
を示すタイミングチャートである。
を示すタイミングチャートである。
【図６】 この発明の実施の形態２によるセルフ・リフ
レッシュ制御回路を有するＤＲＡＭの構成を示すブロッ
ク図である。
レッシュ制御回路を有するＤＲＡＭの構成を示すブロッ
ク図である。
【図７】 図６に示す実施の形態２のＤＲＡＭ内のセル
フ・リフレッシュ・アドレス制御部の構成を示すブロッ
ク図である。
フ・リフレッシュ・アドレス制御部の構成を示すブロッ
ク図である。
１ データ出力バッファ、３，３０１ リード／ライト
制御回路、５ カラムデコーダ、７，７１ セルフ・リ
フレッシュ制御回路、８ ロウアドレスバッファ、１０
メモリセルアレイ、１１，１１１ セルフ・リフレッ
シュ・アドレス制御部、２０ リフレッシュ制御レジス
タ、２１ セルフ・リフレッシュ周期用カウンタ、１０
０ セルフ・サイクル制御ピン。
制御回路、５ カラムデコーダ、７，７１ セルフ・リ
フレッシュ制御回路、８ ロウアドレスバッファ、１０
メモリセルアレイ、１１，１１１ セルフ・リフレッ
シュ・アドレス制御部、２０ リフレッシュ制御レジス
タ、２１ セルフ・リフレッシュ周期用カウンタ、１０
０ セルフ・サイクル制御ピン。
Claims (6)
- 【請求項１】 複数のメモリセルからなるメモリセルア
レイと、セルフ・リフレッシュの周期を設定し、設定し
た周期で前記メモリセルアレイへアドレスを出力して前
記メモリセルアレイのセルフ・リフレッシュを実行する
セルフ・リフレッシュ・アドレス制御部とを備え、前記
セルフ・リフレッシュ・アドレス制御部は、セルフ・リ
フレッシュの周期を任意に指定するための制御信号を入
力し、入力した制御信号に基づいてセルフ・リフレッシ
ュ・アドレスの周期を設定し、設定された周期のセルフ
・サイクル信号を出力するセルフ・リフレッシュ制御回
路と、前記セルフ・リフレッシュ設定手段で設定された
セルフ・サイクル信号を入力し、前記セルフ・サイクル
信号をトリガーとしてアドレスを前記メモリセルアレイ
へ出力するロウアドレスバッファとを有するセルフ・リ
フレッシュ制御回路を備えたＤＲＡＭ。 - 【請求項２】 セルフ・リフレッシュ制御回路は、リフ
レッシュ制御レジスタおよびセルフ・リフレッシュ周期
用カウンタを有し、前記リフレッシュ制御レジスタは、
セルフ・リフレッシュの周期を任意に指定するための制
御信号を入力し、入力した前記制御信号に基づいてセル
フ・リフレッシュ・アドレスの周期を示す倍率制御信号
を出力し、前記セルフ・リフレッシュ周期用カウンタ
は、前記倍率制御信号を入力してセルフ・サイクル信号
を生成し、生成したセルフ・サイクル信号をロウアドレ
スバッファへ出力することを特徴とする請求項１記載の
ＤＲＡＭ。 - 【請求項３】 セルフ・リフレッシュ制御回路は、デコ
ーダおよびセルフ・リフレッシュ周期用カウンタを有
し、前記デコーダは、セルフ・リフレッシュの周期を任
意に指定するための制御信号を入力し、入力した前記制
御信号をデコードしてセルフ・リフレッシュの周期を示
す倍率制御信号を生成および出力し、前記セルフ・リフ
レッシュ周期用カウンタは、前記倍率制御信号を入力し
てセルフ・サイクル信号を生成して、生成したセルフ・
サイクル信号をロウアドレスバッファへ出力することを
特徴とする請求項１記載のＤＲＡＭ。 - 【請求項４】 セルフ・リフレッシュ制御回路からロウ
アドレスバッファへ出力されるセルフ・サイクル信号を
外部装置へ送信するためのセルフ・サイクル制御ピンを
さらに備え、前記セルフ・サイクル制御ピンを介して前
記セルフ・サイクル信号を外部装置へ送信しセルフ・リ
フレッシュの周期を制御することを特徴とする請求項１
から請求項３のうちのいずれか１項記載のＤＲＡＭ。 - 【請求項５】 セルフ・リフレッシュのテスト中に、カ
ラムデコーダとデータ出力バッファへイネーブル信号を
送信し、前記カラムデコーダとデータ出力バッファを動
作させるリード／ライト制御回路を備え、セルフ・リフ
レッシュ制御回路で設定されたセルフ・リフレッシュの
周期に基づいて、データ出力バッファから出力されるメ
モリセルアレイ内のデータを外部へ読み出すことを特徴
とする請求項１から請求項３のうちのいずれか１項記載
のＤＲＡＭ。 - 【請求項６】 請求項１から請求項５のうちのいずれか
１項記載のＤＲＡＭと、前記ＤＲＡＭとの間でデータの
入出力を行い前記データを処理するシステムとを備えた
システムＬＳＩ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10151703A JPH11345486A (ja) | 1998-06-01 | 1998-06-01 | セルフ・リフレッシュ制御回路を備えたｄｒａｍおよびシステムｌｓｉ |
| TW087118005A TW390026B (en) | 1998-06-01 | 1998-10-29 | DRAM provided with self-refresh control circuit and system LSI |
| US09/184,646 US5959925A (en) | 1998-06-01 | 1998-11-03 | DRAM incorporating self refresh control circuit and system LSI including the DRAM |
| CNB981230172A CN1196133C (zh) | 1998-06-01 | 1998-11-30 | 具有自更新控制电路的动态随机存取存储器 |
| KR1019980052201A KR100301074B1 (ko) | 1998-06-01 | 1998-12-01 | 셀프 리프레시 제어 회로를 구비한 dram 및 시스템 lsi |
| DE19904054A DE19904054A1 (de) | 1998-06-01 | 1999-02-02 | DRAM mit Selbstauffrischungssteuerschaltung und LSI-System mit dem DRAM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10151703A JPH11345486A (ja) | 1998-06-01 | 1998-06-01 | セルフ・リフレッシュ制御回路を備えたｄｒａｍおよびシステムｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11345486A true JPH11345486A (ja) | 1999-12-14 |
Family
ID=15524432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10151703A Pending JPH11345486A (ja) | 1998-06-01 | 1998-06-01 | セルフ・リフレッシュ制御回路を備えたｄｒａｍおよびシステムｌｓｉ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5959925A (ja) |
| JP (1) | JPH11345486A (ja) |
| KR (1) | KR100301074B1 (ja) |
| CN (1) | CN1196133C (ja) |
| DE (1) | DE19904054A1 (ja) |
| TW (1) | TW390026B (ja) |
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| JP2007287314A (ja) * | 2006-04-14 | 2007-11-01 | Hynix Semiconductor Inc | 半導体メモリ素子及びその駆動方法 |
| JP2010033702A (ja) * | 2002-08-12 | 2010-02-12 | Samsung Electronics Co Ltd | リフレッシュフラグを発生させる半導体メモリシステム |
| US7920437B2 (en) | 2009-04-20 | 2011-04-05 | Hynix Semiconductor Inc. | Address control circuit of semiconductor memory apparatus |
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| DE10125022A1 (de) * | 2001-05-22 | 2002-12-12 | Infineon Technologies Ag | Dynamischer Speicher und Verfahren zum Testen eines dynamischen Speichers |
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| KR100610024B1 (ko) * | 2005-01-27 | 2006-08-08 | 삼성전자주식회사 | 셀프 리프레쉬 모드를 가지는 반도체 메모리 장치 및 그의동작 방법 |
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| CN101192447B (zh) * | 2006-11-28 | 2010-05-12 | 中芯国际集成电路制造(上海)有限公司 | 动态随机存储器 |
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-
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- 1998-11-03 US US09/184,646 patent/US5959925A/en not_active Expired - Lifetime
- 1998-11-30 CN CNB981230172A patent/CN1196133C/zh not_active Expired - Fee Related
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