JP4298610B2 - データ記憶装置 - Google Patents

Description

本発明は、データ記憶装置に関する。

データを記憶するデータ記憶手段であるメモリ（例えば、ＤＲＡＭ）を含むシステムにおいて、システムの消費する消費電力の低減方法として、システムを制御する正義魚手段としてのコントローラの駆動周波数（制御周期）の低減を行う方法が知られている（例えば、特許文献１参照。）。また、メモリへのデータの送受信を行うための複数の信号線からなるバスを介したメモリへのアクセスを禁止し、メモリにはセルフリフレッシュ動作をさせることにより、消費電力を低減する方法が知られている（例えば、特許文献２参照。）。また、データを記憶するデータ記憶手段であるメモリ（例えば、ＤＲＡＭ）を含むシステムに対する電源が遮断されたときに、メモリにセルフリフレッシュ動作をさせるとともに、バックアップ用の副電源からメモリに対して電源を供給することでデータを保持する方法が知られている（特許文献３参照。）。
特開２００２−７３１６号公報（第６頁、図７） 特開２００３−５９２６６号公報（第３頁、図１） 特開平７−３３４４２（第２頁、図１）

しかしながら、従来の方法においては、例えば以下のような問題が生じ得る。

例えば、特許文献１に記載の方法では、メモリそのものや、メモリを制御するコントローラの駆動周波数を低減させることで、それらの消費電力を低減させることはできる。しかし、コントローラとメモリ間を接続するバスを構成する複数の信号線にメモリシステムの電源電圧（例えば、２．５Ｖ）の中間電圧（例えば、１．２５Ｖ）を供給する場合には、メモリやコントローラを何ら所定の駆動周波数で駆動させない場合であっても、中間電圧を供給する電源から複数の信号線に対して電流が流れうる状態となるので、それに応じた電力の消費が発生してしまう。そして、複数の制御信号線の出力電圧レベルがどのように設定されているかにより、消費電力は異なったものとなる。なお、メモリシステムの電源電圧（例えば、２．５Ｖ）の中間電圧（例えば、１．２５Ｖ）を供給するようなインターフェースとしては、ＤＤＲ−ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ＳＤＲＡＭ）に採用されているＳＳＴＬ２（Ｓｔｕｂ Ｓｅｒｉｅｓ ｔｅｒｍｉｎａｔｅｄ Ｌｏｇｉｃ ｆｏｒ ２．５Ｖ）インターフェースが知られている。

また、特許文献２に記載の方法では、メモリにのみ電源供給を行うことで消費電力を低減させることはできるものの、コントローラとメモリ間にてデータの送受信を再開する際に、再開するまでに要する時間がかかってしまうという問題が生じてしまう。

また、特許文献３に記載の方法において、メモリにセルフリフレッシュ動作をさせるとともに、バックアップ用の副電源からメモリに対して電源を供給し、さらにコントローラからメモリへの出力端のバッファをハイインピーダンス状態とすることで、出力端のバッファからバスへ流入する電流を低減させることができる。しかし、このようなハイインピーダンス状態とするために、複数の信号線と接地電位（ＧＮＤ）の間に抵抗器を挿入する方法をとると、複数の信号線からなるバスを介してデータの送受信をする際にデータの通信速度が低下してしまうという問題が生じてしまう。

本発明は、上記の問題点を鑑みてなされたものであり、所定の基準電圧が供給される信号線を有するバスが動作状態から非動作状態に切り替わったと判定した場合、電圧供給手段を介してバスに流れる電流量を減少させることができるデータ記憶装置を提供することを目的とする。

上記の目的を達成するために本発明のデータ記憶装置は、データを記憶するためのデータ記憶手段と、複数の信号線からなるバスを介して、前記データ記憶手段へデータを出力するために前記複数の信号線の各々に設けられた複数のバッファ手段と、前記バスが前記データ記憶手段とのデータの送受信を実行する動作状態にあるか否かを判定する判定手段と、前記複数の信号線に、共通の電圧供給線を介して基準電圧を供給する基準電圧供給手段と、前記バスが動作状態から非動作状態に切り替わったと前記判定手段が判定した場合、前記基準電圧供給手段を介して前記バスに流れる電流量を減少させるよう、前記複数のバッファ手段の出力状態を前記基準電圧より電圧値の高いハイレベル信号を出力する第１の出力状態と前記基準電圧より電圧値の低いローレベル信号を出力する第２の出力状態とを組み合わせた所定の出力状態に切り替えるよう制御する制御手段とを有することを特徴とする。

本発明によれば、所定の基準電圧が供給される信号線を有するバスが動作状態から非動作状態に切り替わったと判定した場合、電圧供給手段を介してバスに流れる電流量を減少させるよう、前記複数のバッファ手段の出力状態を前記基準電圧より電圧値の高いハイレベル信号を出力する第１の出力状態と前記基準電圧より電圧値の低いローレベル信号を出力する第２の出力状態とを組み合わせた所定の出力状態に切り替えることで、消費電力を低減するデータ記憶装置を提供することができる。

図１は、本発明の好適な実施形態にかかる画像処理装置の構成を示すブロック図である。

図１において、１００は画像処理装置であり、外部装置であるホストコンピュータ８０８やＰＳＴＮ回線（公衆回線）を介して接続されたファクシミリ装置等から受信した画像データにもとづいて、画像処理等を実行し、例えば用紙上に画像を形成する装置である。

また、図１において、１はＣＰＵを内蔵するメインコントローラであり、メインコントローラはその回路内に後述するＣＣＤ８等から受信した画像データを処理する画像処理ブロックや、メインコントローラ全体を制御するための後述するＣＰＵ１１１及びその周辺回路や、他の回路とのインターフェースをする各種インターフェース回路を内蔵している。そして、メインコントローラ１は、メインコントローラ１外部の外部デバイスを接続するためのインターフェースとして１６ビットデータにて通信可能な汎用バス７、ＤＲＡＭとのデータの送受信を行うためのＤＲＡＭバス６、スキャナインターフェース８００、プリンタインターフェース８０１が備わっており、汎用バス７にはメインコントローラ１が使用するシステムプログラムが格納されるＲＯＭ３、モデム４等のデバイスが接続される。

また、図１において、２はＤＲＡＭバス６に接続されるＤＲＡＭであり、メインコントローラのＣＰＵ１１１、画像処理ブロックのワークエリアや、画像データの保持メモリして使用される。なお、ＤＲＡＭ２としては、種々のものを用いることが可能であるが、本実施形態では、メモリバスクロックをＳＤＲＡＭの２倍に高めることで、高速なメモリ転送を実現するメモリ規格である、ＤＤＲ−ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ＳＤＲＡＭ）を用いるものとする。また、ＤＲＡＭバス６は、例えばＳＳＴＬ２（Ｓｔｕｂ Ｓｅｒｉｅｓ ｔｅｒｍｉｎａｔｅｄ Ｌｏｇｉｃ ｆｏｒ ２．５Ｖ）準拠であり、メモリシステムの電源電圧（例えば、２．５Ｖ）の中間電圧（例えば、１．２５Ｖ）を各信号線に供給するものである。なお、ＳＳＴＬ２規格では、ＤＲＡＭバス６を構成する各信号線の信号レベルは、１．２５ボルトのような基準電位（ＶＲＥＦ）に対して０．３５Ｖ以上高い１．６ボルト以上のレベルがＨレベルとみなされ、かかる基準電位に対して０．３５Ｖ以下のレベルすなわち０．９０ボルト以下のレベルがＬレベルとみなされる。

また、図１において、８００はスキャナインターフェースであり、アナログフロントエンド（ＡＦＥ）９を介して、ＣＣＤ８が接続されている。ＣＣＤ８は原稿を画像データとして読み取り、その読み取った画像データを、スキャナインターフェース８００を介してメインコントローラ１に送信する。また、８０１はプリンタインターフェースであり、電子写真方式等で用紙に画像を形成するプリンタ部１０が接続されており、プリンタ部１０は、ＤＲＡＭ２に展開された画像データをＤＲＡＭバス６及びメインコントローラ１経由で受信し、その受信した画像データに基づいて用紙上に画像を形成する。

また、図１において４はモデムであり、ＰＳＴＮ回線（公衆回線）に接続するＮＣＵ（ネットワークコントロールユニット）５と接続されており、メインコントローラ１から受信した画像データ等を変調してＮＣＵ５へ送信することで、画像データをＰＳＴＮ回線経由で外部のファクシミリ装置等に送信することができる。また、ＮＣＵ５は、外部のファクシミリ装置からＰＳＴＮ回線を経由して送信されるファクシミリデータを受信することができる。

また、図１において８０９はネットワークインターフェースであり、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）を介してホストコンピュータ８０８とインターフェースをするための回路である。ネットワークインターフェース８０９は、外部装置であるホストコンピュータ８０８からプリントデータ（画像処理装置１００にて処理する画像データに関する情報を含む）等を受信する。

また、図１において８１０は操作パネルであり、画像処理装置１００にてＣＣＤ８で読取った原稿をプリンタ部１０にて画像形成させるための各種の設定を、操作者（ユーザ）からの指示に基づいて行うためのものであり、例えばタッチパネル方式にて画像形成すべき部数や画像形成する際の濃度に関する情報や原稿を読取るためのＣＣＤ８の読取解像度（例えば３００ｄｐｉや６００ｄｐｉ）の選択を入力するために用いられる。

また、図１においてシステム電源１３は、メインコントローラ１、ＲＯＭ３、モデム４、ＮＣＵ５に電圧を供給する電源である。ターミネーション電源（ＶＴ電源）１４はＤＲＡＭ２（ＤＤＲ−ＳＤＲＡＭ）のインターフェースであるＳＳＴＬ２に準拠した中間電位生成用の電源回路であり、ＶＴ電源１４が生成したターミネーション電圧はメインコントローラ１及び、ＤＲＡＭバス６の各信号線に印加される。なお、ＶＴ電源１４には、メインコントローラ１からＡＣＴＩＶＥ信号が出力される。このＡＣＴＩＶＥ信号は、ＤＲＡＭバス６を介したメインコントローラ１とＤＲＡＭ２との通信が活性状態（ＤＲＡＭバス６に対してアクセスがある動作状態又は、ＤＲＡＭバス６に対してアクセスが無い非動作状態）にあるか否かを判定するための信号である。ＶＴ電源１４は、メインコントローラ１から、メインコントローラ１とＤＲＡＭ２との通信が活性状態にあると判定した場合はＤＲＡＭバス６へターミネーション電圧（例えば、１．２５Ｖ）を供給し、活性状態にあると判定した場合はＤＲＡＭバス６へは電圧を供給しない。

また、図１において１１はＤＲＡＭ電源であり、システム電源１３から電圧の供給を受けるとともに、２次電池８０３から電圧の供給を受ける。ＤＲＡＭ電源１１は、システム電源１３がオン状態にあるときは、システム電源１３から電圧の供給を受けてＤＲＡＭ２を駆動するための電圧をＤＲＡＭ２に供給する。一方、ＤＲＡＭ電源１１は、システム電源１３がオフ状態にあるときは、２次電池８０３から電圧の供給を受けてＤＲＡＭ２を駆動するための電圧をＤＲＡＭ２に供給する。なお、２次電池からＤＲＡＭ２に供給される電流容量は、システム電源１３から供給される電流容量よりは少なく、ＤＲＡＭ２がセルリフレッシュモードになっている前提でのバックアップ電源となる。

また、図１において１２はリファレンス電源Ａであり、ＤＲＡＭ電源１１から電圧の供給を受け、ＳＳＴＬ２レベル判定のための基準電圧（システム電源１３の電源電圧の１／２）を生成する電源である。また、リファレンス電源Ｂ１５は、リファレンス電源Ａ１２が生成する電圧と略同一の電圧を出力する電源であり、リファレンス電源Ａと同一の電圧を生成するために、リファレンス電源Ａ１２から電圧が供給されるものの、リファレンス電源Ａ１２が電圧を生成するための元電源としては、システム電源１３が用いられる。従ってシステム電源１３がオフ状態である時は、システム電源１３からリファレンス電源Ｂに電圧が供給されないので、リファレンス電源Ｂにて基準電圧（システム電源１３の電源電圧の１／２）は生成されない。このように構成しているのは、システム電源１３がオフ状態にあり、メモリシステム全体が非動作状態にあるときに、リファレンス電源Ｂからメインコントローラ１に対して電圧が印加されるのを防止するためである。

また、図１において１６はリセット回路であり、システム電源１３が出力する電圧を監視し、電圧が所定電圧以下となると、メインコントローラ１に対してＸＰＲＥ−ＲＥＳＥＴ信号と、ＸＰＲＥ−ＲＥＳＥＴ信号を遅延させたＸＲＥＳＥＴ信号を送信することで、メインコントローラ１に対してメモリシステム全体への電源がオフ状態とされることを事前に通知する。

次に、図２を用いてメインコントローラ１の内部回路について説明する。

図２はメインコントローラ１に内蔵される内部回路を含むメモリシステムの構成を示すブロック図である。

図２において、１１１はメインコントローラ１全体を制御するＣＰＵであり、メインコントローラ１の複数の内部回路間でデータ及び制御信号の送受信を行うためのシステムバス１２３に接続されている。

また、図２において１１２はＤＭＡＣ（Ａ）であり、スキャナインターフェース８００をから入力される画像データであって画像処理ブロック（Ａ）８０４により画像処理された画像データが入力されるとともに、入力された画像データをＤＲＡＭ２へＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）転送するための制御回路である。なお、画像処理ブロック（Ａ）８０４は、例えばスキャナインターフェース８００から入力された画像データにシェーディング補正（原稿を読み取った画像データの主走査方向（原稿の搬送方向に直交する方向）の１ライン分のデータに対して、主走査方向の各位置ごとに所定の輝度補正を施す）をする機能を有する回路ブロックである。

また、図２において１１３はＤＭＡＣ（Ｂ）であり、システムバス１２３を介してＤＲＡＭ２に記憶されたデータを画像処理ブロック（Ｂ）にＤＭＡ転送するための制御回路である。なお、画像処理ブロック（Ｂ）８０５は、例えば、入力された画像データに対して所定のスムージング処理を施しつつプリンタ部にて画像データに基づいた画像形成を行わせるために、処理した画像データをプリンタインターフェース８０１に送信する機能を有する回路ブロックである。

また、図２において１１４はＤＭＡＣ（Ｃ）であり、システムバス１２２を介してＤＲＡＭ２に記憶されたデータを画像処理ブロック（Ｃ）にＤＭＡ転送するための制御回路である。なお、画像処理ブロック（Ｃ）８０６は、例えば、入力された画像データに対して画像データ形式の変換（例えばビットマップ形式のデータをＪＰＥＧ形式のデータに変換）すると共に、ＤＲＡＭ２へ変換後の画像データをＤＭＡ転送させるために、ＤＭＡＣ（Ｃ）に変換後の画像データを送信する機能を有する回路ブロックである。

また、図２において１１５はＤＲＡＭコントローラであり、ＣＰＵ１１１、ＤＭＡＣ（Ａ）１１２、ＤＭＡＣ（Ｂ）１１３及びＤＭＡＣ（Ｃ）１１４からのＤＲＡＭ２に対するアクセス要求を調停するとともに、ＤＲＡＭ２に対するアクセスを制御するコントローラである。

また、図２において１２２はアクセス調停回路であり、ＣＰＵ１１１、ＤＭＡＣ（Ａ）１１２、ＤＭＡＣ（Ｂ）１１３及びＤＭＡＣ（Ｃ）１１４から同時にＤＲＡＭ２へのアクセス要求があった場合に、いずれのＤＭＡＣからのアクセスを優先するべきかを判定し、アクセスの優先されたＤＭＡＣからＤＲＡＭ２へのデータの転送がなされるよう制御する回路である。

また、図２において１１６はアイドル判定回路であり、システムバス１２３を介して接続されるＤＭＡＣ（Ａ）〜（Ｃ）の少なくともいずれか１つからＤＲＡＭ２に対するアクセス要求がなされているか否かを判定する回路である。そして、アイドル判定回路１１６は、ＤＭＡＣ（Ａ）〜（Ｃ）の少なくともいずれか１つからＤＲＡＭ２に対するアクセス要求がなされている場合はＤＲＡＭバス６が動作状態にあることを示す信号を後述するセレクタ回路１２０へ出力し、ＤＭＡＣ（Ａ）〜（Ｃ）のいずれからもＤＲＡＭ２に対するアクセス要求がなされていない場合はＤＲＡＭバス６が非動作状態にあることを示す信号をセレクタ回路１２０へ出力する。

また、図２において１１８はアクセス制御回路であり、アクセス調停回路１２２が選択したＤＲＡＭ２とのデータ転送を行うＤＭＡＣからのＤＲＡＭバス６の使用要求信号に基づいて、ＤＲＡＭ２へアクセスするためのアドレスの設定や、各種の制御信号の出力レベルを設定する回路である。

また、図２において１１７はバッファ出力設定回路であり、ＤＭＡＣ（Ａ）〜（Ｃ）のいずれからもＤＲＡＭ２に対するアクセス要求がなされていない非動作状態における後述するＳＳＴＬ２インターフェースバッファ１２１の各バッファ回路の出力レベルを設定する回路である。バッファ出力設定回路は、システムバス１２３を介してＣＰＵ１１１から受信した制御信号に基づいて、各バッファ回路の出力レベルを設定する。

また、図２において１２０はセレクタ回路であり、アイドル判定回路１１６からの信号に基づいて、アクセス制御回路１１８から出力される信号と、バッファ出力設定回路１１７から出力される信号のいずれをＳＳＴＬ２インターフェースバッファ１２１へ出力するべきかを、選択するための回路である。セレクタ回路１２０は、アイドル判定回路からＤＲＡＭバス６が動作状態にあることを示す信号を受信している場合はアクセス制御回路１１８から出力されるデータをＳＳＴＬ２インターフェースバッファ１２１へ出力させ、アイドル判定回路からＤＲＡＭバス６が非動作状態にあることを示す信号を受信している場合はバッファ出力設定回路１１７から出力されるデータをＳＳＴＬ２インターフェースバッファ１２１へ出力させる。

また、図２において１２１はＳＳＴＬ２インターフェースバッファであり、セレクタ回路１２０から出力された信号を受信するとともに、受信した信号を、ＤＲＡＭバス６を構成する複数の信号線の各々に信号として出力するためのバッファである。なお、ＳＳＴＬ２インターフェースバッファ１２１は、ＤＲＡＭバス６を構成する複数の信号線の各々に対して設けられる複数のバッファ回路を有する。

また、図２において１１９は活性制御回路であり、ＳＳＴＬ２インターフェースバッファ１２１を構成する複数のバッファ回路を、ＤＲＡＭバス６へ信号を出力する活性状態と、ＤＲＡＭバス６へ信号を出力しない非活性状態とに切り替えるための制御信号を、ＳＳＴＬ２インターフェースバッファ１２１に出力する制御回路である。活性制御回路１１９は、ＣＰＵ１１１からシステムバス１２３を介してＳＳＴＬ２インターフェースバッファ１２１からＤＲＡＭバス６への信号の出力を停止する旨の制御信号を受信した場合は、ＳＳＴＬ２インターフェースバッファ１２１とＤＲＡＭバス６とが電気的に切り離された状態（ハイインピーダンス状態）となるように制御信号を出力する。さらに、活性制御回路１１９は、リセット回路１６からＸＲＥＳＥＴ信号を受信した場合も、ＳＳＴＬ２インターフェースバッファ１２１とＤＲＡＭバス６とがハイインピーダンス状態となるように制御信号を出力する。

ここで、活性制御回路１１９がＣＰＵ１１１からシステムバス１２３を介してＳＳＴＬ２インターフェースバッファ１２１からＤＲＡＭバス６への信号の出力を停止する旨の制御信号を受信する場合とは、メインコントローラ１のＣＰＵ１１１が画像処理装置１００を所定の省電力状態へ移行させるべきと判断した場合をいう。例えば、（１）ネットワークインターフェース８０９がＬＡＮ８０７を介して外部装置であるホストコンピュータ８０８から画像処理装置１００が画像形成すべき画像データを含むプリントデータを所定時間受信しないと判断した場合、（２）ＮＣＵ５がＰＳＴＮ回線を介して外部装置であるファクシミリ装置から画像処理装置１００が画像形成すべき画像データを含むプリントデータを所定時間受信しないと判断した場合（３）操作パネル８１０が操作者による入力を所定時間受け付けないと判断した場合に、ＣＰＵ１１１はＤＲＡＭバス６への信号の出力を停止する旨の制御信号を活性制御回路１１９に送信する。なお、ＣＰＵ１１１は、前述した（１）〜（３）のうち、少なくともいずれか一つを判断した場合に、ＣＰＵ１１１はＤＲＡＭバス６への信号の出力を停止する旨の制御信号を活性制御回路１１９に送信するものとする。

ここで、活性制御回路１１９がリセット回路１６からＸＲＥＳＥＴ信号を受信する場合とは、画像処理装置１００に設けられた画像処理装置１００を動作状態（電源ＯＮ）とするか非動作状態（電源ＯＦＦ）とするかのスイッチにより、公衆電源から供給される電源電圧がシステム電源１３に供給されなくなったことに応じて、リセット回路１６がＸＲＥＳＥＴ信号を活性制御回路１１９に出力する場合をいう。

なお、図２においては、ＸＲＥＳＥＴ信号は活性制御回路１１９に接続されていることを示しているのみであるが、このＸＲＥＳＥＴ信号はメインコントローラ１全体に対してリセットをかけるためのリセット信号としてメインコントローラ１の各回路ブロックに対して出力される信号である。

次に図３を用いつつ、ＤＲＡＭバス６を介して接続される、ＳＳＴＬ２インターフェースバッファ１２１とＤＲＡＭ２との接続構成について説明する。

図３は、ＳＳＴＬ２インターフェースバッファ１２１とＤＲＡＭ２との接続構成を示す図である。

図３において１２１ａは出力バッファであり、ＤＲＡＭコントローラ１１５からＤＲＡＭ２に対してクロック信号（ＣＫ）を出力するためのバッファ回路である。また、１２１ｂ、１２１ｃ、１２１ｄ、１２１ｍも出力バッファであり、それぞれクロック信号（ＣＫ）を反転させた信号（／ＣＫ）、アドレス信号（ＡＤ）、制御コマンド信号（ＣＯＭＭＡＮＤ）、クロックイネーブル信号（ＣＫＥ）をＤＲＡＭコントローラ１１５からＤＲＡＭ２に出力するためのバッファ回路である。

また、図３において１２１ｅ、１２１ｇは出力バッファであり、それぞれデータ信号（ＤＱ）、データストローブ信号（ＤＱＳ）をＤＲＡＭコントローラ１１５からＤＲＡＭ２に出力するためのバッファ回路である。また、１２１ｉ、１２１ｋも、１２１ｅや１２１ｇと同様の構成の出力バッファであり、ＤＲＡＭコントローラ１１５からＤＲＡＭ２に信号を出力するためのバッファ回路である。

また、図３において、１２１ｆ、１２１ｈは入力バッファであり、それぞれデータ信号（ＤＱ）、データストローブ信号（ＤＱＳ）をＤＲＡＭ２からＤＲＡＭコントローラ１１５に入力するためのバッファ回路である。また、１２１ｊ、１２１ｌも、１２１ｆや１２１ｈと同様の構成の入力バッファであり、ＤＲＡＭ２からＤＲＡＭコントローラ１１５に信号を入力するためのバッファ回路である。

そして、図３に示すように、出力バッファ１２１ａ、１２１ｂ、１２１ｃ、１２１ｄ、１２１ｅ、１２１ｇ、１２１ｉ、１２１ｋ、１２１ｍには、活性制御回路１１９からの制御信号が入力される。ＳＳＴＬ２インターフェースバッファ１２１の各出力バッファは、活性制御回路１１９からＤＲＡＭバス６への信号の出力する旨の制御信号（イネーブル信号）を受信していない状態では、出力バッファとＤＲＡＭバス６の各信号線（６ａ〜６ｈ）が電気的に切り離された状態（ハイインピーダンス状態）となる。そして、出力バッファがハイインピーダンス状態となっているときは、出力バッファとＤＲＡＭバス６が電気的に切り離された状態となっているので、ＶＴ電源１４を介して出力バッファに電流が流れることにより、電力が消費されることがない。なお、ＳＳＴＬ２インターフェースバッファ１２１の各出力バッファは、活性制御回路１１９からＤＲＡＭバス６への信号の出力をする旨の制御信号（イネーブル信号）を受信している状態では、出力バッファとＤＲＡＭバス６の各信号線が電気的に接続された状態（ローインピーダンス状態）となる。このローインピーダンス状態においては、出力バッファに入力された信号がそのままＤＲＡＭ６の各信号線（６ａ〜６ｈ）に出力されることとなる。

また、図３において３０１及び３０２は抵抗器であり、ＤＲＡＭバス６の信号線６ａには抵抗器３０１ａ及び３０３ａが直列に接続され、信号線６ｂには抵抗器３０１ｂ及び３０３ｂが直列に接続され、信号線６ｃには抵抗器３０１ｃ及び３０３ｃが直列に接続され、信号線６ｄには抵抗器３０１ｄ及び３０３ｄが直列に接続され、信号線６ｅには抵抗器３０１ｅ及び３０３ｅが直列に接続され、信号線６ｆには抵抗器３０１ｆ及び３０３ｆが直列に接続され、信号線６ｇには抵抗器３０１ｇ及び３０３ｇが直列に接続され、信号線６ｈには抵抗器３０１ｇ及び３０３ｇが直列に接続され、信号線６ｉには抵抗器３０１ｉ及び３０３ｉが直列的に接続される。

また、図３において３０３はＤＲＡＭバス６の各信号線（６ａ〜６ｉ）をＶＴ電源１４によりターミネーション電圧にプルアップするための抵抗器である。図３において、ＶＴ電源からの電源電圧は、３０３ａを介して信号線６ａに供給され、３０３ｂを介して信号線６ｂに供給され、３０３ｃを介して信号線６ｃに供給され、３０３ｄを介して信号線６ｄに供給され、３０３ｅを介して信号線６ｅに供給され、３０３ｆを介して信号線６ｆに供給され、３０３ｇを介して信号線６ｇに供給され、３０３ｈを介して信号線６ｈに供給され、３０３ｉを介して信号線６ｉに供給される。

なお、図３におけるＳＳＴＬ２インターフェースバッファ１２１は、出力バッファを５つ（１２１ａ〜ｄ、ｍ）、入出力バッファを４つ（１２１ｅと１２１ｆからなる入出力バッファ、１２１ｇと１２１ｈからなる入出力バッファ、１２１ｉと１２１ｊからなる入出力バッファ、１２１ｋと１２１ｌからなる入出力バッファ）からなるものとして説明したが、出力バッファと入出力バッファの数は回路構成に応じて任意の数にすることができるのはいうまでもない。

次に、図４及び図５を用いつつ、ＤＲＡＭバス６に対してアクセスが無い非動作状態においてＤＲＡＭバス６の各信号線にて消費される電力が低減されるよう、ＳＳＴＬ２インターフェースバッファ１２１の出力バッファの出力状態を設定する方法について説明する。

図４は、ＤＲＡＭバス６が動作状態にある場合における、複数の出力バッファ（１２１ｅ及び１２１ｇ）の出力信号レベルを示す図であり、図５はＤＲＡＭバス６が非動作状態にある場合における、複数の出力バッファ（１２１ｅ及び１２１ｇ）の出力信号レベルを示す図である。

なお、ＳＳＴＬ２インターフェースバッファ１２１は、前述したとおり、出力バッファの数を任意の数にすることができるが、図４及び図５では説明の簡略化のため、２つの信号線（６ｅ及び６ｆ）及びそれらに接続される２つの出力バッファ（１２１ｅ及び１２１ｇ）に特定して説明をすることとする。

まず、ＣＰＵ１１１、ＤＭＡＣ（Ａ）１１２、ＤＭＡＣ（Ｂ）１１３及びＤＭＡＣ（Ｃ）１１４の少なくともいずれか１つから、アクセス調停回路１２２に対してＤＲＡＭバス６にアクセスする要求が入力されている場合、アイドル判定回路１１６は、ＤＲＡＭバス６が動作状態にあることを示す信号をセレクタ回路１２０へ出力する。この場合、セレクタ回路１２０は、アクセス制御回路１１８から入力される信号をＳＳＴＬ２インターフェースバッファ１２１の２つの出力バッファ（１２１ｅ及び１２１ｇ）に出力するよう信号を選択する。なお、この場合、セレクタ回路１２０は、バッファ出力設定回路１１７から入力される信号はＳＳＴＬ２インターフェースバッファ１２１の２つの出力バッファ（１２１ｅ及び１２１ｇ）に出力させない。

そして、図４に示したように、特定のＤＭＡＣからＤＲＡＭバス６に対するアクセス要求が終了したときに２つの出力バッファ（１２１ｅ及び１２１ｇ）の出力レベル（出力状態）が双方ともＬ（ローレベル：例えば０Ｖ）であるとすると、ＳＳＴＬ２準拠のＤＲＡＭバス６には、ＶＴ電源から所定電圧（例えばシステム電源電圧２．５Ｖの略半分の１．２５Ｖ程度）が印加される構成となっているので、高電位であるＶＴ電源１４から低電位である２つの出力バッファ（１２１ｅ及び１２１ｇ）の双方に対して電流が流れ込むこととなる。そして、抵抗器３０１ｅ、３０３ｅ、３０１ｆ、３０３ｆに電流が流れることにより電力が消費される。

特定のＤＭＡＣからＤＲＡＭバス６に対するアクセス要求が終了したときに、必ずしも図４に示すような出力レベルとなるとは限らないが、図４における出力レベルのままＤＲＡＭバス６が非動作状態となると、少なくとも再び動作状態となるまでは、抵抗器３０１ｅ、３０３ｅ、３０１ｆ、３０３ｆに電流が流れることにより電力が消費されることとなる。

そこで、第１の実施形態においては、ＤＲＡＭバス６が動作状態から非動作状態に切り替わったことに応じて、２つの出力バッファ（１２１ｅ及び１２１ｇ）の少なくともいずれかを切り替え、抵抗器３０１ｅ、３０３ｅ、３０１ｆ、３０３ｆに流れる電流量を極力減少させることで、消費電力の低減をする。

図５は、前述したように、ＤＲＡＭバス６が非動作状態にある場合における、複数の出力バッファ（１２１ｅ及び１２１ｇ）の出力信号レベルを示す図である。

図４においては、ＣＰＵ１１１、ＤＭＡＣ（Ａ）１１２、ＤＭＡＣ（Ｂ）１１３及びＤＭＡＣ（Ｃ）１１４の少なくともいずれか１つから、アクセス調停回路１２２に対してＤＲＡＭバス６にアクセスする要求が入力されており、アイドル判定回路１１６は、ＤＲＡＭバス６が動作状態にあることを示す信号をセレクタ回路１２０へ出力していた。この後に、ＣＰＵ１１１、ＤＭＡＣ（Ａ）１１２、ＤＭＡＣ（Ｂ）１１３及びＤＭＡＣ（Ｃ）１１４のいずれからも、アクセス調停回路１２２に対してＤＲＡＭバス６にアクセスする要求が入力されてないと、アイドル判定回路１１６は、ＤＲＡＭバス６が非動作状態にあることを示す信号をセレクタ回路１２０へ出力する。この場合、セレクタ回路１２０は、バッファ出力設定回路１１７から入力される信号をＳＳＴＬ２インターフェースバッファ１２１の２つの出力バッファ（１２１ｅ及び１２１ｇ）に出力するよう信号を選択する。なお、この場合セレクタ回路１２０は、アクセス制御回路１１８から入力される信号はＳＳＴＬ２インターフェースバッファ１２１の２つの出力バッファ（１２１ｅ及び１２１ｇ）に出力させない。

そして、図５に示したように、出力バッファ１２１ｅの出力レベルをＬ（ローレベル）とし、出力バッファ１２１ｇの出力レベルをＨ（ハイレベル）とした場合、例えば出力バッファ（１２１ｅ及び１２１ｇ）の出力特性が同等であり、信号線６ｅの抵抗値（抵抗器３０１ｅと３０３ｅの合成抵抗値）と信号線６ｆの抵抗値（抵抗器３０１ｆと３０３ｆの合成抵抗値）が同等である場合には、Ｈの出力レベルとした出力バッファ１２１ｇからＬの出力レベルとした出力バッファ１２１ｅへ電流が流れるのみである。従って、ＶＴ電源１４からの電流が出力バッファに流れ込むことはない。

なお、出力バッファ（１２１ｅ及び１２１ｇ）の出力特性が同等でない場合や、信号線６ｅの抵抗値（抵抗器３０１ｅと３０３ｅの合成抵抗値）と信号線６ｆの抵抗値（抵抗器３０１ｆと３０３ｆの合成抵抗値）が同等でない場合であっても、図４におけるように２つの出力バッファの出力レベルを同じレベル（図４ではＬ）とする場合に比べて、メモリシステムにて消費される電力を低減させることができる。

次に、図６のフローチャートを用いつつ、図４及び図５を用いて説明したＤＲＡＭバス６に対してアクセスが無い非動作状態においてＤＲＡＭバス６の各信号線にて消費される電力が低減されるよう、ＳＳＴＬ２インターフェースバッファ１２１の出力バッファの出力状態を設定する方法を説明する。

図６は、セレクタ回路１２０がＳＳＴＬ２インターフェースバッファ１２１へ出力する信号を選択する動作を示すフローチャートである。

図６のステップＳ６０１においてセレクタ回路１２０は、アイドル判定回路１１６から入力される信号に基づいてＤＲＡＭバス６が動作状態にあるか否かを判定し、動作状態にあると判定した場合はステップＳ６０２へ進み、非動作状態にあると判定した場合はステップＳ６０３へ進む。

図６のステップＳ６０２においてセレクタ回路１２０は、ＤＲＡＭバス６が動作状態にあり、ＣＰＵ１１１、ＤＭＡＣ（Ａ）１１２、ＤＭＡＣ（Ｂ）１１３及びＤＭＡＣ（Ｃ）１１４の少なくとも何れか一つからＤＲＡＭバス６に対するアクセス要求があることから、アクセス制御回路１１８から入力される信号をＳＳＴＬ２インターフェースバッファ１２１へ出力するように信号を選択する。

図６のステップＳ６０３においてセレクタ回路１２０は、ＤＲＡＭバス６が動作状態にあり、ＣＰＵ１１１、ＤＭＡＣ（Ａ）１１２、ＤＭＡＣ（Ｂ）１１３及びＤＭＡＣ（Ｃ）１１４の何れからもＤＲＡＭバス６に対するアクセス要求がないことから、バッファ出力設定回路１１７から入力される信号をＳＳＴＬ２インターフェースバッファ１２１へ出力するように信号を選択する。

図６のフローチャートから明らかなように、ＤＲＡＭバス６が動作状態にあるときは、アクセス制御回路１１８から入力される信号をＳＳＴＬ２インターフェースバッファ１２１へ出力するとともに、ＤＲＡＭバス６が動作状態から非動作状態に切り替わったことに応じて（ステップＳ６０１にてＹＥＳと判定してステップＳ６０２を実行して終了した後に、ステップＳ６０１でＮＯと判定したことに応じて）、出力バッファの出力状態（出力レベル）をバッファ出力設定回路１１７が設定する所定の出力状態とする。

以上説明したように、ＤＲＡＭバス６が動作状態から非動作状態に切り替わったことに応じて、出力バッファの出力状態（出力レベル）をバッファ出力設定回路１１７が設定する所定の出力状態とすることで、ＤＲＡＭバス６の活性状態（出力バッファとＤＲＡＭバス６を電気的に接続した状態）に維持して引き続くＤＲＡＭバス６へのアクセス要求に応答する準備を整えつつ、ＶＴ電源１４を介してＤＲＡＭバス６に流れる電流量を減少させることができる。

なお、図４乃至６においては、説明の簡略化のために、２つの信号線（６ｅ及び６ｆ）及びそれらに接続される２つの出力バッファ（１２１ｅ及び１２１ｇ）に特定して説明したが、図３に示したような９つの出力バッファを有する構成等、任意の数の出力バッファを有するメモリシステムに適用することができるのはいうまでもない。その場合、ＤＲＡＭバス６が動作状態から非動作状態に切り替わったことに応じて、メモリシステムに応じた最適な出力値を９つの出力バッファに設定することで、ＤＲＡＭバス６の活性状態を維持して引き続くＤＲＡＭバス６へのアクセス要求に応答する準備を整えつつ、ＶＴ電源１４を介してＤＲＡＭバス６に流れる電流量をメモリシステムに応じた最小の電流量とすることができる。

例えば、図３において９つの出力バッファの出力特性が同等であり、９つの出力バッファに対応する９つの信号線（６ａ〜６ｉ）の抵抗値特性（合成抵抗値）が同等である場合は、９つの出力バッファのうち、任意の５つをＨ（ハイレベル）とし、他の４つをＬ（ローレベル）とすることで、ＶＴ電源１４からＤＲＡＭバス６に対して電流が流入させずに消費電力を低減させることができる。また、任意の４つをＨ（ハイレベル）とし、他の５つをＬ（ローレベル）とすることで、ＶＴ電源１４からＤＲＡＭバス６に対して電流が流入させずに消費電力を低減させることができる。また、９つの出力バッファの出力特性や８つの信号線（６ａ〜６ｉ）の抵抗値特性（合成抵抗値）が各々異なる場合であっても、予め８つの出力バッファにかかる出力レベルの組み合わせをどのように設定するとＶＴ電源１４からＤＲＡＭバス６へ流入する電流量が最小となるかを調べておき、その場合における出力バッファの出力レベルの設定をバッファ出力設定回路１１７が出力する信号レベルとして設定しておけばよい。

なお、予め９つの出力バッファにかかる出力レベルの組み合わせをどのように設定するとＶＴ電源１４からＤＲＡＭバス６へ流入する電流量が最小となるかを調べておかなくとも、例えば、ＶＴ電源からＤＲＡＭバス６に流入する電流量を検知する電流検知センサを設けておくとともに、ＣＰＵ１１１からバッファ出力設定回路１１７が出力すべき信号の組み合わせを複数の組み合わせにて変化させたときに電流検知センサの検知結果にもとづいて、消費電力が最小となる出力バッファの出力状態の組み合わせを、バッファ出力設定回路１１７に保持させてもよい。

さらに、図３では出力バッファが奇数（９つ）の場合について説明したが、偶数の場合であって、複数の出力バッファの出力特性が同等である場合は、半数の出力バッファをＨ（ハイレベル）として、他の半数をＬ（ローレベル）とすることで、ＶＴ電源１４からＤＲＡＭバス６に対して電流が流入させずに消費電力を低減させることができる。

次に、図７及び図８のタイミングチャートを用いつつＤＲＡＭコントローラ１１５によるＤＲＡＭ２へのデータのリード／ライト動作を説明する。

図７は、ＤＲＡＭコントローラ１１５がＤＲＡＭ２からデータをリードするときのタイミングチャートであり、図８は、ＤＲＡＭコントローラ１１５がＤＲＡＭ２にデータをライトするときのタイミングチャートである。

図７において、Ｔ０〜Ｔ８はクロック信号（ＣＫ）の１周期毎のタイミングを示しＴ０〜Ｔ８まで合計８周期のサイクルがあることを示す。

通常のＳＤＲＡＭは、１クロックサイクルにつき１回のデータの入出力をするものであるが、ＤＤＲ−ＳＤＲＡＭは、半クロック（１周期の半分）毎にデータの入出力をすることで、通常のＳＤＲＡＭ（ＳＤＲ−ＳＤＲＡＭ）の２倍の速度でデータを入出力することができる。

図７のタイミングＴ１においてＤＲＡＭコントローラ１１５は、信号線６ｄを介してＤＲＡＭ２にリードコマンドを送信する。その後、ＤＲＡＭコントローラ１１５は、タイミングＴ３からデータストローブ信号（ＤＱＳ）をハイレベルとしてデータ信号（ＤＱ）をＤＲＡＭ２から読み込む。タイミングＴ５にてＤＲＡＭ２からのデータ信号の読み込みが終了すると、アイドル判定回路１１６がＤＲＡＭバス６が非動作状態にあると判定し、タイミングＴ７にてアイドル判定回路１１６からセレクタ回路１２０に出力する制御信号をローレベルからハイレベルに切り替える。なお、セレクタ回路１２０がＳＳＴＬ２インターフェースバッファ１２１へ出力する信号を、バッファ出力設定回路１１７が出力する信号からアクセス制御回路１１８が出力する信号に切り替えるのは、図７に記載したＲＥＡＤコマンド入力の１クロックサイクル（１周期）まえのＴ０サイクルで行う。これにより、ＣＰＵ１１１、ＤＭＡＣ（Ａ）１１２、ＤＭＡＣ（Ｂ）１１３及びＤＭＡＣ（Ｃ）１１４からＤＲＡＭバス６へのアクセスを再開する時に、遅延が発生することを抑制することができる。

図８において、Ｔ０〜Ｔ８はクロック信号（ＣＫ）の１周期毎のタイミングを示しＴ０〜Ｔ８まで合計８周期のサイクルがあることを示す。

図８のタイミングＴ１においてＤＲＡＭコントローラ１１５は、信号線６ｄを介してＤＲＡＭ２にライトコマンドを送信する。その後、ＤＲＡＭコントローラ１１５は、タイミングＴ２からデータストローブ信号（ＤＱＳ）をハイレベルとしてデータ信号（ＤＱ）をＤＲＡＭ２に書き込む。タイミングＴ４にてＤＲＡＭ２へのデータ信号の書き込みが終了すると、アイドル判定回路１１６がＤＲＡＭバス６が非動作状態にあると判定し、タイミングＴ７にてアイドル判定回路１１６からセレクタ回路１２０に出力する制御信号をローレベルからハイレベルに切り替える。なお、セレクタ回路１２０がＳＳＴＬ２インターフェースバッファ１２１へ出力する信号を、バッファ出力設定回路１１７が出力する信号からアクセス制御回路１１８が出力する信号に切り替えるのは、図７に記載したＷＲＩＴＥコマンド入力の１クロックサイクル（１周期）まえのＴ０サイクルで行う。これにより、ＣＰＵ１１１、ＤＭＡＣ（Ａ）１１２、ＤＭＡＣ（Ｂ）１１３及びＤＭＡＣ（Ｃ）１１４からＤＲＡＭバス６へのアクセスを再開する時に、遅延が発生することを抑制することができる。

以上の図４〜図８においては、活性制御回路１１９が、ＤＲＡＭバス６が信号の入出力をする活性状態にある旨の信号を出力している場合についての説明であったが、ＤＲＡＭバス６が信号の入出力をしない非活性状態にある旨の信号を出力している場合は、以下の図９に示す動作が実行される。

図９は、ＤＲＡＭ２がＤＲＡＭバス６を介して入力されるＤＲＡＭコントローラ１１５からの信号に基づいて実行する動作である。

図９のステップＳ９０１において、ＤＲＡＭ２は、信号線６ｉを介して入力されるＣＫＥ信号がアクティブであるかどうか（ハイアクティブであればＨ（ハイレベル）であるかどうか）を判定し、アクティブである場合はステップＳ９０２へ進み、アクティブでない場合（インアクティブである場合）はステップＳ９０４へ進む。

ここで、ＤＲＡＭコントローラ１１５がＣＫＥ信号をアクティブ状態であることを示す信号からアクティブ状態でないことを示す信号に出力信号を変化させる場合、変化させるのに先立って、ＤＲＡＭ２に対してセルフリフレッシュ動作へ移行すべき旨のコマンド（セルフリフレッシュコマンド）を送信するものとする。そして、ＤＲＡＭ２は、セルフリフレッシュコマンドをＤＲＡＭコントローラ１１５から受信した場合、例え信号線６ｄを介してコマンド信号が入力されたとしても、コマンドに応じた動作を実行することは無い。ＤＲＡＭ２がセルフリフレッシュコマンドを受信した後からセルフリフレッシュ動作を解除する旨のコマンドを受信するまでのセルフリフレッシュ状態では、ＤＲＡＭコントローラ１１５からのコマンドを受け付けないことで、ＤＲＡＭ２は誤動作を防止することができる。なお、ＤＲＡＭコントローラ１１５が、ＤＲＡＭ２にセルフリフレッシュコマンドを送信する場合とは、（１）ＣＰＵ１１１が画像処理装置１００を省エネルギーモードへ移行させるべく、活性制御回路１１９に非活性状態へ移行させるべき旨の信号を送信するのに先立ってＣＰＵ１１１がＤＲＡＭ２へセルフリフレッシュコマンドを送信する場合と、（２）ＣＰＵ１１１が画像処理装置１００の電源がオン状態からオフ状態へ移行ことを示すＸＰＲＥ−ＲＥＳＥＴ信号をリセットＩＣから受信したことに応じてＣＰＵ１１１がＤＲＡＭ２へセルフリフレッシュコマンドを送信する場合をいう。

ここで、図３において６０１はＦＥＴであり、メインコントローラ１の活性制御回路１１９が、ＤＲＡＭバス６が信号の入出力をする活性状態にある旨の信号（ハイレベルの信号）を出力している場合は、オフ状態となる。そして、ＦＥＴ６０１がオフ状態である場合は、抵抗器６０２に電流が流れることはなく、また出力バッファ１２１ｍも出力イネーブル状態となるので、ＤＲＡＭ２にはＣＫＥ信号がアクティブである旨のハイレベルの信号が入力される。一方、ＦＥＴ６０１がオン状態である場合は、抵抗器６０２に電流が流れ、また出力バッファ１２１ｍは出力ディセーブル状態となるので、ＶＴ電源１４から電圧が供給されている間は信号線６ｉの信号レベルは抵抗器３０３ｉ及び抵抗器６０２の抵抗値により規定される所定の保持電圧（ローレベル）に保持されることとなる。このように、ＤＲＡＭバス６が非活性状態のときに、ＣＫＥ信号を出力する信号線６ｉを所定の保持電圧（ローレベル）に保持することで、ＤＲＡＭバス６が非活性状態であるにもかかわらずノイズ等により、ＣＫＥ信号がアクティブある旨のハイレベル信号が誤ってＤＲＡＭ２に入力されないようにすることができる。

先ず始めに、図９のステップＳ９０１において、ＤＲＡＭ２がＣＫＥ信号がアクティブであると判定した場合のステップＳ９０２及びステップＳ９０３について説明する。

図９のステップＳ９０２において、ＤＲＡＭ２は、ＤＲＡＭコントローラ１１５から信号線６ｄを介してコマンドを受信したか否かを判定し、受信したと判定した場合はステップＳ９０３へ進み、受信したと判定しない場合はステップＳ９０１へ戻る。

また、図９のステップＳ９０３において、ＤＲＡＭ２は、ＤＲＡＭコントローラ１１５から信号線６ｄを介して受信したコマンドに応じた処理を実行する。

次に、図９のステップＳ９０１において、ＤＲＡＭ２が、ＣＫＥ信号がアクティブでないと判定した場合のステップＳ９０４〜９０６について説明する。

図９のステップＳ９０４において、ＤＲＡＭ２は、セルフリフレッシュ動作を実行する。

ここで、ＤＲＡＭ２のセルフリフレッシュ動作について説明する。一般的にＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、内部にある記憶素子に電荷を蓄えることで情報を保持する。そして、ＤＲＡＭは、各記憶素子における電荷の有無という２つの状態で１ｂｉｔ分の情報を表現する。従って、記憶素子の電荷が失われることは情報が失われる、つまりデータの損失を意味することとなる。しかし、ＤＲＡＭを構成する各記憶素子は、何らの電荷保持動作をすることなく放置しておくと電荷が電流として漏れ出てしまい、所定時間が経過すると電荷がなくなってしまうという特徴がある。そのため、ＤＲＡＭは、定期的に電荷を再補充してデータの損失を防ぐという作業が必要となり、その作業をリフレッシュ動作という。なお、基本的にＤＲＡＭの記憶素子のリフレッシュ動作は、ＤＲＡＭを制御するメモリコントローラ（ＤＲＡＭコントローラ１１５）がＤＲＡＭ（ＤＲＡＭ２）に対して定期的に実行する（リフレッシュモード）。その一方で、ＤＲＡＭバス６を非活性状態とするような場合は、ＤＲＡＭコントローラ１１５からＤＲＡＭ２に対してリフレッシュ動作をさせることができなくなることから、２次電源（２次電池８０３）を用いてＤＲＡＭ２自身がリフレッシュ動作を実行する。この動作をセルフリフレッシュ動作（セルフリフレッシュモード）という。

なお、ＤＲＡＭコントローラ１１５は、ステップＳ９０１でＣＫＥ信号としてアクティブでない状態を示す信号をＤＲＡＭ２へ出力するのに先立って、ＤＲＡＭ２に対してコマンドとしてセルフリフレッシュ動作へ移行させるコマンドを送信するとともに、送信した以後はＤＲＡＭ２へアクセスしないように制御する。

また、図９のステップＳ９０５において、ＤＲＡＭ２は、ＣＫＥ信号としてアクティブである状態を示す信号であるか否かを判定し、アクティブである場合はステップＳ９０６へ進み、アクティブでない場合（インアクティブである場合）はステップＳ９０４へ戻る。

また、図９のステップＳ９０６において、ＤＲＡＭ２は、ＤＲＡＭコントローラ１１５から信号線６ｄを介して、セルフリフレッシュ動作を解除すべき旨のコマンド信号を受信したか否かを判定する。なお、ＤＲＡＭコントローラ１１５は、ＣＫＥ信号をアクティブ状態を示す信号とした後、更にＶＴ電源１４が所定の出力電圧を十分に出力できるだけの所定時間が経過してから、ＤＲＡＭ２に対してセルフリフレッシュ動作を解除すべき旨のコマンド信号を送信する。なお、ステップＳ９０６にてセルフリフレッシュ動作を解除すべき旨のコマンド信号を受信しないと判定した場合は、再びＤＲＡＭ２に対してセルフリフレッシュ動作を実行すべくステップＳ９０４へ戻る。

以上説明したように、ＤＲＡＭ２は、ＤＲＡＭバス６が活性状態から非活性状態に移行するのに先立ってＤＲＡＭコントローラ１１５からのセルフリフレッシュコマンドに応じてセルフリフレッシュ動作へ移行するとともに、ＤＲＡＭバス６が非活性状態から活性状態へ移行した後ＤＲＡＭコントローラ１１５からのセルフリフレッシュ解除コマンドに応じてセルフリフレッシュ動作を解除する。それにより、誤動作を起こすことなくリフレッシュ動作及びセルフリフレッシュ動作を適切に実行して記憶内容を確実に保持することができるメモリシステムを提供することができる。

画像処理装置の構成を示すブロック図である。 メインコントローラ１に内蔵される内部回路を含むメモリシステムの構成を示すブロック図である。 ＳＳＴＬ２インターフェースバッファ１２１とＤＲＡＭ２との接続構成を示す図である。 ＤＲＡＭバス６が動作状態にある場合における、複数の出力バッファ（１２１ｅ及び１２１ｇ）の出力信号レベルを示す図である。 ＤＲＡＭバス６が非動作状態にある場合における、複数の出力バッファ（１２１ｅ及び１２１ｇ）の出力信号レベルを示す図である。 セレクタ回路１２０がＳＳＴＬ２インターフェースバッファ１２１へ出力する信号を選択する動作を示すフローチャートである。 ＤＲＡＭコントローラ１１５がＤＲＡＭ２からデータをリードするときのタイミングチャートである。 ＤＲＡＭコントローラ１１５がＤＲＡＭ２にデータをライトするときのタイミングチャートである。 ＤＲＡＭ２がＤＲＡＭバス６を介して入力されるＤＲＡＭコントローラ１１５からの信号に基づいて実行する動作である。

符号の説明

１ メインコントローラ
２ ＤＲＡＭ（ＤＤＲ−ＳＤＲＡＭ）
６ ＤＲＡＭバス
１１ ＤＲＡＭ電源
１３ システム電源
１４ ＶＴ電源
１６ リセット回路
１１２〜１１４ ＤＭＡＣ
１１５ ＤＲＡＭコントローラ
１１６ アイドル判定回路
１１７ バッファ出力設定回路
１１８ アクセス制御回路
１１９ 活性制御回路
１２０ セレクタ回路
１２１ ＳＳＴＬ２インターフェースバッファ
１２３ システムバス
３０１〜３０３ 抵抗器
６０１ ＦＥＴ
８０３ ２次電池
８０４〜８０６ 画像処理ブロック

Claims (9)

1. データを記憶するためのデータ記憶手段と、
   複数の信号線からなるバスを介して、前記データ記憶手段へデータを出力するために前記複数の信号線の各々に設けられた複数のバッファ手段と、
   前記バスが前記データ記憶手段とのデータの送受信を実行する動作状態にあるか否かを判定する判定手段と、
   前記複数の信号線に、共通の電圧供給線を介して基準電圧を供給する基準電圧供給手段と、
   前記バスが動作状態から非動作状態に切り替わったと前記判定手段が判定した場合、前記基準電圧供給手段を介して前記バスに流れる電流量を減少させるよう、前記複数のバッファ手段の出力状態を前記基準電圧より電圧値の高いハイレベル信号を出力する第１の出力状態と前記基準電圧より電圧値の低いローレベル信号を出力する第２の出力状態とを組み合わせた所定の出力状態に切り替えるよう制御する制御手段と、
   を有することを特徴とするデータ記憶装置。
2. 前記データ記憶装置に電源電圧を供給する電源電圧供給手段を有し、
   前記基準電圧供給手段が供給する前記基準電圧は、前記電源電圧供給手段が供給する前記電源電圧の略半分の電圧であることを特徴とする請求項１に記載のデータ記憶装置。
3. 前記所定の出力状態を示す情報を記憶する記憶手段を有し、
   前記制御手段は、前記記憶手段に記憶された前記所定の出力状態を示す情報に基づいて、前記複数のバッファ手段の出力状態を前記所定の出力状態に切り替えるよう制御することを特徴とする請求項１又は２に記載のデータ記憶装置。
4. 前記バスが前記データ記憶手段とのデータの送受信を実行しうる活性状態にあるか否かを判定する第２の判定手段を有し、
   前記制御手段は、前記バスが前記活性状態に無いと前記第２の判定手段が判定した場合、前記複数のバッファ手段の出力状態を高インピーダンス状態とすることを特徴とする請求項１乃至３のいずれか１項に記載のデータ記憶装置。
5. 前記データ記憶手段はデータを保持するためのリフレッシュ動作を実行するＤＲＡＭであり、
   前記データ記憶装置は、前記バスを介して前記ＤＲＡＭに前記リフレッシュ動作を実行させるための信号を送信する送信手段を有することを特徴とする請求項１乃至４のいずれか１項に記載のデータ記憶装置。
6. 前記ＤＲＡＭは、前記バスを介して入力される前記リフレッシュ動作を実行させるための信号に基づいて前記リフレッシュ動作を実行する第１のリフレッシュモードと、前記リフレッシュ動作を実行させるための信号を用いることなく前記リフレッシュ動作を実行する第２のリフレッシュモードのいずれか一方にて前記リフレッシュ動作を実行することを特徴とする請求項５に記載のデータ記憶装置。
7. 前記データ記憶手段はデータを保持するためのリフレッシュ動作を実行するＤＲＡＭであり、
   前記データ記憶装置は、前記バスを介して前記ＤＲＡＭに前記リフレッシュ動作を実行させるための信号を送信する送信手段を有し、
   前記ＤＲＡＭは、前記バスを介して入力される前記リフレッシュ動作を実行させるための信号に基づいて前記リフレッシュ動作を実行する第１のリフレッシュモードと、前記リフレッシュ動作を実行させるための信号を用いることなく前記リフレッシュ動作を実行する第２のリフレッシュモードのいずれか一方にて前記リフレッシュ動作を実行し、
   前記送信手段は、前記バスが前記活性状態から非活性状態に移行するのに応じて前記第１のリフレッシュモードから前記第２のリフレッシュモードに移行させるための信号を送信することを特徴とする請求項４に記載のデータ記憶装置。
8. 前記基準電圧供給手段は、前記バスが前記活性状態から非活性状態に移行したことに応じて、前記バスへ前記基準電圧を供給する供給状態から前記バスへ前記基準電圧を供給しない非供給状態へ移行することを特徴とする請求項４又は７に記載のデータ記憶装置。
9. 前記ＤＲＡＭは、前記第２のリフレッシュモードにてリフレッシュ動作を実行する場合、前記送信手段を介して入力される信号に応答することなく前記リフレッシュ動作を実行することを特徴とする請求項７に記載のデータ記憶装置。

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