JPH04236682A - マイクロコンピュータシステム - Google Patents

マイクロコンピュータシステム

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JPH04236682A
JPH04236682A JP3018424A JP1842491A JPH04236682A JP H04236682 A JPH04236682 A JP H04236682A JP 3018424 A JP3018424 A JP 3018424A JP 1842491 A JP1842491 A JP 1842491A JP H04236682 A JPH04236682 A JP H04236682A
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Japan
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microcomputer system
buffer circuit
external
bus
power consumption
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JP3018424A
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Shinichiro Ohashi
伸一郎 大橋
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はマイクロコンピュータ
システム、特に消費電力を低減することができるマイク
ロコンピュータシステムに関するものである。
【０００２】
【従来の技術】従来のマイクロコンピュータシステムを
図７のブロック図を用いて説明する。図において、１は
パソコンや制御装置等のマイクロコンピュータシステム
であり、このマイクロコンピュータシステム１は、中央
処理装置｛以下、ＣＰＵ（ｃｅｎｔｅｒ　ｐｒｏｃｅｓ
ｓｉｎｇ　ｕｎｉｔ）という｝２及びこのＣＰＵ２と内
部バス３を介して接続されたバッファ回路４とから成る
プロセッサ装置｛以下、ＭＰＵ（ｍｉｃｒｏ　ｐｒｏｃ
ｅｓｓｉｎｇ　ｕｎｉｔ）という｝５と、前記バッファ
回路４と外部バス６を介して接続された外部記憶装置と
してのＲＯＭ（ｒｅａｄ　ｏｎｌｙ　ｍｅｍｏｒｙ）７
及びＲＡＭ（ｒａｎｄｏｍ　ａｃｃｅｓｓ　ｍｅｍｏｒ
ｙ）８、パラレルポートやシリアルポート等のデータ入
出力装置９｛以下、Ｉ／Ｏ（ｉｎｐｕｔ／ｏｕｔｐｕｔ
）という｝等の周辺装置と、前記ＭＰＵ５に接続された
クロック回路１２と、外部バス６に接続されカウンタな
どを有する時計１３とから構成されている。
【０００３】前記ＭＰＵ５及びＲＯＭ７，ＲＡＭ８，Ｉ
／Ｏ９は、それぞれ例えば１チップのＬＳＩから成り、
これらには電源部から電力供給線ＰＷにより電圧が与え
られている。前記ＣＰＵ２は、バッファ回路４を介して
外部バス６をドライブし、ＲＯＭ７に記憶されている基
本プログラムを読み出したり、ＲＡＭ８にデータ及びユ
ーザプログラムを書き込んだり、あるいはＲＡＭ８に書
き込まれたデータやプログラムを読み出したりする。ま
た、Ｉ／Ｏ９を介して外部機器とデータの入出力を行う
。
【０００４】前記マイクロコンピュータシステム１は、
ＣＰＵ２によりプログラムを実行するため、ＲＯＭ７，
ＲＡＭ８からプログラムやデータを読み出さなければな
らない。そこで、まずプログラムが記憶されているアド
レスの値を、内部バス３，バッファ４及び外部バス６を
介して前記ＲＯＭ７又はＲＡＭ８に出力する。そして、
前記ＲＯＭ７又はＲＡＭ８に記憶されているプログラム
又はデータを、バッファ回路４及び内部バス３を介して
ＣＰＵ２が読み込む。次に、ＣＰＵ２がそのプログラム
やデータに相当する処理を行い、ＲＯＭ７，ＲＡＭ８，
Ｉ／Ｏ９にデータを出力するときは、再び内部バス３，
バッファ４回路及び外部バス６を介して出力する。
【０００５】
【発明が解決しようとする課題】従来のマイクロコンピ
ュータシステムは以上のように構成されているので、Ｒ
ＯＭ７，ＲＡＭ８，Ｉ／Ｏ９が接続された外部バス６を
常にアクセスしていなければならず、このアクセスによ
り必要以上に電力を消費してしまう。また、システムと
して作動させるには、常にデータの入出力を行う必要が
あるので、周辺装置（ＲＯＭ７，ＲＡＭ８，Ｉ／Ｏ９）
の電源をオフしたり電圧を下げたりすることはできず、
システム全体の消費電力を抑えられないなどの問題点が
あった。この発明は前記のような問題点を解消するため
になされたもので、システム全体の消費電力を低減する
ことができるマイクロコンピュータシステムを得ること
を目的とする。
【０００６】
【課題を解決するための手段】本発明のマイクロコンピ
ュータシステムは、内部バスとこの内部バスを介して接
続された中央処理装置及びバッファ回路とから成るプロ
セッサ装置と、このプロセッサ装置の外部に設けられ前
記バッファ回路に接続された外部バスと、この外部バス
に接続された外部記憶装置やデータ入出力装置等の周辺
装置と、前記プロセッサ装置及び前記周辺装置に電力を
供給する電源部とを備えたマイクロコンピュータシステ
ムにおいて、前記周辺装置を断続可能な切換手段を介し
て電源部に接続し、前記バッファ回路を断続可能な分離
手段により構成するとともに、前記プロセッサ装置内に
、前記内部バスに接続された内部記憶装置と、前記切換
手段と分離手段の断続を制御する消費電力低減手段を設
けたものである。
【０００７】
【作用】中央処理装置が使用するプログラムやデータを
外部記憶装置からプロセッサ装置内の内部記憶装置に移
して格納する。次に、消費電力低減手段は制御信号を分
離手段に送り、外部バスとバッファ回路とを切り離す。 同時に消費電力低減手段は制御信号を切換手段に送り、
切換手段を制御することによって周辺装置に供給する電
源電圧を切換える。
【０００８】
【実施例】以下、この発明のマイクロコンピュータシス
テムの一実施例を図１ないし図６に基づいて説明する。 尚、図７の従来例と同一又は相当する部分は同一符号を
付し説明を省略する。図１において、本発明のパーソナ
ルコンピュータ等のマイクロコンピュータシステム２０
は、ＭＰＵ１５と外部バス６を介して接続された外部の
ＲＯＭ７，ＲＡＭ８，Ｉ／Ｏ９等の周辺装置から構成さ
れている。前記ＭＰＵ１５は、ＣＰＵ２と、このＣＰＵ
２と内部バス３を介して接続された内部記憶装置として
の内部ＲＡＭ１０，消費電力低減手段１１及びバッファ
回路１４とから成り、一体のＬＳＩチップとして構成さ
れている。このＭＰＵ１５は、バッファ回路１４を介し
てＬＳＩチップ外の外部バス６に接続されている。また
、ＭＰＵ１５にはクロック回路１２からクロックφ０　
が与えられている。尚、前記外部のＲＯＭ７，ＲＡＭ８
，Ｉ／Ｏ９等の周辺装置もそれぞれ独立した一体のＬＳ
Ｉチップより構成され、外部バス６に接続されている。
【０００９】周辺装置（外部のＲＯＭ７，ＲＡＭ８，Ｉ
／Ｏ９）には切換手段１１ａ，１１ｂを介して電源部の
電力供給線ＰＷから所定の電圧が与えられている。一方
、消費電力低減手段１１は内部のバッファ回路１４及び
外部の切換手段１１ａ，１１ｂの断続を制御している。 前記消費電力低減手段１１は図２に示すように内部レジ
スタのフリップフロップＦＦより構成されており、バッ
ファ回路１４は分離手段１４ａとしての複数のスリース
テートバッファ３Ｆより構成されている。また、切換手
段１１ａはスイッチング用のトランジスタＴＱ１　より
成り、切換手段１１ｂはスイッチング用のトランジスタ
ＴＱ２　，ＴＱ３　より成る。
【００１０】バッファ回路１４の分離手段１４ａ，即ち
各スリーステートバッファ３Ｆの各コントロールゲート
はフリップフロップＦＦの反転Ｑ出力に接続され、図で
は内部バス３から外部バス６方向にデータが流れるよう
になっている。また、消費電力低減手段１１，即ちフリ
ップフロップＦＦのＱ出力は電圧低下用信号としてトラ
ンジスタＴＱ１　，ＴＱ２　のベースに並列接続され、
さらにトランジスタＴＱ３　のベースにはインバータ１
１ｃを介して接続されている。ここでトランジスタＴＱ
１　，ＴＱ２　のコレクタには５Ｖの電圧が，トランジ
スタＴＱ３　のコレクタには３Ｖの電圧が供給されてい
る。また、トランジスタＴＱ１　のエミッタは外部のＲ
ＯＭ７の電源入力側に、トランジスタＴＱ２　及びトラ
ンジスタＴＱ３　のエミッタは外部のＲＡＭ８及びＩ／
Ｏ９の電源入力側に並列接続されている。また、フリッ
プフロップＦＦのＤ入力とＣ入力には、内部バス３を介
してＣＰＵ２から、図４で示すタイミングでＤＡＴＡ信
号とローアクティブのＷＥ信号がそれぞれ与えられてい
る。
【００１１】次に動作を図３ないし図５に基づいて説明
する。図３は状態移行図である。まず、システム停止状
態Ａから電源が投入されると、マイクロコンピュータシ
ステム１の起動状態である通常モードＢとなり、通常の
処理が行なわれる。ここでは、図４に示すように時間Ｔ
Ｂの間でＣＰＵ２はＤＡＴＡ信号にＨを，ＷＥ信号にＬ
を出力し、フリップフロップＦＦのＱ出力はＨで、反転
Ｑ出力はＬとなっている。従って、スリーステートバッ
ファ３Ｆの各ゲートにはＬが印加され、バッファ回路１
４は出力有効となり、内部バス３と外部バス６とは接続
される。同時にＨ信号であるＱ出力はスイッチング用の
トランジスタＴＱ１　，ＴＱ２　をオンとし、ＴＱ３　
をオフとする。これにより、外部のＲＯＭ７，ＲＡＭ８
，Ｉ／Ｏ９には電源部から高電位の５Ｖが供給される。 この状態で、ＣＰＵ２が、ＭＰＵ５内だけで実行させる
プログラムを、外部のＲＯＭ７又はＲＡＭ８から外部バ
ス６，バッファ回路１４及び内部バス３を介して内部Ｒ
ＡＭ１０に転送，格納する（図５のステップＳ１　）。
【００１２】次にステップＳ２　において、プログラム
の転送終了を確認したＣＰＵ２は図４の時間ＴＣに入り
、ＤＡＴＡ信号にＬを，ＷＥ信号にＨを出力する。これ
によりフリップフロップＦＦのＱ出力はＬに，反転Ｑ出
力はＨになる。従って、スリーステートバッファ３Ｆの
各ゲートにはＨが印加され、ハイインピーダンス即ちバ
ッファ回路１４は遮断状態となる。同時にＱ出力のＬは
トランジスタＴＱ１　，ＴＱ２　にローアクティブのＰ
ｏｗｅｒ　　Ｄｏｗｎ信号として与えられ、これらをオ
フとする。同時にトランジスタＴＱ３　はインバータ１
１ｃを介したＨ信号によりオンとなる。これにより、外
部のＲＯＭ７，ＲＡＭ８，Ｉ／Ｏ９は電源５Ｖから切り
離され、低電位の３ＶがトランジスタＴＱ３　を介して
ＲＡＭ８とＩ／Ｏ９に供給される。また、バッファ回路
１４の遮断により外部バス６はＭＰＵ５から切り離され
る。このときの３ＶはＲＡＭ８とＩ／Ｏ９内のデータが
消去しない程度の低い電圧であり、このときシステムの
状態はパワーセーブモードＣとなる。
【００１３】次にステップＳ３　では、ＭＰＵ５内で、
内部ＲＡＭ１０に取り込んだプログラムをＣＰＵ２が読
出して実行する。このとき、著しく電力を消費する外部
バス６のアクセスを行なわないで済み、また周辺装置の
電圧を低電圧としているので消費電力も低減でき、シス
テム全体の消費電力を抑えることができる。
【００１４】次にステップＳ３　で実行されるプログラ
ムが終了し、別の専用命令が実行されるか、又は外部バ
ス６をアクセスする必要が生じた場合、ステップＳ４　
にてＣＰＵ２がＤＡＴＡ信号にＨを，ＷＥ信号にＬを出
力して、フリップフロップＦＦの反転Ｑ出力をＬとし、
Ｑ出力をＨとする。これによりバッファ回路１４は外部
バス６に接続され、また、トランジスタＴＱ１　，ＴＱ
２　がオンになって周辺機器に５Ｖが与えられ、通常の
状態に復帰する。即ち、パワーセーブモードＣから通常
モードＢに状態が移行する。尚、パワーセーブモードＣ
の状態で電源が切られた場合、システム停止状態Ａに状
態が遷移し、再び電源が入った場合、システムは通常モ
ードＢから動作を開始する。
【００１５】尚、上記実施例では、内部記憶装置として
内部ＲＡＭ１０を用いたが、ＲＡＭに限定されるもので
はなく、例えば、パワーセーブモードＣで実行されるプ
ログラムとデータがいつも同じであれば内部記憶装置と
して内部ＲＡＭ１０の代わりに予めプログラムとデータ
を書き込んだＲＯＭを用いてもよい。また、上記実施例
では、外部バス６の構成についてとくに記述しなかった
が、図６に示すように外部バス６が抵抗Ｒ等によってプ
ルアップされていて高電位になっている場合は、例えば
トランジスタＴＱを用い、これをオフにして、この抵抗
Ｒに接続されている電源線ＰＷの電圧を下げる必要があ
る。また、消費電力低減手段１１をＭＰＵ５内の内部レ
ジスタのラッチ回路で構成してもよいし、バッファ回路
１４は双方向スリーステートバッファで構成して分離手
段としてもよい。
【００１６】
【発明の効果】以上説明したように、この発明によれば
マイクロコンピュータシステムを、プロセッサ装置に備
えられた内部記憶装置に、外部記憶装置からプログラム
又はデータを転送，格納した後に、切換手段でバッファ
回路と外部バスを切り離してプロセッサ装置だけで動作
することができる。また、バッファ回路と外部バスを切
り離すことで、当該外部バスをアクセスしなくてもよく
なり、電力の消費を少なくできる。また、外部バスを切
り離すと同時に消費電力低減手段で、周辺装置の入力電
源の消費を低減することができるので、システム全体の
消費電力を抑えることができる。
【図面の簡単な説明】
【図１】本発明の一実施例であるマイクロコンピュータ
システムのブロック図である。
【図２】本発明の一実施例であるマイクロコンピュータ
システムにおけるバッファ回路、消費電力低減手段及び
切換手段の詳細な回路図である。
【図３】本発明の一実施例であるマイクロコンピュータ
システムの状態移行を示す図である。
【図４】本発明の一実施例であるマイクロコンピュータ
システムの消費電力低減手段の入出力信号のタイミング
を示す図である。
【図５】本発明の一実施例であるマイクロコンピュータ
システムの動作を示すフローチャート図である。
【図６】本発明の他の実施例を示す部分回路図である。
【図７】従来の一例であるマイクロコンピュータシステ
ムのブロック図である。
【符号の説明】
２　　ＣＰＵ（中央処理装置） ３　　内部バス ６　　外部バス ７　　ＲＯＭ（外部記憶装置） ８　　ＲＡＭ（外部記憶装置） ９　　Ｉ／Ｏ（データ入出力装置） １０　　内部ＲＡＭ（内部記憶装置） １１　　消費電力低減手段 １１ａ，１１ｂ　　切換手段 １４　　バッファ回路 １４ａ　　分離手段 １５　　ＭＰＵ（プロセッサ装置）

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】　　内部バスとこの内部バスを介して接続
    された中央処理装置及びバッファ回路とから成るプロセ
    ッサ装置と、このプロセッサ装置の外部に設けられ前記
    バッファ回路に接続された外部バスと、この外部バスに
    接続された外部記憶装置やデータ入出力装置等の周辺装
    置と、前記プロセッサ装置及び前記周辺装置に電力を供
    給する電源部とを備えたマイクロコンピュータシステム
    において、前記周辺装置を断続可能な切換手段を介して
    電源部に接続し、前記バッファ回路を断続可能な分離手
    段により構成するとともに、前記プロセッサ装置内に、
    前記内部バスに接続された内部記憶装置と、前記切換手
    段と分離手段の断続を制御する消費電力低減手段を設け
    たことを特徴とするマイクロコンピュータシステム。
  2. 【請求項２】　　前記内部記憶装置をランダムアクセス
    メモリで構成したことを特徴とする請求項１記載のマイ
    クロコンピュータシステム。
  3. 【請求項３】　　前記分離手段をスリーステートバッフ
    ァで構成したことを特徴とする請求項１記載のマイクロ
    コンピュータシステム。
  4. 【請求項４】　　前記消費電力低減手段をフリップフロ
    ップにより構成したことを特徴とする請求項１記載のマ
    イクロコンピュータシステム。
  5. 【請求項５】　　前記切換手段をスイッチングトランジ
    スタにより構成したことを特徴とする請求項１記載のマ
    イクロコンピュータシステム。
JP3018424A 1991-01-18 1991-01-18 マイクロコンピュータシステム Pending JPH04236682A (ja)

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FR9200483A FR2680254A1 (fr) 1991-01-18 1992-01-17 Systeme a microcalculateur, a consommation electrique reduite.
DE4201133A DE4201133C2 (de) 1991-01-18 1992-01-17 Mikrocomputersystem mit Stromspareinrichtung
US08/751,275 US5659763A (en) 1991-01-18 1996-11-18 Apparatus and method for reducing power consumption by peripheral devices by controlling the interconnection of power supplies

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007058593A (ja) * 2005-08-24 2007-03-08 Sharp Corp 情報処理装置
US7594129B2 (en) 2004-08-31 2009-09-22 Canon Kabushiki Kaisha Method and apparatus for reducing current flow in bus in nonoperating state

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06180668A (ja) * 1992-12-11 1994-06-28 Toshiba Corp コンピュータシステム
US5798885A (en) * 1994-06-06 1998-08-25 Fujitsu Limited Head positioning control for disk apparatus using peak detection, polarity detection and sector mark detection
GB2294339A (en) * 1994-09-09 1996-04-24 Motorola Inc Power-saving in an expanded mode microcontroller
DE29519865U1 (de) * 1995-12-14 1997-01-23 Siemens AG, 80333 München Datenverarbeitungsanlage mit Vorrichtung zur Steuerung der Zugriffsberechtigung, welche den Komponenten der Datenverarbeitungsanlage direkt zugeordnet sind
US6018804A (en) * 1996-03-25 2000-01-25 Thomson Consumer Electronics, Inc. Data bus isolator
DE19617172C2 (de) * 1996-04-29 1999-06-24 Siemens Ag Integrierte Schaltungsanordnung zur Reduzierung der Stromaufnahme
JPH10274950A (ja) * 1997-03-31 1998-10-13 Sony Corp 電子機器
JPH11212895A (ja) * 1998-01-30 1999-08-06 Nec Corp 消費電流制御方法及び装置
KR100281529B1 (ko) 1998-04-11 2001-02-15 윤종용 유니버설 시리얼 버스 디바이스를 구비한 디스플레이 장치의 전원 공급 제어 회로
JP2000020187A (ja) * 1998-07-07 2000-01-21 Fujitsu Ltd 情報処理装置及び電力制御方法並びに記録媒体
US6708279B1 (en) * 1998-10-27 2004-03-16 Canon Kabushiki Kaisha Temperature sensor calibration during powersave mode by executing a control program in a control unit and lowering clock frequency after other devices are powered off
US6662301B1 (en) 1999-08-27 2003-12-09 Canon Kabushiki Kaisha Computer peripheral device, its control method, image pickup device, storage medium, computer system, and computer
DE10051530A1 (de) * 2000-10-17 2002-04-25 Thomson Brandt Gmbh Schaltungsanordnung mit einem Festplattenlaufwerk
CN100419637C (zh) * 2005-11-25 2008-09-17 鸿富锦精密工业（深圳）有限公司 电脑周边设备供电装置的驱动电路
KR101441684B1 (ko) * 2007-10-11 2014-09-17 엘지전자 주식회사 동영상 플레이 모드를 구비한 컴퓨터 및 이의 동영상플레이시 시스템의 모드 설정방법
US20090240863A1 (en) * 2007-10-23 2009-09-24 Psion Teklogix Inc. Distributed power regulation
US8339626B2 (en) * 2009-09-08 2012-12-25 Samsung Electronics Co., Ltd. Image forming apparatus and controlling method thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS648418A (en) * 1987-06-30 1989-01-12 Mitsubishi Electric Corp Production of one-chip microcomputer
JPH02226352A (ja) * 1989-02-28 1990-09-07 Nec Corp システムｌｓｉ

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3535560A (en) * 1967-06-09 1970-10-20 Nasa Data processor having multiple sections activated at different times by selective power coupling to the sections
IT1047329B (it) * 1975-09-30 1980-09-10 C Olivetto E C S P A Ing Dispositivo di teleaccensione e di inizzializzazione di un terminale
DE2825770A1 (de) * 1978-06-13 1980-01-03 Licentia Gmbh Schaltungsanordnung zur verminderung der verlustleistung
US4259594A (en) * 1979-09-17 1981-03-31 Gte Laboratories Incorporated Electrical power supply apparatus
JPS5775335A (en) * 1980-10-27 1982-05-11 Hitachi Ltd Data processor
JPS57130286A (en) * 1981-02-06 1982-08-12 Fujitsu Ltd Static semiconductor memory
JPS5822430A (ja) * 1981-07-31 1983-02-09 Tamura Electric Works Ltd 電子機器
DE3138972A1 (de) * 1981-09-30 1983-04-14 Siemens AG, 1000 Berlin und 8000 München Onchip mikroprozessorchachespeichersystem und verfahren zu seinem betrieb
JPS58127262A (ja) * 1982-01-25 1983-07-29 Toshiba Corp マイクロコンピユ−タ
US4545030A (en) * 1982-09-28 1985-10-01 The John Hopkins University Synchronous clock stopper for microprocessor
JPS59200327A (ja) * 1983-04-26 1984-11-13 Nec Corp 周辺装置の制御方式
US4747041A (en) * 1983-06-27 1988-05-24 Unisys Corporation Automatic power control system which automatically activates and deactivates power to selected peripheral devices based upon system requirement
US4780843A (en) * 1983-11-07 1988-10-25 Motorola, Inc. Wait mode power reduction system and method for data processor
JPS60258671A (ja) * 1984-06-05 1985-12-20 Nec Corp プロセツサ
US4794525A (en) * 1984-06-07 1988-12-27 Motorola, Inc. External interface control circuitry for microcomputer systems
US4768145A (en) * 1984-11-28 1988-08-30 Hewlett-Packard Company Bus system
JPS61156338A (ja) * 1984-12-27 1986-07-16 Toshiba Corp マルチプロセツサシステム
JPS63236113A (ja) * 1987-03-25 1988-10-03 Toshiba Corp バツテリ駆動携帯用機器
US5280589A (en) * 1987-07-30 1994-01-18 Kabushiki Kaisha Toshiba Memory access control system for use with a relatively small size data processing system
US4872110A (en) * 1987-09-03 1989-10-03 Bull Hn Information Systems Inc. Storage of input/output command timeout and acknowledge responses
JPH0650457B2 (ja) * 1987-10-14 1994-06-29 シャープ株式会社 コンピュータシステムのデバイス電源制御装置
US5025387A (en) * 1988-09-06 1991-06-18 Motorola, Inc. Power saving arrangement for a clocked digital circuit
US5167024A (en) * 1989-09-08 1992-11-24 Apple Computer, Inc. Power management for a laptop computer with slow and sleep modes
US5218704A (en) * 1989-10-30 1993-06-08 Texas Instruments Real-time power conservation for portable computers
JPH03231320A (ja) * 1990-02-06 1991-10-15 Mitsubishi Electric Corp マイクロコンピュータシステム
US5237692A (en) * 1990-11-09 1993-08-17 Ast Research Inc. Internal interrupt controller for a peripheral controller

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS648418A (en) * 1987-06-30 1989-01-12 Mitsubishi Electric Corp Production of one-chip microcomputer
JPH02226352A (ja) * 1989-02-28 1990-09-07 Nec Corp システムｌｓｉ

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7594129B2 (en) 2004-08-31 2009-09-22 Canon Kabushiki Kaisha Method and apparatus for reducing current flow in bus in nonoperating state
JP2007058593A (ja) * 2005-08-24 2007-03-08 Sharp Corp 情報処理装置

Also Published As

Publication number Publication date
DE4201133A1 (de) 1992-07-30
DE4201133C2 (de) 1996-06-27
FR2680254B1 (ja) 1995-03-24
US5659763A (en) 1997-08-19
FR2680254A1 (fr) 1993-02-12

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