JPS6324505Y2 - - Google Patents

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JPS6324505Y2
JPS6324505Y2 JP1985006693U JP669385U JPS6324505Y2 JP S6324505 Y2 JPS6324505 Y2 JP S6324505Y2 JP 1985006693 U JP1985006693 U JP 1985006693U JP 669385 U JP669385 U JP 669385U JP S6324505 Y2 JPS6324505 Y2 JP S6324505Y2
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gate
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microprocessor
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Description

【考案の詳細な説明】 考案の分野 この考案は、一般にはマイクロプロセツサに関
するもので、より具体的にはオンチツプ・ランダ
ムアクセス・メモリを備えたマイクロプロセツサ
に関するものである。
考案の背景 マイクロプロセツサは広く用いられ、種々の応
用において極めて有用であることが認められてい
る。マイクロプロセツサは、命令及びOPコード
内蔵の外部メモリと組ませて使用されることが多
い。LSIの進歩に伴つて、メモリを同一チツプ上
に備えてマイクロプロセツサを構成できるように
なつたが、メモリは主にデータの一時蓄積用に限
定されている。同一の集積回路チツプにランダム
アクセス・メモリ（RAM）を持ち、且つ、この
RAMからのデータを内部データバスに入力でき
るように接続したマイクロプロセツサが切に望ま
れている。さらに、多数の応用例、特に車輌用の
マイクロプロセツサにおいては、マイクロプロセ
ツサの電源のダウン時に幾分かの情報をRAM内
に格納できることが望まれる。
考案の目的 従つて、本考案の一つの目的は、オペレーシヨ
ン・コードを内蔵したオンチツプRAMの電源ア
ツプ、ダウン時のRAM保持機能を提供すること
にある。
本考案の他の目的は、電源アツプ・ダウン時に
全ての行選択線をデセーブルにしてRAMのリー
ド及びライト又はいづれか一方を禁止する回路を
提供することにある。
本考案の上述した及びその他の目的を達成する
ための一形態として、電源アツプ、ダウン期間の
RAM保持機能を備えたマイクロプロセツサが提
供される。マイクロプロセツサと同一の集積回路
チツプ上に備えられたRAMの少くとも一部分に
はスタンバイ電源が供給される。電源ダウン直前
の入力信号を電源アツプ直後まで保持するラツチ
回路が使用される。このラツチ回路はリード、ラ
イト論理回路の動作を禁止する禁止信号をリー
ド、ライト論理回路に出力し、これによつて
RAMの少くとも一部分に蓄積された情報が変更
を受けないようにする。RAMのワードセレクト
線に結合し、上記のラツチ回路の出力で制御され
てこのワードセレクト線上の情報転送を妨げ、こ
れによつて保持ビツトのアドレス指定を禁止する
手段が提供される。
RAMをマイクロプロセツサと同一の集積回路
チツプ上に載置することは、集積回路チツプ面積
を極めて有効に利用することになる。さらに、
RAMからのデータをマイクロプロセツサの内部
バスに入力できるということは、チツプの有用性
を極めて高める。単一の集積回路チツプ上に
RAMとマイクロプロセツサが備えられている場
合に、RAMからマイクロプロセツサにデータを
入力させる方法は、RAM配列からデータを選択
すること及びこのデータをセンス・アンプから２
値スイツチに結合させる段階を含んでいる。次い
で、この２値スイツチの切換えが制御されて、
RAMからマイクロプロセツサのデータ・バスに
データが転送される。このデータは、また、マイ
クロプロセツサの命令レジスタにアクセス可能と
され、これによつてRAMが命令及びOPコード
を格納することを可能とする。RAMの一部又は
全部は、マイクロプロセツサの電力が除去された
ときもアクテイブ状態を保持するスタンバイ電源
によつて電力供給される。これによつて、RAM
が格納データを保持する。電源のアツプ及びダウ
ン時におけるRAMへのアクセスは禁止され、
RAMに蓄積されたデータが破壊も変更もされな
いように保証される。
実施例の説明 第１図に、RAM１１の全体を同一の集積回路
チツプ上に載置したマイクロプロセツサ・ユニツ
ト（MPU）１０が図示されている。RAMの一
部分、必要に応じてRAMの全体は、スタンバイ
電圧VSTから電力供給を受ける。RAMへのアク
セスは、RAM制御回路１２に供給されるRAM
エネーブル信号によつて制御される。マイクロプ
ロセツサは、命令レジスタ１４を介してマイクロ
プロセツサの内部データバス１６に接続されるク
ロツク・命令解読・制御ユニツト１３を備えてい
る。命令解読・制御ユニツト１３は種々の外部信
号を受信するが、これらの外部信号については後
に詳述する。データバツフア１７を介してマイク
ロプロセツサにデータが入力、出力される。
状態コード・レジスタ１９は、演算ユニツト
（ALU）１８に接続されて演算ユニツト１８の結
果を表示する。状態コードレジスタ１９で作成さ
れた結果は、ビツト形式であり、条件付き分岐命
令のようにテスト可能な条件として利用される。
プログラムカウンタ２６は、カレントプログラム
のアドレスを表示する２バイト（例えば16ビツ
ト）のレジスタである。スタツクポインタ２４
は、外部プツシユダウン／ポツプアツプ・スタツ
ク内の次に使用可能なアドレスを格納する２バイ
トのレジスタである。外部スタツクは、通常は、
適宜な配列ないしはアドレスを有するランダムア
クセス・リード／ライト・メモリである。インデ
ツクス・レジスタ２３もまたマイクロプロセツサ
に備えられるが、このレジスタは、インデツクス
モードのメモリ番地指定用に、データ即ち１６ビ
ツトのメモリアドレスを蓄積する２バイトのレジ
スタである。マイクロプロセツサ・ユニツト１０
は２個の８ビツト・アキユムレータ２１及び２２
を備えており、これらのアキユムレータはオペラ
ンド及び演算ユニツト１８の結果を保持するのに
使用される。プログラムカウンタ２６、スタツク
ポインタ２４、インデツクスレジスタ２３、アキ
ユムレータ２１，２２、及び演算ユニツト１８の
すべては、マイクロプロセツサの内部データバス
１６に接続される。マイクロプロセツサのデータ
バス１６は、アドレスないしは出力バツフア２７
にも接続される。アドレスバス用として16個の出
力ピンが使用される。出力ないしは外部データバ
ツフア１７は、８個のピンを使用し、データバス
１６へのデータの入、出力を緩衝する。データバ
ツフア１７は、双方向性であり、周辺装置、外部
メモリその他との間でデータをやり取りする。デ
ータバツフア１７は、後に明らかになるように、
８個の個別バツフアを備え、そのインタフエース
接続は外部インタフエース用のデータバスを形成
する。
RAM１１及びRAM制御回路１２を除いたマ
イクロプロセツサ１０の全回路は、Thomas H.
Bennetらに付与された米国特許第3962682号に示
されている。本件と同一の譲受人に譲渡されたこ
の米国特許第3962682号を本明細書中で参照しよ
う。マイクロプロセツサ・ユニツト１０は、８ビ
ツトのデータ・ワード及び16ビツトのメモリアド
レスを有する小形の計算機である。この命令解
読・制御ユニツト１３には、ホールト信号が入力
する。ホールトが論理のロー状態であれば、マイ
クロプロセツサの全動作が停止する。ホールトは
レベル・センシテイブである。ホールトモードに
おいては、マイクロプロセツサは命令の終了と共
に停止し、バスアベイラブルはハイの状態とな
り、バリツド・メモリアドレス（VMA）はロー
状態となる。出力バツフア２７に接続されるアド
レスバスは、次の命令のアドレスを表示する。リ
ード／ライト（Ｒ／Ｗ）は、制御ユニツト１３か
らの出力であり、マイクロプロセツサがリード状
態とライト状態のいづれにあるかを周辺装置と外
部メモリに報らせる。リードは論理のハイレベル
であり、これに対して、ライトは論理のローレベ
ルである。リード／ライトの通常のスタンバイ状
態は、論理の“１”即ちハイ状態である。制御ユ
ニツト１３のその他の出力は、アドレスバス上に
正しいアドレスが乗つていることを所定の周辺装
置に表示するバリツド・メモリアドレス
（VMA）である。この信号は、通常動作中は、
周辺インタフエース・アダプタ（PIA）及び非同
期通信インタフエース・アダプタ（ACIA）その
他の周辺インタフエースをエネーブルにするため
使用される。制御ユニツト１３からのその他の出
力としてバスアベイラブル信号があるが、通常こ
の信号は論理のロー状態にある。バスアベイラブ
ル（BA）信号がアクテイブになると、これは論
理のハイ状態となり、マイクロプロセツサが停止
してアドレスバスがアベイラブルであることが表
示される。これは、ホールト信号線が論理のロー
状態にあるか又はマイクロプロセツサがウエイト
命令の実行の結果ウエイト状態にある場合に生じ
る。割込み要求（IRQ）は、制御ユニツト１３へ
のレベル・センシテイブ入力であり、この入力は
マイクロプロセツサに割込みシーケンスの作成を
要求するものである。マイクロプロセツサは、割
込み要求を識別する以前に実行していた現在の命
令を完了するまで待つ。割込み要求が識別され、
かつ、状態コードレジスタ１９内の割込みマスク
ビツトがセツトされていなければ、マイクロプロ
セツサは割込みシーケンスを開始する。インデツ
クスレジスタ２３、プログラムカウンタ２６、ア
キユムレータ２１，２２及び状態コードレジスタ
１９内のデータはスタツクメモリ内に格納され
る。引続いてマイクロプロセツサは、更に割込み
要求が生じないように割込みマスクビツトをハイ
にしたのち割込み要求に応じる。最後に、所定の
メモリ位置に位置するベクトルアドレスを表示す
るための16ビツトのアドレスをロードしてこのサ
イクルを終了する。上記所定のメモリ位置にロー
ドされたアドレスは、マイクロプロセツサをメモ
リ内の割込みルーチンに分岐させる。ホールト信
号線は、割込みが識別されるよう論理のハイ状態
となる。
制御ユニツト１３へのリセツト入力は、マイク
ロプロセツサをパワー・ダウン状態からリセツト
スタートさせるのに用いられる。リセツト入力が
論理のロー状態にあるときは、マイクロプロセツ
サ・ユニツトはノンアクテイブ状態にあり、レジ
スタ内の情報は失われる。リセツト入力線上に論
理のハイレベルが検出されると、マイクロプロセ
ツサは再スタートシーケンスを開始し、上位アド
レス信号線の全てがハイとなる。割込みマスクビ
ツトは、再スタートルーチンの期間中はセツトさ
れ、マイクロプロセツサが割込み要求信号で割込
まれる前にリセツトされなければならない。制御
ユニツト１３にはマスクされない割込み（NMI）
信号も入力する。マスクされない割込み入力の立
下り部は、マスクされない割込みシーケンスを発
生することをマイクロプロセツサに要求する。割
込み要求信号の場合と同様に、マイクロプロセツ
サは、マスクされない割込み信号を識別する以前
から実行していたカレント命令を完了させる。状
態コードレジスタ１９内の割込みマスクビツト
は、マスクされない割込み要求信号には何らの影
響も及ぼさない。割込み要求及びマスクされない
割込み入力は、ハード的には割込み信号線であ
り、エネーブル信号が論理のハイ状態にあるとき
にサンプルされ、命令が完了すると直ちにエネー
ブル信号をロー状態として割込みルーチンが開始
される。エネーブル信号は、制御ユニツトへの入
力であり、マイクロプロセツサのクロツク及びシ
ステムのリセツトを供給する。
XTAL及びEXTAL入力も、制御ユニツト１３
に供給され、内部発振器の水晶制御のための並列
共振水晶発振器として使用される。制御ユニツト
１３には、エネーブル信号を伸長するメモリレデ
イ信号も入力する。このメモリレデイ信号が論理
のハイレベルにあるときは、エネーブル信号は通
常の動作状態にある。メモリレデイ信号が論理の
ローレベルにあるときは、エネーブル信号は半周
期にわたつて積分されて伸長され、低速メモリと
のインタフエースが可能となる。
RAM制御ユニツト１２に入力するRAMエネ
ーブル信号は、オンチツプRAMを制御する。
RAMエネーブル入力信号が論理のハイ状態にあ
るときは、オンチツプ・メモリはエネーブルとな
つてマイクロプロセツサの制御を受ける。RAM
エネーブル信号が論理のロー状態にあるときは、
RAMはデセーブルとなる。以下で説明するよう
に、RAMエネーブル信号は、オンチツプRAM
を電源ダウン状態の期間中デセーブルするのに使
用される。マイクロプロセツサへ供給される電源
が、ダウン時に所定のレベル、例えば4.75ボルト
を切る３マイクロ秒前に、RAMエネーブル信号
は論理のロー状態にされる。スタンバイ電源電圧
VSTは、RAM及びRAM制御論理回路１２に直流
電圧を供給する。電源ダウン時に、RAM内の情
報のすべてについてはこれを保持する必要がない
ならば、パワーダウン状態の間中データの保持を
必要とするRAM部分にのみスタンバイ電圧を印
加すればよい。
第２図は、第１図のシステムの回路部分を詳細
に示したものである。第１図のRAM１１の一部
をメモリ３０として図示する。８ビツトワードの
システムであれば、メモリ３０は８列のメモリセ
ル３１を有する。８個の列は１個のセンスアンプ
４１を共有する。各メモリセルはバツク・ツー・
バツクに接続された２個のインバータ３２及び３
３から成つている。メモリセル３１に蓄積された
データは、FETカツプラ３４によつて３６及び
３７で例示される列センス線に転送される。カツ
プラ３４は、行選択線１２４及び１２５上に現わ
れる信号によりエネーブルにされる。８ビツト・
ワードのシステム用のメモリアレイは、８列のメ
モリセル３１を有するだけでなく、多数の行の、
例えば16行のメモリセル３１を有し、各行は１２
４及び１２５のような行選択線を有しよう。
列センス線３６及び３７は、FET３８及び３
９の各々を介してセンスアンプ４１に結合する。
トランジスタ３８及び３９は、信号線４０上に現
われる列選択信号によつてアクテイブとなる。各
列は４０，４５のような個有の列選択信号線を有
している。交叉接続されたセンスアンプ４１は、
インバータ４２により緩衝される。ノアゲート７
３からのリード信号は、バツフア４２の出力側と
インバータ４４の入力側の間にあるFET４３を
エネーブルにする。バツフアないしインバータ４
４の出力は、トランジスタ４６により信号線ない
し導体４７に結合される。トランジスタ４６は、
ノアゲート７９からの同期タイミング信号でエネ
ーブルとなる。信号線４７はノアゲート４８の一
方の入力端に接続され、ノアゲート４８の他方の
入力端にはタイミング信号線が接続される。ノア
ゲート４８の出力は、トランジスタ５１の制御電
極とノアゲート４９の一方の入力端に供給され
る。ノアゲート４９には、ノアゲート４８と同様
にタイミング信号も入力する。ノアゲート４９の
出力はトランジスタ５２の制御電極に供給され
る。トランジスタ５１と５２が電源VDDと基準接
地点間で直列に接続されている。これら直列接続
されたトランジスタ５１と５２の接続点から、バ
ツフアされた出力が外部データバス５３に供給さ
れる。このように、RAMからのデータ出力は外
部データバス上に乗せられる。RAMの８ビツト
の各セクシヨンは、各自のバツフアと外部データ
バス端子を持つている。スイツチングトランジス
タ６３を導通させることにより、信号線４７上の
RAMデータ出力をマイクロプロセツサの内部デ
ータバス６２上へ出力させることもできる。トラ
ンジスタ６３はノアゲート８４の出力信号で制御
される。外部データバス端子５３は当該マイクロ
プロセツサへの入力データも受けとる。この入力
データは、プロテクシヨン・トランジスタ５４、
インバータ・バツフア５７、クロツクで駆動され
るトランジスタ５８を介してインバータ・バツフ
ア５９に供給される。次にこの入力データは、ノ
アゲート８８の出力信号で制御されるトランジス
タ６１によつてスイツチされる。マイクロプロセ
ツサの内部データバス６２からのデータも、トラ
ンジスタ６３をエネーブルにすることによつて
RAM内に書込むことができる。RAM内にデー
タを書込むときは、トランジスタ４３と４６は勿
論エネーブルにされない。信号線４７上のデータ
はインバータを介してノアゲートに供給される。
このノアゲートは書込み信号Ｗでエネーブルにさ
れて列センス線に供給される。所望の列センス線
が信号線４０，４５その他によつてエネーブルに
される。列センス線をプレチヤージできるよう
に、これをプロアツプ・トランジスタ１２６を介
して電源線VDDに接続している。
次にリード／ライト指令、バツフアエネーブル
信号などを発生するための論理動作を説明する。
トランジスタ９７，９８及び９９の制御電源には
タイミング信号φ２が供給される。トランジスタ
９８への信号はインバータで反転される。接地点
とVDD間に、トランジスタ９７と９８が直列接続
される。トランジスタ９７はトランジスタ９９と
並列になつている。トランジスタ９７と９８の出
力はインバータ１０１で反転されてノアゲート１
０２の入力に供給される。上記の出力はアンドゲ
ート１０４の入力へも供給される。ノアゲート１
０２は、ノアゲート７３からのリード信号Ｒとア
ンドゲート１０３からの信号も受ける。アンドゲ
ート１０３には、クロツク信号φ２とリード／ラ
イト信号が入力する。このリード／ライト信号は
アンドゲート１０４にも入力する。アンドゲート
１０４の出力はノアゲート１０６へ供給される。
ノアゲート１０６の出力はノアゲート８４の入力
となる。ノアゲート８４はスイツチング・トラン
ジスタ６３にエネーブル信号を供給する。ノアゲ
ート８４の入力端に接続された導体８３にクロツ
ク信号φ２が供給される。この導体８３は、トラ
ンジスタ８６のエネーブル信号とノアゲート８１
への入力信号も供給する。トランジスタ８６は、
エネーブルになると、タイミング信号BIDIをイ
ンバータ８２に供給する。インバータ８２はノア
ゲート８１への入力を与え、このノアゲート８１
の出力はノアゲート７９の入力となる。ノアゲー
ト７９はトランジスタ４６に同期信号を供給し、
トランジスタ４６はRAMからのデータを出力バ
ツフアに供給する。タイミング信号BIDIは、ト
ランジスタ９２と９３の各々により、ノアゲート
８８と８９に供給される。クロツク信号即ちクロ
ツクパルスφ２は、トランジスタ９２と９３をエ
ネーブルにすると共にノアゲート８８と８９へも
入力する。ノアゲート８９の出力はノアゲート１
０６とノアゲート７８に供給される。ノアゲート
８８の出力はトランジスタ６１をエネーブルに
し、このトランジスタはデータバス５３の入力デ
ータを当該マイクロプロセツサの内部データバス
６２へ供給する。ノアゲート８８はノアゲート８
７からの第３の入力を有し、ノアゲート８９もイ
ンバータ７７からの第３の入力を有している。イ
ンバータ７７の出力はトランジスタ９１と９４を
介してノアゲート８７と８９にそれぞれ入力す
る。トランジスタ９１と９４はクロツク信号φ２
によつてエネーブルにされる。
RAMエネーブル信号REがインバータ６４を
介してRAM制御論理回路に供給される。インバ
ータ・バツフア６４の出力は、トランジスタ６６
を介して、インバータ６８，６９及びトランジス
タ７１を有するラツチ回路に供給される。トラン
ジスタ７１は、インバータ６９の出力をインバー
タ６８の入力側に結合させることにより、直列接
続されたインバータ６８と６９の帰還を行つてい
る。トランジスタ７１はスタンバイ電圧VSTによ
りエネーブルにされる。インバータ６８と６９の
接続点７０からも出力が取出され、この出力はト
ランジスタ１１４をエネーブルにし、かつインバ
ータ７２に入力を供給するのに使用される。イン
バータ６７を介して入力するクロツクパルスφ２
はトランジスタ６６をエネーブルにする。インバ
ータ６４，６８，６９及び７２のすべてはスタン
バイ電圧VSTの供給を受けるものである点に留意
されたい。このラツチ回路の出力であるインバー
タ６９の出力は、ノアゲート７３と７４へ供給さ
れ、これらのノアゲートへの他の入力信号と共に
ノアの論理操作を受け、RAMに対するリード及
びライト信号を発生する。ノアゲート７４から出
力されたライト信号はインバータ７６で反転され
る。ノアゲート７３から出力されたリード信号は
インバータ７７、ノアゲート７８及びトランジス
タ４３に供給される。ラツチ回路の出力は、トラ
ンジスタ１１６の制御即ちゲート電極とノアゲー
ト１１７に入力する。トランジスタ６６は、クロ
ツク信号φ２でエネーブルにされてバツフア・イ
ンバータ６４からのRAMエネーブル信号をラツ
チ回路に供給する同期結合素子として動作する。
接続点７０からの出力は、インバータ７２を介し
てノアゲート８７に入力すると共に行選択線に接
続されたトランジスタ１２２，１２３などのトラ
ンジスタに入力する。トランジスタ１２２，１２
３は、インバータ７２からのエネーブル信号が制
御電極に入力すると、行選択信号線を放電させて
これらの信号線をロー状態ないし接地電位に保
つ。インバータ７２からの信号はRAMエネーブ
ル２（RE２）信号と称されるものである。
第２図にはアドレス・エネーブル信号を発生す
る回路も図示されている。４個のインバータ１１
０，１１１，１１２及び１１３の直列接続回路は
ノアゲート１１７へ入力を供給する。クロツク信
号φ２は、この直列接続インバータ群に入力する
と共にノアゲート１１７の他の入力端へも入力す
る。このクロツク信号はノアゲート１１８へも入
力する。ノアゲート１１７の出力はノアゲート１
１８への第２の入力となる。インバータ即ちゲー
ト１１０，１１１，１１２及び１１３はクロツク
信号φ２を遅延させる手段である。インバータの
物理的寸法を変えることによつて、インバータに
よる遅延量を制御できる。インバータの段数を減
らして遅延量を減らすことも、インバータの段数
を増して遅延量を増すことも勿論可能である。ク
ロツク信号φ２はトランジスタ１１４を介してノ
アゲート１１８に入力する。トランジスタ１１４
の制御電極はラツチ回路に接続されている。トラ
ンジスタ１１４の目的は、RAMエネーブル信号
が存在しないときだけクロツク信号φ２をノアゲ
ート１１８に供給することにある。トランジスタ
１１６は、通常はクロツクパルスφ２が乗つてい
るノアゲート１１８への入力を接地するのに使用
される。RAMエネーブル信号が論理の“０”状
態のとき、トランジスタ１１６がアクテイブにな
る。これによりRAMがエネーブルにされていな
いときはノアゲート１１８への入力が論理の
“０”状態になることが保証される。ノアゲート
１１８からのアドレス・エネーブル信号AEは、
ノアゲート１１９と１２１で表示されているアド
レス・デコーダに供給される。ノアゲート１１９
と１２１で例示したアドレス・デコーダには上記
のアドレス・エネーブル入力の他にコード化され
たアドレス入力も供給される点を理解されたい。
インバータ１１０，１１１，１１２及び１１３
は、偶数個あるので、クロツク信号φ２が論理の
“１”のときノアゲート１１７に論理の“１”を
供給する。これより先に、クロツク信号φ２はノ
アゲート１１７に直接入力している。従つて、ノ
アゲート１１７の２個の入力端は論理の“１”と
なる。ノアゲート１１７への第３の入力はその出
力に何ら影響しないので、ノアゲート１１７の出
力は論理の“０”になる。この論理の“０”はノ
アゲート１１８の一方の入力端子に入力し、この
ノアゲートの他方の入力端子には論理の“１”と
しているクロツクパルスφ２が入力する。インバ
ータ６４に入力するRAMエネーブル信号が論理
の“１”である限り、トランジスタ１１４は導通
状態を保つている。ノアゲート１１８の入力が論
理の“１”であるため、その出力は論理の“０”
となり、従つてアドレスデコーダには禁止信号が
供給されない。
クロツクパルスφ２の立下り端で、ノアゲート
１１７への直結入力端子は論理の“０”になる
が、遅延手段を介して結合された入力端子は、直
列接続されたインバータ１１０，１１１，１１２
及び１１３による全遅延量に該当する所定時間だ
け論理の“１”に保たれる。従つて、ノアゲート
１１８に接続されるノアゲート１１７の出力は所
定時間だけ論理の“０”に保たれ、クロツクパル
スφ２が直結されるノアゲート１１８の他方の入
力端子は論理の“０”となり、従つてノアゲート
１１８の出力は論理の“１”になる。この論理の
“１”即ち正出力はアドレスデコーダへ供給され、
インバータ１１０〜１１３による遅延量に該当す
る期間アドレスデコーダに禁止信号を供給する。
アドレスエネーブル信号がアドレスの解読を禁止
する短期間にわたり、行選択信号線は論理のロー
状態に保持される。これは、アドレス・デコーダ
の入力におけるアドレスコードの変化によつて引
起され、パターン感度とも称されるチヤージスプ
リツト及びカツプリングの問題を軽減する。換言
すれば、センス線中の前の信号が次にアドレスさ
れたメモリセルの状態を変化させがちである。ア
ドレスデコーダが禁止されている間、センス線は
プルアツプ装置１２６により論理の“１”に引上
げられている。クロツクパルスφ２の立下り端で
アドレスデコーダを禁止することにより、行選択
線上の信号の重なりから生ずるマルチ・セレク
ト／デセレクトの問題も軽減できる。このような
信号の重なりは、前にアドレスされた信号線が完
全に選択解除される前に新たなセルが選択されて
しまう事態を生ずる。一つのデコーダのゲート出
力が他のデコーダのゲート出力よりも早く変化す
る場合にも、このマルチ・セレクト／デセレクト
の問題が生じ、一時的な誤アドレスを生ずる。
RAMはアドレスの作成されるICチツプ上に存
在するので、製造プロセスのばらつきが相殺され
る傾向にある。アドレス回路の動作を遅くするよ
うな製造プロセスのばらつきが存在すれば、シー
ケンシヤル・インバータ１１０，１１１，１１２
及び１１３の遅延時間も長くなり、この逆もまた
成立する。シーケンシヤル・インバータの遅延時
間は、アドレス信号がアドレスレジスタから
RAMアドレスデコーダに取出される時間に少く
とも等しい値とされる。不要のアドレスパルスを
ブロツクアウトするのに十分な長さのパルスを発
生させることが要点であり、これを達成するため
の一手法は、上述したように、ゲートないしはイ
ンバータの個数を適宜な値に選択することであ
る。
パワーダウン状態の直前に、RAMエネーブル
信号及びクロツクパルスφ２は論理の“０”とな
るようにコマンドされる。同期カツプラ６６がイ
ンバータ６７からの論理の“１”でエネーブルと
なるので、インバータ６９の出力も論理の“１”
となり、これは帰還結合手段７１を介してインバ
ータ６８の入力に帰還される。インバータ６９か
らの論理の“１”はリード、ライト論理ゲートの
禁止入力となる。これによつて、パワーダウン状
態では、RAMからの情報の読出し、書込みが禁
止される。インバータ６８の出力である論理の
“０”はトランジスタ１１４をエネーブルにし、
一方、インバータ６９の出力でトランジスタ１１
６はエネーブルにされ、ノアゲート１１８への入
力を論理の“０”とする。インバータ６９の論理
の“１”出力はノアゲート１１７に入力し、ノア
ゲート１１７は論理の“０”を出力する。ノアゲ
ート１１８への入力はいづれも“０”であるから
その出力は論理の“１”となり、アドレスデコー
ダに禁止信号を与える。アドレスデコーダの出力
は、行選択線を“０”にする。インバータ６８の
出力はインバータ７２へも入力する。インバータ
７２の出力はRE２信号を発生し、これは上述し
たように、トランジスタ１２２と１２３をアクテ
イブにし、行選択線が“０”状態を保つことを保
証する。
行選択線上のRE２の動作は第３図に明示され
ている。第３図に図示するように、トランジスタ
１４２は第２図のトランジスタ１２２と１２３と
同一の機能を果す。トランジスタ１４２はビツト
ないし行選択線の各々の端に位置し、従つてこれ
ら行選択線の中央部に接続されたアドレスデコー
ダ１４４が中央部を論理の“０”に引下げると、
トランジスタ１４２は各行選択線の端を“０”に
引下げる点に留意されたい。第３図はRAM内の
８群の８ビツト・メモリセルを図示している。８
個の群は、１３１，１３２，１３３，１３４，１
３５，１３６，１３７及び１３８である。群１３
１を他の群よりも詳細に図示する。群１３１は複
数個のメモリセルから構成されている。メモリセ
ル１３０の各各は行選択線１４１を介してアドレ
スデコーダ１４４に接続されている。行選択線１
４１はトランジスタ１４２を介してゼロボルト基
準点ないし接地導体１４３に接続されている。ト
ランジスタ１４２の制御電極は、RE２信号が乗
つていてトランジスタ１４２を制御する信号線１
４７と１４８に接続される。群１３１のセンスア
ンプ１４６はY0乃至Y7のコマンド信号で選択さ
れるセンス線に接続されている。
第４Ａ図は、RAMとマイクロプロセツサの一
体構成について、パワーアツプ時の入力のタイミ
ング関係を図示するものである。最上段の波形は
チツプへの電源電圧VCCである。スタンバイ電圧
VST（図示せず）は勿論、連続してオンとなつて
いる。第２段目の波形はエネーブル信号Ｅである
が、これは電源がオンしてからしばらくは発生し
ないことに留意されたい。リセツト信号はエネー
ブル信号が出現した後にフルレベルに到達する。
RAMエネーブル信号REは、電源電圧VCCとエネ
ーブル信号Ｅがオンしてからしばらくの間は論理
の低レベルを変化させない。最下段の波形はパリ
ツド・メモリアドレスVMAであり、RAMエネ
ーブル信号と同時に生じてRAMエネーブル信号
が消滅してもしばらくは継続する。第４Ｂ図はパ
ワーダウンのシーケンスを示す。エネーブル信号
Ｅが論理の１に変わるよりも十分前に、下側の
RAMエネーブル信号REが最初に論理の“０”
レベルに変化し、エネーブル信号が次に論理の
“１”状態にある間中RAMの読出し、書込み、
さらにはアドレスも禁止する。
以上、マイクロプロセツサの内部データバス上
にデータを直接出力することのできるオンチツプ
RAMを説明した。電源ダウン及び電源アツプの
期間のRAM保持機能が達成されると共にRAM
へのアドレス・アクセスの直後においてアドレ
ス・デコーダにアドレス禁止信号が印加される。
以上述べたことより、本考案は下記の如く要約
される。
RAM１１は、スタンバイ電源VSTにより付勢
され、電源アツプ、ダウンが与えられている間
RAMに蓄積された情報の全部又は一部分を保護
する制御回路１２を具えている。ラツチ回路は、
電源ダウンの直前及び電源アツプの直後に入力信
号を保持するのに使用される。ラツチ回路は、リ
ード、ライト論理及びワード選択論理に結合され
ているので、ラツチ回路は、電源アツプ、ダウン
の間RAMの保持部分の蓄積セルのアドレス能力
を禁止すると同時に読出し、書込み論理を禁止で
きるようにする。制御電極を有するトランジスタ
は、RAMのワード選択線に接続され、電源アツ
プ、電源ダウンの間ワード選択線を零電圧の近傍
に保持し、情報がワード選択線上を流れるのを防
止する。
前記のトランジスタの制御電極は、ラツチ回路
の出力に接続されている。
以下本考案の実施の態様を列記する。
１ RAM回路１１は、RAM回路と同一の集積
回路チツプ上に位置する他の回路１０の電源ア
ツプ及びダウン期間に該RAM回路１１内に蓄
積された情報の少くとも一部を保護する制御回
路を有するものであり、前記他の回路はマイク
ロプロセツサ並びにスタンバイ電源VSTの供給
を受けるRAM回路１１及びRAM制御回路１
２を具え、電源ダウン直前の入力信号を電源ア
ツプ直後まで保持し且つ出力を生ずるラツチ回
路６８，６９と、該ラツチ回路に結合され、か
つ該ラツチ回路６８，６９の出力によつて禁止
され前記RAM回路１１内に蓄積された情報の
保護部分を乱すことが禁止される読出し、書込
み論理回路１１７，１１８と、前記ラツチ回路
６８，６９に結合されかつ該ラツチ回路により
制御されると共に前記RAM回路１１の少くと
も複数のワード選択線１２４，１２５に結合さ
れ該RAM回路１１の蓄積される保護部分をア
ドレスするのを禁止することを可能にする手段
１２２，１２３と、を備えたことを特徴とする
電源アツプ、ダウン時のRAM保持機能を有す
るマイクロプロセツサ。
２ RAM回路１１がマイクロプロセツサと共に
単一の集積回路チツプ上にあり、かつ該RAM
回路１１の少くとも一部が前記マイクロプロセ
ツサ用の電源VDDから分離した電源VSTを有し
ており、該RAM回路は複数のビツト選択線１
２４，１２５並びに前記RAM回路の少くとも
一部用の電源VSTの供給を受ける回路を備えて
おり、該回路は前記RAM回路１１への読出
し、書込み機能を禁止する信号をラツチする第
１の手段６８，７２と、該第１の手段により制
御されて前記RAM回路１１のビツト選択線１
２４，１２５をデセーブルにする第２の手段１
２２，１２３とを備えたことを特徴とする電源
アツプ、ダウン時のRAM保持機能を有するマ
イクロプロセツサ。
【図面の簡単な説明】
第１図はオンチツプRAMを有するマイクロプ
ロセツサのブロツク図、第２図は第１図のシステ
ムの一部分の回路図、第３図は第１図のRAMの
ブロツク図、第４Ａ，Ｂ図は第１図のシステムの
動作を説明するためのタイミング波形の一部であ
る。 １０……マイクロプロセツサ・ユニツト、１１
……RAM回路、１２……RAM制御回路、１３
……クロツク・命令解読・制御ユニツト、１４…
…命令レジスタ、１６……内部データバス、１７
……データバツフア、１８……ALU、１９……
制御コードレジスタ、２１，２２……アキユムレ
ータ、２３……インデツクスレジスタ、２４……
スタツクポインタ、２６……プログラムカウン
タ、２７……出力バツフア、１４４……アドレス
レコーダ、１４６……センスアンプ。

Claims (1)

  1. 【実用新案登録請求の範囲】 他の関連RAM回路１０に対し電源VDDから分
    離した電源VSTを有するRAM１１及びその少な
    くとも一部を具え、他の関連RAM回路１０のパ
    ワーアツプ及びパワーダウンの間、RAM１１の
    保持機能を有するマイクロプロセツサであつて、 少なくとも２つの直列接続されたインバータ６
    ８，６９及び帰還手段７１をするラツチ回路を具
    え、該ラツチ回路はその入力をその出力に結合さ
    せるものであり、 ワード選択線１２４，１２５を放電させるよう
    にRAM１１のワード選択線に接続され、RAM
    回路に入力する無関係な情報を妨げ、ラツチ回路
    の出力に結合される手段１２２，１２３と、 RAM回路の読出し、書込み機能をエネーブル
    にする論理手段１１７，１１８と、を具え、 該論理手段は、入力をインバータ６８，６９の
    出力に結合させてインバータ６８，６９が論理手
    段１１７，１１８を禁止させ、それによりRAM
    １１に書込み、読出される情報を妨げることを特
    徴とする電源アツプ、ダウン時のRAM保持機能
    を有するマイクロプロセツサ。
JP1985006693U 1978-03-09 1985-01-21 電源アップ，ダウン時のｒａｍ保持機能を有するマイクロプロセッサ Granted JPS60150700U (ja)

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