JP2000114935A

JP2000114935A - 順序回路

Info

Publication number: JP2000114935A
Application number: JP10280767A
Authority: JP
Inventors: Tadahiko Ogawa; 忠彦小川
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-10-02
Filing date: 1998-10-02
Publication date: 2000-04-21
Also published as: EP0993116B1; DE69904685T2; EP0993116A1; DE69904685D1; US6310491B1

Abstract

(57)【要約】【課題】スリープモード時の内部データ保持機能を有
し、この内部データ保持機能を損なうことなくリセット
機能も併せ持つ順序回路を提供する。【解決手段】ラッチ回路入力信号Ｄを受けラッチ回路
出力信号Ｑを生成するラッチ回路ＦＦ１を有する順序回
路であって、ラッチ回路は、ラッチ回路入力信号のラッ
チ機能を実行可能な状態であるアクティブモード及びラ
ッチ機能を停止した状態であるスリープモードを有する
と共に、リセット端子Ｒを有し、アクティブモード時に
リセット端子に所定の論理レベルのリセット信号が入力
されると、ラッチ回路はラッチ回路出力信号をリセット
するものである順序回路において、ラッチ回路がスリー
プモードにある間は、リセット端子へのリセット信号の
入力を禁止し、スリープモードに遷移する前のラッチ回
路の内部データの状態がスリープモード中に破壊される
ことを防ぐ内部データ破壊防止手段ＳＷ１を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アクティブモード
およびスリープモードを有する順序回路に関するもので
ある。

【０００２】

【従来の技術】従来、半導体集積論理回路に於いて、当
該半導体集積論理回路がアクティブモードに在る場合の
高速度化と、当該半導体集積論理回路がスリープモード
に在る場合の低電力化とを両立するトランジスタ回路構
成法が用いられている。なお、アクティブモードとは、
当該半導体集積論理回路が通常の機能を実行可能な状態
である。スリープモードとは、当該半導体集積論理回路
が機能的に停止した状態である。このスリープ時に低電
力化を図る機能を付加することから、スリープ時はパワ
ーダウン時とも呼ばれる。上述のトランジスタ回路構成
法は、特にスリープ時に於いて順序回路の記憶情報が破
壊されないような情報保持機能の実現を目的として用い
られている。

【０００３】この種の半導体集積論理回路として、たと
えば特開平０７−２７１４７７号公報に開示された順序
回路がある。この順序回路は、低閾値を有するＭＯＳＦ
ＥＴ(metal oxide semiconductor field effect transi
stors)で構成されており、この順序回路を低い電源電圧
の下で高速に動作させる。

【０００４】これら低閾値を有するＭＯＳＦＥＴは、非
導通状態にドレイン電極とソース電極との間に流れるサ
ブスレショルド電流が比較的大きい特性を有する。この
ために、この順序回路は、スリープ時に於いて低閾値の
ＭＯＳＦＥＴで構成される順序回路の高電位側電源およ
び低電位側電源を、それぞれリーク電流の小さな高閾値
のＭＯＳＦＥＴで遮断する構成をなしている。そして、
順序回路に高閾値トランジスタから成る双安定回路を追
加して直接に電源を供給させることによって、スリープ
時のサブスレッショルド漏洩電流の遮断および順序回路
の内部の記憶情報の破壊回避を両立させている。さら
に、スリープ時に情報保持機能を有する本順序回路に於
いては、スリープ期間終了時には本順序回路への電源供
給が復旧された後に、内部保持状態に在ったクロック信
号の保持命令が解除される。また、スリープ期間開始時
には本順序回路への保持命令に従ってクロック信号が内
部保持状態に移行した後に、本順序回路がアクティブ状
態からスリープ状態へ移行される。

【０００５】図９を参照すると、スリープ時に情報保持
機能を有する別の従来の順序回路が開示されている。こ
の順序回路はラッチ回路ＦＦ２を有している。このラッ
チ回路ＦＦ２は、特にリセット機能をも有するものであ
る。

【０００６】ラッチ回路ＦＦ２は、二個の伝送ゲートＴ
Ｍ１及びＴＭ２と、三個のインバータＩＮＶ１、ＩＮＶ
２、及びＩＮＶ３と、ノアゲートＮＯＲ１とを含む。

【０００７】インバータＩＮＶ１は、低閾値のｐチャネ
ル型ＭＯＳＦＥＴ（図示せず）と低閾値のｎチャネル型
ＭＯＳＦＥＴ（図示せず）とを有する。これらＭＯＳＦ
ＥＴのゲート電極は、本ラッチ回路ＦＦ２に入力するデ
ータ信号Ｄの入力端子に共通接続される。同様に、これ
らＭＯＳＦＥＴのドレイン電極は、本インバータＩＮＶ
１の出力端子に共通接続される。これらＭＯＳＦＥＴの
ソース電極は制御トランジスタＨＰ１およびＨＮ１を介
して高電位側電源電圧ＶＤＤ及び低電位側電源電圧ＧＮ
Ｄをそれぞれ供給される。本インバータＩＮＶ１の出力
端子に得られた反転出力信号は次段の伝送ゲートＴＭ１
の双方向性を有する一方の電極端子に入力される。この
ように、インバータＩＮＶ１は低閾値のトランジスタか
ら構成されているために、高速に信号反転出力の動作が
可能となる。

【０００８】制御トランジスタＨＰ１は、高閾値のｐチ
ャネル型ＭＯＳＦＥＴからなり、スリープモード切り替
え信号ＳＬに応答して電気的な接続を導通または遮断す
ることができる。同様に、制御トランジスタＨＮ１は、
高閾値のｎチャネル型ＭＯＳＦＥＴからなり、スリープ
モード切り替え信号ＳＬの反転信号であるスリープモー
ド切り替え反転信号ＳＬＢに応答して電気的な接続を導
通または遮断することができる。この構成では、高電位
のスリープモード切り替え信号ＳＬ（即ち、ＳＬ＝
“１”）と低電位のスリープモード切り替え反転信号Ｓ
ＬＢ（即ち、ＳＬＢ＝“０”）とが供給されたスリープ
モード時に於いては、制御トランジスタＨＰ１およびＨ
Ｎ１は共に遮断状態となって、インバータＩＮＶ１に対
する高電位側電源電圧ＶＤＤ及び低電位側電源電圧ＧＮ
Ｄの供給を遮断できる。また制御トランジスタＨＰ１お
よびＨＮ１は高閾値のｐチャネル型およびｎチャネル型
ＭＯＳＦＥＴであるために、遮断状態に於いてもサブス
レショルド漏洩電流が少なく、リーク電流に基づく消費
電力の低減を図ることが可能となる。

【０００９】伝送ゲートＴＭ１は、双方向性を有する一
方の電極端子をインバータＩＮＶ１の反転出力端子に接
続され、他方の電極端子をノアゲートＮＯＲ１の二本の
入力端子の内の一方に接続されている。伝送ゲートＴＭ
１は、低閾値のｐチャネル型ＭＯＳＦＥＴ（図示せず）
と低閾値のｎチャネル型ＭＯＳＦＥＴ（図示せず）とを
有する。ｐチャネル型ＭＯＳＦＥＴ（図示せず）のドレ
イン電極およびソース電極はｎチャネル型ＭＯＳＦＥＴ
のソース電極およびドレイン電極に接続されている。低
閾値のｎチャネル型ＭＯＳＦＥＴのゲート電極にはクロ
ック信号φが供給され、同様に低閾値のｐチャネル型Ｍ
ＯＳＦＥＴのゲート電極にはクロック信号φの反転信号
である反転クロック信号＊φが供給されている。このよ
うに伝送ゲートＴＭ１は、低閾値のトランジスタから構
成されているために高速に信号伝送の動作が可能とな
る。

【００１０】ノアゲートＮＯＲ１は、二個の低閾値のｐ
チャネル型ＭＯＳＦＥＴ（図示せず）および二個の低閾
値のｎチャネル型ＭＯＳＦＥＴ（図示せず）を有してい
る。二個の低閾値のｐチャネル型ＭＯＳＦＥＴを直列に
接続させた、一方の電極端子には高電位側電源電圧ＶＤ
Ｄを供給し、他方の電極端子はノア論理出力端子に接続
する。さらに、二個の低閾値のｐチャネル型ＭＯＳＦＥ
Ｔの一方のゲート電極端子には本ラッチ回路ＦＦ２のリ
セット信号ＲＴを入力し、二個の低閾値のｐチャネル型
ＭＯＳＦＥＴの他方のゲート電極端子には前段の伝送ゲ
ート回路ＴＭ１の双方向性を有する他方の電極端子から
送出される信号を入力する。同様に、二個の低閾値のｎ
チャネル型ＭＯＳＦＥＴを並列に接続させた、一方の電
極端子には低電位側電源電圧ＧＮＤを各々供給し、他
方の電極端子はノア論理出力端子に接続する。さらに、
二個の低閾値のｎチャネル型ＭＯＳＦＥＴの一方のゲー
ト電極端子には本ラッチ回路ＦＦ２のリセット信号ＲＴ
を入力し、二個の低閾値のｎチャネル型ＭＯＳＦＥＴの
他方のゲート電極端子には前段の伝送ゲート回路ＴＭ１
の双方向性を有する他方の電極端子から送出される信号
を入力する。

【００１１】ノアゲートＮＯＲ１において、前段の伝送
ゲート回路ＴＭ１の双方向性を有する他方の電極端子か
ら送出される信号とリセット信号ＲＴとのノア論理を取
った出力信号は、次段のインバータＩＮＶ２へ入力され
ると共に、本ラッチ回路ＦＦ２の出力となって後段回路
に対してラッチ出力信号Ｑを送出する。このようにノア
ゲートＮＯＲ１は低閾値のトランジスタから構成されて
いるために高速に信号ノア論理出力の動作が可能とな
る。

【００１２】ノアゲートＮＯＲ１は、高電位側電源電圧
ＶＤＤ及び低電位側電源電圧ＧＮＤを制御トランジスタ
ＨＰ２及びＨＮ２を介してそれぞれ供給される。制御ト
ランジスタＨＰ２は、高閾値のｐチャネル型ＭＯＳＦＥ
Ｔからなり、スリープモード切り替え信号ＳＬに応答し
て電気的な接続を導通または遮断することができる。同
様に、制御トランジスタＨＮ２は、高閾値のｎチャネル
型ＭＯＳＦＥＴからなりスリープモード切り替え反転信
号ＳＬＢに応答して電気的な接続を導通または遮断する
ことができる。この構成では、高電位のスリープモード
切り替え信号ＳＬ（ＳＬ＝“１”）と低電位のスリープ
モード切り替え反転信号ＳＬＢ（ＳＬＢ＝“０”）とが
供給されたスリープモード時に於いては、制御トランジ
スタＨＰ２およびＨＮ２は共に遮断状態となって、ノア
ゲートＮＯＲ１に対する高電位側電源電圧ＶＤＤ及び低
電位側電源電圧ＧＮＤの供給を遮断できる。また制御ト
ランジスタＨＰ２およびＨＮ２は高閾値のｐチャネル型
およびｎチャネル型ＭＯＳＦＥＴであるために、遮断状
態に於いてもサブスレショルド漏洩電流が少なく、リー
ク電流に基づく消費電力の低減を図ることが可能とな
る。

【００１３】インバータＩＮＶ２は、高閾値のｐチャネ
ル型ＭＯＳＦＥＴ（図示せず）と高閾値のｎチャネル型
ＭＯＳＦＥＴ（図示せず）とを有する。これらＭＯＳＦ
ＥＴのゲート電極は、本ラッチ回路の出力端子に共通接
続され、前段のノアゲートＮＯＲ１からラッチ出力信号
Ｑを供給される。これらＭＯＳＦＥＴのドレイン電極
は、本インバータＩＮＶ２の出力端子に共通接続され
る。これらＭＯＳＦＥＴのソース電極は高電位側電源電
圧ＶＤＤ及び低電位側電源電圧ＧＮＤをそれぞれ供給さ
れる。本インバータＩＮＶ２の出力端子に得られた反転
出力は次段の伝送ゲートＴＭ２の双方向性を有する一方
の電極端子に入力される。このように、インバータＩＮ
Ｖ２は高閾値のトランジスタから構成されているために
スリープモードの下で静止状態にあってもサブスレショ
ルド漏洩電流が少なく、リーク電流に基づく消費電力の
低減を図ることが可能となる。高閾値のトランジスタで
構成されるインバータＩＮＶ２は、低閾値のトランジス
タで構成されるインバータＩＮＶ１と区別するために、
ハッチングを施してある。

【００１４】伝送ゲートＴＭ２は、双方向性を有する一
方の電極端子をインバータＩＮＶ２の反転出力端子に接
続され、他方の電極端子をノアゲートＮＯＲ１に在る二
本の入力端子の内の一方に接続されている。伝送ゲート
ＴＭ２は、低閾値のｐチャネル型ＭＯＳＦＥＴ（図示せ
ず）及び低閾値のｎチャネル型ＭＯＳＦＥＴ（図示せ
ず）を有する。伝送ゲートＴＭ２は、低閾値のｎチャネ
ル型ＭＯＳＦＥＴのゲート電極に反転クロック信号＊φ
が供給され、低閾値のｐチャネル型ＭＯＳＦＥＴのゲー
ト電極にクロック信号φが供給される点を除けば、伝送
ゲートＴＭ１と同様の構成を有する。このように、伝送
ゲートＴＭ２は、低閾値のトランジスタから構成されて
いるために高速に信号伝送の動作が可能となる。

【００１５】本ラッチＦＦ２回路は、スリープ時の情報
保持機能を司る回路として、ノアゲートＮＯＲ１に対し
て並列に接続されたインバータＩＮＶ３を有する。この
インバータＩＮＶ３は、インバータＩＮＶ２と同様の構
成を有し、高閾値のトランジスタから構成されているた
めにスリープモードの下で静止状態にあってもサブスレ
ショルド漏洩電流が少なく、リーク電流に基づく消費電
力の低減を図ることが可能となる。高閾値のトランジス
タで構成されるインバータＩＮＶ３も、低閾値のトラン
ジスタで構成されるインバータＩＮＶ１と区別するため
に、インバータＩＮＶ２と同様のハッチングを施してあ
る。

【００１６】次に、図９のラッチ回路ＦＦ２の動作を説
明する。

【００１７】まず、アクティブモード時に於けるラッチ
回路ＦＦ２の動作を図１０をも参照して説明する。ラッ
チ回路ＦＦ２は、低電位のスリープモード切り替え信号
ＳＬ（ＳＬ＝“０”）と高電位のスリープモード切り替
え反転信号ＳＬＢ（ＳＬＢ＝“１”）が供給された状態
に於いてアクティブモードとなる。このアクティブモー
ド時には、制御トランジスタＨＰ１、ＨＮ１、ＨＰ２、
及びＨＮ２はそれぞれ導通状態となって、インバータＩ
ＮＶ１およびノアゲートＮＯＲ１は高電位側電源電圧Ｖ
ＤＤ及び低電位側電源電圧ＧＮＤをそれぞれ供給され
る。従って、インバータＩＮＶ１は、アクティブモード
時には、データ信号Ｄを反転し、反転出力信号を出力す
ることができる。また、ノアゲートＮＯＲ１は、アクテ
ィブモード時には、伝送ゲートＴＭ１を介して受けた反
転出力信号に応答して動作することができる。

【００１８】まず、このアクティブモード時に、インバ
ータＩＮＶ１が低電位のリセット信号ＲＴ（ＲＴ＝
“０”）を受けている場合（すなわちラッチ回路ＦＦ２
が非リセット状態にあって、高速のラッチとして動作可
能である場合）を説明する。

【００１９】データ信号ＤがインバータＩＮＶ１により
反転された反転出力信号は、伝送ゲートＴＭ１に供給さ
れるクロック信号φの立ち上がり、および反転クロック
信号＊φの立ち下がりのタイミング（すなわち図１０
（Ｃ）においてラッチモードからスルーモードへ移行す
るタイミング）で取り込まれてノアゲートＮＯＲ１およ
びインバータＩＮＶ３に送出され、ラッチ解除時間ｔＰ
Ｄ１を経た後にラッチ回路ＦＦ２の出力信号Ｑとして出
力される。このとき、伝送ゲートＴＭ２は、クロック信
号φの立ち上がり、及び反転クロック信号＊φの立ち下
がりのタイミングで、導通状態から遮断状態へと移行す
るために、データ信号ＤがインバータＩＮＶ１により反
転され導通状態にある伝送ゲートＴＭ１を介して出力し
た信号と、インバータＩＮＶ２の反転出力信号が伝送ゲ
ートＴＭ２を介して出力される可能性がある信号とが競
合することは無い。

【００２０】そして、高電位のクロック信号φ（φ＝
“１”）と低電位の反転クロック信号＊φ（＊φ＝
“０”）が印加されたスルーモード期間中に於いてデー
タ信号Ｄが反転した場合は、遷移したデータ信号Ｄがイ
ンバータＩＮＶ１により反転され、導通状態にある伝送
ゲートＴＭ１を介してノアゲートＮＯＲ１およびインバ
ータＩＮＶ３に送出され、伝播遅延時間ｔＰＤ２を経た
後にラッチ回路ＦＦ２の出力信号Ｑとして出力される。
但しここで、データ信号が反転できるタイミングは、伝
送ゲートＴＭ１に供給されるクロック信号φの立ち下が
り、および反転クロック信号＊φの立ち上がりのタイミ
ング、すなわちスルーモードからラッチモードへ移行す
るタイミングに対して、少なくともセットアップ時間ｔ
ＤＳだけ前には遷移させて置かなければ、ラッチ回路と
して正常な動作が保証されない。さらにまた同様に、こ
の反転させたデータ信号は、伝送ゲートＴＭ１に供給さ
れるクロック信号φの立ち下がり、および反転クロック
信号＊φの立ち上がりのタイミング、すなわちスルーモ
ードからラッチモードへ移行するタイミングに対して、
少なくともホールド時間ｔＤＨだけ後までは反転させた
データ信号を保持させて置かなければならない。

【００２１】次に、上記で取り込まれたデータ信号はノ
アゲートＮＯＲ１およびインバータＩＮＶ３によって次
段のインバータＩＮＶ２に送出され、次段の伝送ゲート
ＴＭ２に供給されるクロック信号φの立ち下がり、およ
び反転クロック信号＊φの立ち上がりのタイミング、す
なわちスルーモードからラッチモードへ移行するタイミ
ングによって取り込まれて、さらに次段のノアゲートＮ
ＯＲ１およびインバータＩＮＶ３の入力に帰還して、取
り込まれたデータ信号を正にラッチする動作を行う。こ
のとき、伝送ゲートＴＭ１は、クロック信号φの立ち下
がり、および反転クロック信号＊φの立ち上がりのタイ
ミングで、導通状態から遮断状態へと移行するために、
インバータＩＮＶ２の反転出力信号が導通状態にある伝
送ゲートＴＭ２を介して出力した信号と、インバータＩ
ＮＶ１の反転出力信号が伝送ゲートＴＭ１を介して出力
される可能性がある信号とが競合することは無い。

【００２２】次に、このアクティブモード時に、ラッチ
回路ＦＦ２が高電位のリセット信号ＲＴ（ＲＴ＝
“１”）を受けた場合を説明する。インバータＩＮＶ１
が高電位のリセット信号ＲＴ（ＲＴ＝“１”）を受けた
場合、アクティブモード（ＳＬ＝“０”、ＳＬＢ＝
“１”）で在る限りにおいて、クロック信号φおよび反
転クロック信号＊φの信号状態に全く依存せずに、ノア
ゲートＮＯＲ１の出力信号（すなわちラッチ回路ＦＦ２
の出力信号）Ｑを低電位（Ｑ＝“０”）の状態（すなわ
ちリセット状態）に強制的に遷移させられる。このよう
にしてリセット機能動作が可能となる。

【００２３】以上のように、低電位のスリープモード切
り替え信号ＳＬ（ＳＬ＝“０”）と高電位のスリープモ
ード切り替え反転信号ＳＬＢ（ＳＬＢ＝“１”）とがラ
ッチ回路ＦＦ２に供給されたアクティブモード時に於い
ては、制御トランジスタＨＰ１、ＨＮ１、ＨＰ２、及び
ＨＮ２がそれぞれ導通状態となって、インバータＩＮＶ
１およびノアゲートＮＯＲ１の各々に対して高電位側電
源電圧ＶＤＤおよび低電位側電源電圧ＧＮＤを供給する
ことができる。従って、データ信号ＤをインバータＩＮ
Ｖ１によって反転出力信号として反転し、反転出力信号
を伝送ゲートＴＭ１に送出することができる。また、伝
送ゲートＴＭ１からの信号をノアゲートＮＯＲ１によっ
て出力信号Ｑとして出力することができる。このアクテ
ィブモード時に於いては、本ラッチ回路ＦＦ２は、まさ
に、高速のラッチとして機能動作する。

【００２４】つぎに、スリープモード時に於けるラッチ
回路ＦＦ２の動作を図１０をも参照して説明する。ラッ
チ回路ＦＦ２は、高電位のスリープモード切り替え信号
ＳＬ（ＳＬ＝“１”）と低電位のスリープモード切り替
え反転信号ＳＬＢ（ＳＬＢ＝“０”）が供給された状態
に於いてスリープモードとなる。このスリープモード時
には、制御トランジスタＨＰ１、ＨＮ１、ＨＰ２、及び
ＨＮ２がそれぞれ遮断状態となって、インバータＩＮＶ
１およびノアゲートＮＯＲ１の各々は高電位側電源電圧
ＶＤＤおよび低電位側電源電圧ＧＮＤの供給を停止され
る。従って、インバータＩＮＶ１はスリープモード時に
は、データ信号Ｄに対して反転出力信号を出力すること
ができない。また、ノアゲートＮＯＲ１は、スリープモ
ード時には、伝送ゲートＴＭ１を介して受けた信号に応
答して動作することができない。

【００２５】以下に、スリープモード時に於けるラッチ
回路ＦＦ２の動作を詳細に説明する。

【００２６】まず、アクティブモード（ＳＬ＝“０”、
ＳＬＢ＝“１”）からスリープモード（ＳＬ＝“１”、
ＳＬＢ＝“０”）へ移行するに先立って、低電位のクロ
ック信号φ（φ＝“０”）および高電位の反転クロック
信号＊φ（＊φ＝“１”）をラッチ回路ＦＦ２に印加し
た状態に固定し、且つスリープモード期間中もその状態
を維持すると仮定するならば、スリープモード期間中に
於いて、ノアゲートＮＯＲ１と並列接続させたインバー
タＩＮＶ３とインバータＩＮＶ２、および先の仮定から
導通状態に在る伝送ゲートＴＭ２を仲介として構成され
る、双安定回路によってスリープモードに移行する直前
のラッチ回路ＦＦ２の内部データ状態を保持することが
できる。もちろん、このスリープモード時の情報保持機
能は、スリープモードの下に於いても、インバータＩＮ
Ｖ２およびＩＮＶ３の各々に対して、高電位側電源電圧
ＶＤＤおよび低電位側電源電圧ＧＮＤを直接に供給して
いる所以である。インバータＩＮＶ２およびＩＮＶ３は
高閾値のトランジスタから構成されているためにスリー
プモードの下で静止状態にあってもサブスレショルド漏
洩電流が少なく、リーク電流に基づく消費電力の低減を
図ることが可能となる。他方、スリープモード下に於い
ては、制御トランジスタＨＰ１、ＨＮ１、ＨＰ２、およ
びＨＮ２が共に遮断状態となっているために、インバー
タＩＮＶ１及びノアゲートＮＯＲ１の各々に対する高電
位側電源電圧ＶＤＤおよび低電位側電源電圧ＧＮＤの供
給を遮断でき、且つ、制御トランジスタＨＰ１、ＨＰ
２、ＨＮ１、及びＨＮ２は各々高閾値のＭＯＳＦＥＴで
あるために、遮断状態に於いてもサブスレショルド漏洩
電流が少なく、リーク電流に基づく消費電力の低減を図
ることが可能となる。

【００２７】上記で仮定した、アクティブモードからス
リープモード（ＳＬ＝“１”、ＳＬＢ＝“０”）へ移行
するに先立って、低電位のクロック信号φ（φ＝
“０”）および高電位の反転クロック信号＊φ（＊φ＝
“１”）を印加した状態に固定させる条件、およびスリ
ープモードからアクティブモード（ＳＬ＝“０”、ＳＬ
Ｂ＝“１”）へ移行させるに当たっての条件についても
詳しく以下に述べる。

【００２８】差し当たって、アクティブモードからスリ
ープモード（ＳＬ＝“１”、ＳＬＢ＝“０”）へ移行
し、且つスリープモードの下でラッチ回路ＦＦ２の内部
データ状態を保持させるに先立ち、ラッチ回路ＦＦ２を
ラッチモードへ移行するタイミング、すなわち低電位の
クロック信号φ（φ＝“０”）および高電位の反転クロ
ック信号＊φ（＊φ＝“１”）を印加した状態に移行す
るタイミングに対して、少なくともホールド時間ｔＤＨ
だけ後まではラッチ動作を行うためにデータ信号Ｄを保
持させて置かなければならない。

【００２９】他方、半導体集積論理回路上に於いて、本
ラッチ回路ＦＦ２のようなスリープ時の情報保持機能を
有する複数個の順序回路が存在し、且つ他の複数個の組
み合わせＣＭＯＳ (complementary metal oxide semico
nductor)論理回路も存在する場合に、本半導体集積論理
回路の論理的な深度に応じて、含まれて居る前記のスリ
ープ時の情報保持機能を有する複数個の順序回路の全て
がこのホールド時間ｔＤＨを満足し終わる絶対的な時間
は、このホールド時間ｔＨよりも長くなる。そこで、半
導体集積論理回路に含まれて居るスリープ時の情報保持
機能を有する任意の順序回路である本ラッチ回路ＦＦ２
に着目し、ホールド時間ｔＤＨを満足した時点からリリ
ース時間ｔＲＬ０を経た後に、アクティブモードからス
リープモド（ＳＬ＝“１”、ＳＬＢ＝“０”）への移
行、すなわちスリープモード切り替え信号ＳＬの立ち上
げ、およびスリープモード切り替え反転信号ＳＬＢの立
ち下げが可能となる。

【００３０】尚、アクティブモードからスリープモード
（ＳＬ＝“１”、ＳＬＢ＝“０”）への移行するタイミ
ング、すなわちスリープモード切り替え信号ＳＬが立ち
上がった時点、およびスリープモード切り替え反転信号
ＳＬＢが立ち下がった時点から、沈着時間ｔＤＣを経た
後にデータ信号Ｄが浮遊状態または無定義に変移し、同
様に沈着時間ｔＲＣを経た後にリセット信号ＲＴが浮遊
状態または無定義に変移し、且つスリープモード期間中
は浮遊状態または無定義が維持されてしまう。また、ス
リープモード期間中はラッチ回路ＦＦ２の内部状態を保
持し続けさせるために、すなわちインバータＩＮＶ２と
ＩＮＶ３から構成される双安定回路を能動状態に維持さ
せるために、伝送ゲートＴＭ２を導通状態に維持しなけ
ればならず、従って低電位のクロック信号φ（φ＝
“０”）および高電位の反転クロック信号＊φ（＊φ＝
“１”）を印加した状態も固定維持させなければならな
い。さらに、スリープモード期間中のラッチ回路ＦＦ２
の出力信号Ｑは、インバータＩＮＶ３が能動状態で有り
続けることにより、スリープモードに移行する直前の信
号状態を維持する。

【００３１】次に、任意の期間だけスリープモードが継
続した後にスリープモードからアクティブモード（ＳＬ
＝“０”、ＳＬＢ＝“１”）への移行が命令された場合
を考える。

【００３２】アクティブモードからスリープモード（Ｓ
Ｌ＝“１”、ＳＬＢ＝“０”）への移行するタイミン
グ、すなわちスリープモード切り替え信号ＳＬが立ち下
がった時点、およびスリープモード切り替え反転信号Ｓ
ＬＢが立ち上がった時点から、復帰時間ｔＤＢを経た後
にデータ信号Ｄがスリープモードに移行する以前の状態
に遷移し、同様に復帰時間ｔＲＢを経た後にリセット信
号ＲＴがスリープモードに移行する以前の状態に遷移す
る。

【００３３】ここで、半導体集積論理回路上に於いて、
本ラッチ回路ＦＦ２のようなスリープ時の情報保持機能
を有する複数個の順序回路が存在し、且つ他の複数個の
組み合わせＣＭＯＳ論理回路も存在する場合に、本半導
体集積論理回路の論理的な深度に応じて、含まれて居る
前記のスリープ時の情報保持機能を有する複数個の順序
回路の全てに対して、データ信号Ｄおよびリセット信号
ＲＴが復帰し終わる絶対的な時間は、この復帰時間ｔＤ
Ｂおよび復帰時間ｔＲＢよりも長くなる。そこで、半導
体集積論理回路含まれて居るスリープ時の情報保持機能
を有する任意の順序回路に着目し、復帰時間ｔＤＢまた
は復帰時間ｔＲＢを経た時点からリムーバル時間ｔＲＭ
０を経た後に、データ信号Ｄまたはリセット信号ＲＴの
信号遷移が可能となる。もちろん、クック信号φの立ち
上がり、および反転クロック信号＊φの立ち下がりのタ
イミング、すなわちラッチモードからスルーモードへ移
行する時点から少なくともセットアップ時間ｔＤＳだげ
前にデータ信号Ｄが遷移可能であることを考慮する必要
がある。

【００３４】

【発明が解決しようとする課題】しかしながら、従来の
スリープ時の情報保持機能を有する順序回路としての図
９のリセット機能付きラッチ回路には、スリープモード
からアクティブモードへと遷移した直後に於いて、保持
していた内部情報を破壊してしまうという問題点があ
る。

【００３５】ここで図９及び図１０を参照して上記の問
題点が生じる理由を説明する。

【００３６】先に説明したように、任意の期間だけスリ
ープモードが継続した後に、スリープモードからアクテ
ィブモード（ＳＬ＝“０”、ＳＬＢ＝“１”）への移行
が命令されるタイミング（すなわちスリープモード切り
替え信号ＳＬが立ち下がった時点およびスリープモード
切り替え反転信号ＳＬＢが立ち上がった時点）から、復
帰時間ｔＲＢを経た後にリセット信号ＲＴがスリープモ
ードに移行する以前の状態（すなわち低電位のリセット
信号ＲＴ（ＲＴ＝“０”）が印加されているラッチ回路
ＦＦ２の非リセット状態）に復帰される。

【００３７】なぜならば、半導体集積論理回路上に於い
ては本ラッチ回路ＦＦ２のようなスリープ時の情報保持
機能を有する複数個のリセット機能付き順序回路が存在
し、且つ他の複数個の組み合わせＣＭＯＳ論理回路も存
在しており、必然的に半導体集積論理回路には任意の論
理的な深度が生じてしまうことによる。すなわち、本ラ
ッチ回路ＦＦ２に入力されるリセット信号ＲＴは、半導
体集積論理回路に於いてラッチ回路ＦＦ２の前段のＣＭ
ＯＳ論理回路から出力され、また其のＣＭＯＳ論理回路
の入力信号は、さらに前段のＣＭＯＳ論理回路から出力
される、と言ったように複数のＣＭＯＳ論理と複数の信
号経路を経た結果として生成されるために、スリープモ
ードからアクティブモードに移行した後、リセット信号
が以前の状態に復帰するには復帰時間ｔＲＢが必然的に
必要となる。

【００３８】したがって、スリープモードからアクティ
ブモードへの移行が命令された直後に於いては、低電位
のスリープモード切り替え信号ＳＬ（ＳＬ＝“０”）と
高電位のスリープモード切り替え反転信号ＳＬＢ（ＳＬ
Ｂ＝“１”）によって、制御トランジスタＨＰ１、ＨＮ
１、ＨＰ２、及びＨＮ２が各々共々に導通状態となりイ
ンバータＩＮＶ１及びノアゲートＮＯＲ１の各々には高
電位側電源電圧ＶＤＤおよび低電位側電源電圧ＧＮＤが
供給され、且つデータ信号ＤをインバータＩＮＶ１によ
って反転出力することができ、また伝送ゲートＴＭ２を
介したインバータＩＮＶ２からの出力信号とリセット信
号ＲＴとがノアゲートＮＯＲ１によって論理和出力する
ことができる状態に既に在ることになる。

【００３９】よって、スリープモードからアクティブモ
ードへの移行が命令された直後に於いて、上記の理由か
ら復帰時間ｔＤＢを経過する迄は無定義であるリセット
信号が、上記の理由から既に能動状態に在るノアゲート
ＮＯＲ１によって、ラッチ回路ＦＦ２の出力信号Ｑとし
て無定義な信号を出力してしまう。さらには、無定義な
リセット信号ＲＴによりノアゲートＮＯＲ１から出力さ
れる無定義な信号は、インバータＩＮＶ２によって反転
出力され、導通状態に在る伝送ゲートＴＭ２を通過した
後に、さらにインバータＩＮＶ３およびノアゲートＮＯ
Ｒ１によって、復たインバータＩＮＶ２に帰還し、結果
として保持されていた内部状態を破壊してしまう。

【００４０】以上説明したように、図９のスリープ時の
情報保持機能を有する順序回路としてのリセット機能付
きラッチ回路ＦＦ２には、スリープモードからアクティ
ブモードへと遷移した直後に於いて、保持していた内部
情報を破壊してしまうという問題点がある。

【００４１】それ故、本発明の目的は、上述の問題点を
解決し、スリープ時の情報保持機能を有し、且つこの保
持機能を損なうことなくリセット機能も併せ持つ順序回
路を提供することにある。

【００４２】

【課題を解決するための手段】本発明によれば、ラッチ
回路入力信号（Ｄ）を受け、ラッチ回路出力信号（Ｑ）
を生成するラッチ回路（ＦＦ１）を有する順序回路であ
って、前記ラッチ回路は、前記ラッチ回路入力信号のラ
ッチ機能を実行可能な状態であるアクティブモードと前
記ラッチ機能を停止した状態であるスリープモードとを
有すると共に、リセット端子（Ｒ）を有し、アクティブ
モード時に前記リセット端子に所定の論理レベルのリセ
ット信号が入力されると、前記ラッチ回路は、前記ラッ
チ回路出力信号をリセットするものである前記順序回路
において、前記ラッチ回路がスリープモードにある間
は、前記リセット端子への前記リセット信号の入力を禁
止し、スリープモードに遷移する前の前記ラッチ回路の
内部データの状態がスリープモード中に破壊されること
を防ぐ内部データ破壊防止手段（ＳＷ１）を備えたこと
を特徴とする順序回路が得られる。

【００４３】更に本発明によれば、ラッチ回路入力信号
（Ｄ）を受け、ラッチ回路出力信号（Ｑ）を生成するラ
ッチ回路（ＦＦ１）を有する順序回路であって、前記ラ
ッチ回路は、前記ラッチ回路入力信号のラッチ機能を実
行可能な状態であるアクティブモードと前記ラッチ機能
を停止した状態であるスリープモードとを有すると共
に、セット端子（ＳＢ）を有し、アクティブモード時に
前記セット端子に所定の論理レベルのセット信号が入力
されると、前記ラッチ回路は、前記ラッチ回路出力信号
をセットするものである前記順序回路において、前記ラ
ッチ回路がスリープモードにある間は、前記セット端子
への前記セット信号の入力を禁止し、スリープモードに
遷移する前の前記ラッチ回路の内部データの状態がスリ
ープモード中に破壊されることを防ぐ内部データ破壊防
止手段（ＳＷ２）を備えたことを特徴とする順序回路が
得られる。

【００４４】

【発明の実施の形態】次に本発明の実施例について図面
を参照して説明する。

【００４５】以下に詳述するように、本発明は、半導体
集積論理回路に於いて、特にスリープモード期間中に直
前の内部データ記憶状態を保持して通常動作を停止する
情報（データ）保持機能と同様にスリープモード期間中
は高速動作を行なう低閾値のトランジスタに供給する電
源を内部の所定回路に電源遮断すると共にサブスレッシ
ョルド漏洩電流をも遮断して低消費電力状態に移行させ
る省電力化機能と、およびアクティブモードに於いて、
低閾値のトランジスタで構成された回路が通常動作を高
速に実行し、且つアクティブモードでセットあるいはリ
セットの少なくとも一方の機能を併せ持つ順序回路であ
って、スリープモードとアクティブモードとの間を遷移
させる場合に、確実且つ安定した両モード間の遷移を実
行出来得る順序回路を含む半導体集積回路を提供するも
のである。

【００４６】すなわち、アクティブモードからスリープ
モードへ移行する遷移期間中に直前の内部データ記憶状
態を破壊することなく、確実に保持状態に移行しつつ通
常動作を停止させることが出来る。さらに、スリープモ
ードからアクティブモードへ移行する遷移期間中に保持
状態にあったスリープモードへの遷移直前の内部データ
記憶状態を破壊することなく、確実に内部状態を再現し
つつ通常動作を復旧させることが出来る。

【００４７】特に、アクティブモードでセットあるいは
リセットの少なくとも一方の機能を併せ持つ本順序回路
が半導体集積回路上に他の複数個の組み合わせＣＭＯＳ
論理回路と共に複数個の本順序回路が存在している場
合、任意の本順序回路に注目して他のＣＭＯＳ論理回路
から印加されるセットあるいはリセットさせるための信
号が、本半導体集積論理回路の論理的な深度に依存し
て、スリープモードからアクティブモードへ移行する際
に確定する時間には大きな変動が生じる。そして、この
確定時間の変動が原因となって、本順序回路が確実に内
部状態を再現しつつ通常動作を復旧させるに当たっての
障害と成り得る。そこで、本障害を回避しつつスリープ
モードからアクティブモードへ移行する遷移期間中に保
持状態にあったスリープモードへの遷移直前の内部デー
タ記憶状態を破壊することなく、確実に内部状態を再現
しつつ通常動作を復旧させることが出来る順序回路を提
供するものである。

【００４８】図１は、本発明の第１の実施例のブロック
図である。図１の実施例は、本発明による半導体集積論
理回路に於いて、特にスリープモード時の低電力化機能
およびデータ保持機能と、アクティブモード時のリセッ
ト機能とを併せ持つ順序回路ＦＦ１を含むものである。

【００４９】スリープモード時の低電力化機能およびデ
ータ保持機能と、アクティブモード時のリセット機能と
を併せ持つ順序回路ＦＦ１とは、例えば図９に示される
スリープモード時の低電力化機能および情報保持機能と
アクティブモード時のリセット機能とを併せ持つラッチ
回路ＦＦ２のような回路である。

【００５０】すなわち、半導体集積論理回路が通常の機
能を実行可能な状態であるアクティブモード時に於い
て、順序回路ＦＦ１は、クロック端子に入力されるクロ
ック信号φに同期してデータ端子に入力されるデータ信
号Ｄに対して順序回路ＦＦ１としての所望の論理機能を
高速度に実行し、一方のデータ出力端子から論理結果の
データ信号Ｑを出力すると共に他方の反転データ出力端
子から論理結果の反転データ信号ＱＢを出力する。さら
に、リセット端子Ｒに入力される高電位のリセット信号
またはセット反転端子ＳＢに入力される低電位のセット
反転信号によってクロック信号φやデータ信号Ｄの信号
状態に依存せずに、順序回路ＦＦ１を各々リセット状態
またはセット状態に遷移させることができる。ここで、
順序回路ＦＦ１をアクティブモードに遷移させるために
は、一方のスリープモード切替端子に低電位のスリープ
モード切り替え信号ＳＬ（ＳＬ＝“０”）を印加すると
共に他方のスリープモード切替反転端子に高電位のスリ
ープモード切り替え反転信号ＳＬＢ（ＳＬＢ＝“１”）
を印加する必要がある。また、順序回路ＦＦ１が順序回
路として所望の論理機能を実行するために関わる一部の
回路は、低閾値のトランジスタで構成しているために低
い電源電圧の下でも高速度に動作させることができる。

【００５１】他方、当該半導体集積論理回路が機能的に
停止した状態であるスリープモード時に於いて、サブス
レッショルド漏洩電流に起因する消費電力を低減する低
電力化機能を有し、且つスリープモードに遷移する直前
の順序回路ＦＦ１の内部の記憶情報が破壊されないよう
に情報保持機能をも有する。ここで、順序回路ＦＦ１を
スリープモードに遷移させるためには、一方のスリープ
モード切替端子に高電位のスリープモード切り替え信号
ＳＬ（ＳＬ＝“１”）を印加すると共に他方のスリープ
モード切替反転端子に低電位のスリープモード切り替え
反転信号ＳＬＢ（ＳＬＢ＝“０”）を印加する必要があ
る。また、順序回路ＦＦ１が順序回路として所望の論理
機能を実行するために関わる低閾値のトランジスタで構
成された一部の回路に対して、サブスレッショルド漏洩
電流の小さな高閾値のトランジスタを介して高電位側電
源および低電位側電源を供給して各々を遮断することに
よりサブスレッショルド漏洩電流の低減、すなわち低電
力化機能を果たせる。さらに、順序回路ＦＦ１は、高閾
値のトランジスタから成る双安定回路を追加して直接に
電源を供給することによって、サブスレッショルド漏洩
電流の低減しつつ、スリープモードに遷移する直前の順
序回路ＦＦ１の内部の記憶情報をスリープモード期間中
に破壊せずに保持し続けて、あとにアクティブモードへ
遷移した直後は、スリープモードに遷移する以前と同一
の内部状態に戻す、すなわち情報保持機能も果たせる。

【００５２】そこで、順序回路ＦＦ１に印加するリセッ
ト信号ＲＴをスイッチ回路ＳＷ１を介して順序回路ＦＦ
１のリセット端子Ｒに印加させ、同様に順序回路ＦＦ１
に印加するセット反転信号ＳＴＢをスイッチ回路ＳＷ２
を介して順序回路ＦＦ１のセット反転端子ＳＢに印加さ
せる。

【００５３】スイッチ回路ＳＷ１は、データ保持モード
信号ＫＰに応答してリセット信号ＲＴを順序回路ＦＦ１
のリセット端子Ｒに印加できる。図１の構成図に於い
て、スイッチ回路ＳＷ１はデータ保持モード信号ＫＰに
対してブレイク型スイッチの様式で動作する。すなわ
ち、低電位のデータ保持モード信号ＫＰ（ＫＰ＝
“０”）が印加された場合は、リセット信号ＲＴがスイ
ッチ回路ＳＷ１を介して順序回路ＦＦ１のリセット端子
Ｒに伝送され、他方、高電位のデータ保持モード信号Ｋ
Ｐ（ＫＰ＝“１”）が印加された場合は、スイッチ回路
ＳＷ１から低電位の信号“０”を直接に順序回路ＦＦ１
のリセット端子Ｒに印加し、順序回路ＦＦ１を強制的に
非リセット状態に置くことができる。

【００５４】同様に、スイッチ回路ＳＷ２は、データ保
持モード信号ＫＰに応答してセット反転信号ＳＴＢを順
序回路ＦＦ１のセット反転端子ＳＢに印加できる。図１
の構成図に於いて、スイッチ回路ＳＷ２はデータ保持モ
ード信号ＫＰに対してブレイク型スイッチの様式で動作
する。すなわち、低電位のデータ保持モード信号ＫＰ
（ＫＰ＝“０”）が印加された場合は、セット反転信号
ＳＢＴがスイッチ回路ＳＷ２を介して順序回路ＦＦ１の
セット反転端子ＳＢに伝送され、他方、高電位のデータ
保持モード信号ＫＰ（ＫＰ＝“１”）が印加された場合
は、スイッチ回路ＳＷ２から高電位の信号“１”を直接
に順序回路ＦＦ１のセット反転端子ＳＢに印加し、順序
回路ＦＦ１を強制的に非セット状態に置くことができ
る。

【００５５】図１ような構成に於いて、スリープモード
時の低電力化機能および情報保持機能と、アクティブモ
ード時のリセット機能とを併せ持つ順序回路の動作を図
２および図３に基づいて説明する。

【００５６】ここで、より具体的且つ詳細な動作説明を
行なうために、図１に示された順序回路ＦＦ１の論理的
な機能として、図９に示したラッチ回路ＦＦ２のラッチ
論理機能を仮定として動作説明する。但し、アクティブ
モード時の付加機能としてリセット端子Ｒと共にセット
反転端子ＳＢを付加した機能を有している。また、セッ
ト反転端子ＳＢに関連する動作の説明は省略し、リセッ
ト端子Ｒにだけ絞り込む。なぜなら、セット反転端子Ｓ
Ｂおよびリセット端子Ｒは、各々の機能が有効となる信
号極性と、セットあるいはリセット状態に遷移させる機
能の相違があることを除外すれば、本質的に内部を或る
状態に強制的に初期化すると言う機能において類似であ
るからである。

【００５７】そこでまず第一に図２に基づいて動作説明
するに当たり、低電位のスリープモード切り替え信号Ｓ
Ｌ（ＳＬ＝“０”）と高電位のスリープモード切り替え
反転信号ＳＬＢ（ＳＬＢ＝“１”）が印加された状態
（即ちアクティブモード時）に於ける動作については図
１０に示した従来回路の動作と同一で、高速のラッチと
して機能動作する理由から説明を省略する。ただし、前
述の構成でも説明したようにアクティブモード時に於い
ては、データ保持モード信号ＫＰとして低電位の信号
（ＫＰ＝“０”）を印加した状態（即ち通常モード）と
することによって、リセット信号ＲＴをスイッチ回路Ｓ
Ｗ１を介して直接にラッチ回路ＦＦ１のリセット端子Ｒ
に伝送することができる。

【００５８】ここではアクティブモードからスリープモ
ード（ＳＬ＝“１”、ＳＬＢ＝“０”）へ移行するに先
立って、低電位のクロック信号φ（φ＝“０”）および
高電位の反転クロック信号＊φ（＊φ＝“１”）を印加
した状態に固定させる条件、およびスリープモードから
アクティブモード（ＳＬ＝“０”、ＳＬＢ＝“１”）へ
移行させるに当たっての条件などについて特に詳しく以
下に述べる。

【００５９】差し当たって、アクティブモードからスリ
ープモード（ＳＬ＝“１”、ＳＬＢ＝“０”）へ移行
し、且つスリープモードの下でラッチ回路ＦＦ１（前述
したように、順序回路ＦＦ１はラッチ回路を想定して動
作の説明を行なうために、ラッチ回路ＦＦ１と言い改め
ている）の内部データ状態を保持させるに先立ち、ラッ
チ回路ＦＦ１をラッチモードへ移行するタイミング（す
なわち低電位のクロック信号φ（φ＝“０”）および高
電位の反転クロック信号＊φ（＊φ＝“１”）を印加し
た状態に移行するタイミング）に対して、少なくともホ
ールド時間ｔＤＨだけ後まではラッチ動作を行うために
データ信号Ｄを保持させて置かなければならない。

【００６０】他方、半導体集積論理回路上に於いて、本
ラッチ回路ＦＦ１のようなスリープ時の情報保持機能を
有する複数個の順序回路が存在し、且つ他の複数個の組
み合わせＣＭＯＳ論理回路も存在する場合に、本半導体
集積論理回路の論理的な深度に応じて、含まれて居る前
記のスリープ時の情報保持機能を有する複数個の順序回
路の全てがこのホールド時間ｔＤＨを満足し終わる絶対
的な時間は、このホールド時間ｔＨよりも長くなる。

【００６１】そこで、半導体集積論理回路に含まれて居
るスリープ時の情報保持機能を有する任意の順序回路で
ある本ラッチ回路ＦＦ１に着目する。

【００６２】そしてまず第一に、ホールド時間ｔＤＨを
満足した時点からリリース時間ｔＲＬ１を経た後に、低
電位のデータ保持モード信号ＫＰ（ＫＰ＝“０”）が印
加された状態から高電位のデータ保持モード信号ＫＰ
（ＫＰ＝“１”）が印加された状態、すなわち通常モー
ドからデータ保持モードへと遷移させることができる。
これによって、スイッチ回路ＳＷ１から低電位の信号
“０”が直接に順序回路ＦＦ１のリセット端子Ｒに印加
されて、ラッチ回路ＦＦ１を強制的に非リセット状態に
置くことができ、すなわちリセット信号ＲＴとして予測
外の雑音信号が発生した場合にもラッチ回路ＦＦ１はリ
セット信号ＲＴに対して何ら依存されない状態と成り得
る。

【００６３】そして、さらに第二に、通常モード（ＫＰ
＝“０”）からデータ保持モード（ＫＰ＝“１”）へと
遷移した時点からリリース時間ｔＲＬ２を経た後に、ア
クティブモード（ＳＬ＝“０”、ＳＬＢ＝“１”）から
スリープモード（ＳＬ＝“１”、ＳＬＢ＝“０”）への
遷移が、すなわちスリープモード切り替え信号ＳＬの立
ち上げ、およびスリープモード切り替え反転信号ＳＬＢ
の立ち下げが可能となって、いよいよラッチ回路ＦＦ１
をスリープモード期間に遷移させることができる。

【００６４】以上がラッチ回路ＦＦ１をアクティブモー
ドからスリープモードへと遷移させるための一連の手順
となる。

【００６５】なお、アクティブモードからスリープモー
ド（ＳＬ＝“１”、ＳＬＢ＝“０”）への移行するタイ
ミング、すなわちスリープモード切り替え信号ＳＬが立
ち上がった時点、及びスリープモード切り替え反転信号
ＳＬＢが立ち下がった時点から、沈着時間ｔＤＣを経た
後にデータ信号Ｄが浮遊状態または無定義に変移し、同
様に沈着時間ｔＲＣを経た後にリセット信号ＲＴが浮遊
状態または無定義に遷移し、且つスリープモード期間中
は浮遊状態または無定義が維持されてしまう。又、スリ
ープモード期間中はラッチ回路ＦＦ１の内部状態を保持
し続けさせるために、低電位のクロック信号φ（φ＝
“０”）および高電位の反転クロック信号＊φ（＊φ＝
“１”）を印加した状態も固定維持させなければならな
い。これら動作については、図９および図１０に示した
従来のラッチ回路ＦＦ２およびその動作説明と同一であ
る。もちろん、スリープモード期間中はラッチ回路ＦＦ
１を強制的に非リセット状態に維持し続けさせるため
に、高電位のデータ保持モード信号ＫＰ（ＫＰ＝
“１”）を印加した状態も固定維持させなければならな
い。

【００６６】次に、任意の期間だけスリープモードが継
続した後にスリープモードからアクティブモード（ＳＬ
＝“０”、ＳＬＢ＝“１”）への遷移が命令された場合
を考える。

【００６７】アクティブモードからスリープモード（Ｓ
Ｌ＝“１”、ＳＬＢ＝“０”）への移行するタイミン
グ、すなわちスリープモード切り替え信号ＳＬが立ち下
がった時点、およびスリープモード切り替え反転信号Ｓ
ＬＢが立ち上がった時点から、復帰時間ｔＤＢを経た後
にデータ信号Ｄがスリープモードに移行する以前の状態
に遷移し、同様に復帰時間ｔＲＢを経た後にリセット信
号ＲＴがスリープモードに移行する以前の状態に遷移す
る。

【００６８】ここで、半導体集積論理回路上に於いて、
本ラッチ回路ＦＦ１のようなスリープ時の情報保持機能
を有する複数個の順序回路が存在し、且つ他の複数個の
組み合わせＣＭＯＳ論理回路も存在する場合に、本半導
体集積論理回路の論理的な深度に応じて、含まれて居る
前記のスリープ時の情報保持機能を有する複数個の順序
回路の全てに対して、データ信号Ｄおよびリセット信号
ＲＴが復帰し終わる絶対的な時間は、この復帰時間ｔＤ
Ｂおよび復帰時間ｔＲＢよりも長くなる。

【００６９】そこで、半導体集積論理回路含まれて居る
スリープ時の情報保持機能を有する任意の順序回路であ
るラッチ回路ＦＦ１に着目する。

【００７０】そして、まず第一に、復帰時間ｔＤＢまた
は復帰時間ｔＲＢを経た時点からリムーバル時間ｔＲＭ
１を経た後に、高電位のデータ保持モード信号ＫＰ（Ｋ
Ｐ＝“１”）が印加された状態から高電位のデータ保持
モード信号ＫＰ（ＫＰ＝“１”）が印加された状態、す
なわちデータ保持モードから通常モードへと遷移させる
ことができる。これによって、アクティブモード（ＳＬ
＝“０”、ＳＬＢ＝“１”）でありながら、初めてリセ
ット信号ＲＴをスイッチ回路ＳＷ１を介して直接にラッ
チ回路ＦＦ１のリセット端子Ｒに伝送することができる
状態へと遷移したことになる。

【００７１】以上の動作によって、スリープモードから
アクティブモードへの遷移が命令された後に、ラッチ回
路ＦＦ１に記憶していた内部状態のデータを破壊するこ
と無く、すなわちスリープモードに遷移する以前の内部
データ状態を再現した状態で本ラッチ回路ＦＦ１を通常
のラッチ機能を有する論理回路として動作させることが
可能な状態に移行させられる。なぜならば、スリープモ
ードからアクティブモードへの移行が命令された直後、
ラッチ回路ＦＦ１が既に、通常のラッチとしての機能動
作が可能な状態に在る一方に於いて、ラッチ回路ＦＦ１
以外から印加されるリセット信号ＲＴが確定していない
状態である限りに於いては、データ保持モード信号ＫＰ
が高電位の信号“１”状態であるために、スイッチ回路
ＳＷ１からは低電位の信号“０”が直接にラッチ回路Ｆ
Ｆ１のリセット端子Ｒに印加されて、ラッチ回路ＦＦ１
を強制的に非リセット状態、すなわちリセット信号ＲＴ
に対してラッチ回路ＦＦ１は何ら依存されない状態と成
っていることによる。

【００７２】そしてさらに第二に、データ保持モード
（ＫＰ＝“１”）から通常モード（ＫＰ＝“０”）へと
遷移した時点からリムーバル時間ｔＲＭ２を経た後に、
いよいよラッチ回路ＦＦ１を通常のラッチ機能を有する
論理回路として、すなわちデータ信号Ｄまたはリセット
信号ＲＴの信号遷移が可能となる。もちろん、クロック
信号φの立ち上がり、および反転クロック信号＊φの立
ち下がりのタイミング、すなわちラッチモードからスル
ーモードへ移行する時点から少なくともセットアップ時
間ｔＤＳだげ前にデータ信号Ｄが遷移可能であることを
考慮する必要がある。

【００７３】以上がラッチ回路ＦＦ１をスリープモード
からアクティブモードへと遷移させるための一連の手順
となる。

【００７４】次に第二として、図３に基づいて動作を説
明する。

【００７５】まず、図２に於いては、ラッチ回路ＦＦ１
を、スルーモードからラッチモード（φ＝“０”、＊φ
＝“１”）へ遷移してホールド時間ｔＤＨを満足した時
点から、リリース時間ｔＲＬ１を経た後に、通常モード
からデータ保持モード（ＫＰ＝“１”）へと遷移させる
ことができる。又、スイッチ回路ＳＷ１をデータ保持モ
ード（ＫＰ＝“１”）から通常モード（ＫＰ＝“０”）
へ遷移した時点から、リリース時間ｔＲＬ２を経た後
に、データ信号Ｄのセットアップ時間ｔＤＳを満足しつ
つラッチモードからスルーモード（φ＝“１”、＊φ＝
“０”）へと遷移させることができる。

【００７６】以上のように図２に於いては、クロック信
号φおよびクロック反転信号＊φとデータ保持モード信
号ＫＰとの信号位相関係からリリース時間ｔＲＬ１やリ
ムーバル時間ｔＲＭ２などが定義されている。

【００７７】他方、図３に於いては、リセット信号ＲＴ
とデータ保持モード信号ＫＰとの信号位相関係からリリ
ース時間ｔＲＬ３やリムーバル時間ｔＲＭ３などが定義
されている点が大きな相違である。

【００７８】すなわち、ラッチ回路ＦＦ１をスルーモー
ドからラッチモード（φ＝“０”、＊φ＝“１”）へ遷
移してホールド時間ｔＲＨを満足した時点から、リリー
ス時間ｔＲＬ３を経た後に、通常モードからデータ保持
モード（ＫＰ＝“１”）へと遷移させることができる。
また、スイッチ回路ＳＷ１をデータ保持モード（ＫＰ＝
“１”）から通常モード（ＫＰ＝“０”）へ遷移した時
点から、リリース時間ｔＲＬ３を経た後に、リセット信
号ＲＴを非リセットモード（ＲＴ＝“０”）からリセッ
トモード（ＲＴ＝“１”）へと遷移させることができ
る。

【００７９】図４は、本発明の第２の実施例のブロック
図である。図４の実施例は、本発明による半導体集積論
理回路に於いて、特にスリープモード時の省電力化機能
と情報保持機能、およびアクティブモード時のセットあ
るいはリセットの少なくとも一方の機能を併せ持つ順序
回路であって、スリープモードとアクティブモードとの
間を遷移させる場合に於いて、確実且つ安定した両モー
ド間の遷移を実行し得る順序回路の他の例を示す。

【００８０】ラッチ回路ＦＦ２は、図９に示した従来技
術に成るスリープモード時の省電力化機能と情報保持機
能、およびアクティブモード時のリセット機能を併せ持
つラッチ回路ＦＦ２と同一であり、図１に示したスイッ
チ回路ＳＷ１を介してリセット信号ＲＴをラッチ回路Ｆ
Ｆ２に印加した構成である。さらに図４のスイッチ回路
ＳＷ１は、より具体的にトランジスタを使用して実現し
た回路である。

【００８１】機能動作は、既に図１の実施例で示した動
作と同一であるため、ここでは説明を省略し、特にスイ
ッチ回路ＳＷ１をトランジスタで具体的に実現した構成
とその動作について詳しく以下に述べる。

【００８２】スイッチ回路ＳＷ１において、インバータ
回路ＩＮＶ４は、低閾値のｐチャネル型ＭＯＳＦＥＴ
（図示せず）および低閾値のｎチャネル型ＭＯＳＦＥＴ
（図示せず）によって構成される。これらＭＯＳＦＥＴ
のゲート電極は、リセット信号ＲＴが入力される入力端
子に共通接続される。また、これらＭＯＳＦＥＴのドレ
イン電極は、本インバータ回路ＩＮＶ４の出力端子に共
通接続される。更に、これらＭＯＳＦＥＴのソース電極
は、制御トランジスタＨＰ３及びＨＮ３を介して高電位
側電源電圧ＶＤＤおよび低電位側電源電圧ＧＮＤをそれ
ぞれ供給される。本インバータ回路ＩＮＶ４の出力端子
は次段のインバータ回路ＩＮＶ５の入力端子に接続され
る。

【００８３】インバータ回路ＩＮＶ５も、インバータ回
路ＩＮＶ４と同様に、低閾値のｐチャネル型ＭＯＳＦＥ
Ｔ（図示せず）及び低閾値のｎチャネル型ＭＯＳＦＥＴ
（図示せず）によって構成される。インバータ回路ＩＮ
Ｖ５の出力がスイッチ回路ＳＷ１の出力となって、ラッ
チ回路ＦＦ２のリセット端子へ入力される。そして、イ
ンバータ回路ＩＮＶ５を構成する前述のｐチャネル型お
よびｎチャネル型ＭＯＳＦＥＴのソース電極は、制御ト
ランジスタＨＰ３及びＨＮ３を介して高電位側電源電圧
ＶＤＤおよび低電位側電源電圧ＧＮＤをそれぞれ供給さ
れる。

【００８４】制御トランジスタＨＰ３は、高閾値のｐチ
ャネル型ＭＯＳＦＥＴから成り、データ保持モード信号
ＫＰに応答して電気的な接続を導通または遮断すること
ができる。同様に、制御トランジスタＨＮ３は、高閾値
のｎチャネル型ＭＯＳＦＥＴから成り、データ保持モー
ド信号ＫＰの反転信号であるデータ保持モード反転信号
ＫＰＢに応答して電気的な接続を導通または遮断するこ
とができる。

【００８５】本構成により、高電位のデータ保持モード
信号ＫＰ（ＫＰ＝“１”）と低電位のデータ保持モード
反転信号ＫＰＢ（ＫＰＢ＝“０”）が印加されたデータ
保持モード時に於いては、制御トランジスタＨＰ３およ
びＨＮ３が共に遮断状態となって、インバータ回路ＩＮ
Ｖ４およびＩＮＶ５の各々に対する高電位側電源電圧Ｖ
ＤＤおよび低電位側電源電圧ＧＮＤの供給を遮断でき、
且つ制御トランジスタＨＰ３およびＨＮ３は高閾値のｐ
チャネル型およびｎチャネル型ＭＯＳＦＥＴであるため
に、遮断状態に於いてもサブスレショルド漏洩電流が少
なく、リーク電流に基づく消費電力の低減を図ることが
可能となる。

【００８６】更に、このデータ保持モード（ＫＰ＝
“１”、ＫＰＢ＝“０”）に於いては、高閾値のｎチャ
ネル型ＭＯＳＦＥＴから成るプルダウン制御トランジス
タＨＤ１が導通状態となって、スイッチ回路ＳＷ１の出
力を低電位の信号“０”に固定することができる。他
方、通常モード（ＫＰ＝“０”、ＫＰＢ＝“１”）に於
いては、高閾値のｎチャネル型ＭＯＳＦＥＴから成るプ
ルダウン制御トランジスタＨＤ１が遮断状態となるため
に、スイッチ回路ＳＷ１の出力に対しては高インピーダ
ンス状態となって何ら影響を及ぼさない。さらに、プル
ダウン制御トランジスタＨＤ１は高閾値のｎチャネル型
ＭＯＳＦＥＴであるために、遮断状態に於いてもサブス
レショルド漏洩電流が少なく、リーク電流に基づく消費
電力の低減を図ることが可能となる。

【００８７】低電位のデータ保持モード信号ＫＰ（ＫＰ
＝“０”）と高電位のデータ保持モード反転信号ＫＰＢ
（ＫＰＢ＝“１”）が印加された通常モード時に於いて
は、制御トランジスタＨＰ３およびＨＮ３が共に導通状
態となって、インバータ回路ＩＮＶ４およびＩＮＶ５の
各々に対して高電位側電源電圧ＶＤＤおよび低電位側電
源電圧ＧＮＤを供給することができ、且つインバータ回
路ＩＮＶ４およびＩＮＶ５は低閾値のトランジスタから
構成されているために、リセット信号ＲＴを高速にスイ
ッチ回路ＳＷ１の出力へ伝送することができる。

【００８８】図５は、本発明の第３の実施例のブロック
図である。図５の実施例は、本発明による半導体集積論
理回路に於いて、特にスリープモード時の省電力化機能
と情報保持機能、およびアクティブモード時のセットあ
るいはリセットの少なくとも一方の機能を併せ持つ順序
回路であって、スリープモードとアクティブモードとの
間を遷移させる場合に於いて、確実且つ安定した両モー
ド間の遷移を実行し得る順序回路の他の例を示す。

【００８９】ラッチ回路ＦＦ１は、スリープモード時の
省電力化機能と情報保持機能、およびアクティブモード
時のリセットおよびセットの両機能を併せ持ち、図１に
示したスイッチ回路ＳＷ１およびＳＷ２を介してリセッ
ト信号ＲＴおよびセット反転信号ＳＴＢをラッチ回路Ｆ
Ｆ１のリセット端子およびセット反転端子の各々に印加
した構成である。さらに、図５のスイッチ回路ＳＷ１お
よびＳＷ２は、より具体的にトランジスタを使用して実
現した回路である。

【００９０】機能動作は、既に図１の実施例で示した動
作と同一であり、またスイッチ回路ＳＷ１のトランジス
タによる回路構成も同一であるため、それらについては
ここでは説明を省略し、特にスイッチ回路ＳＷ２をトラ
ンジスタで具体的に実現した構成とその動作について詳
しく以下に述べる。

【００９１】スイッチ回路ＳＷ２において、インバータ
回路ＩＮＶ６は、低閾値のｐチャネル型ＭＯＳＦＥＴ
（図示せず）および低閾値のｎチャネル型ＭＯＳＦＥＴ
（図示せず）によって構成される。これらＭＯＳＦＥＴ
のゲート電極は、セット反転信号ＳＴＢが入力される入
力端子に共通接続される。また、これらＭＯＳＦＥＴの
ドレイン電極は、本インバータ回路ＩＮＶ６の出力端子
に共通接続される。さらに、これらＭＯＳＦＥＴのソー
ス電極は、制御トランジスタＨＰ４及びＨＮ４を介して
高電位側電源電圧ＶＤＤおよび低電位側電源電圧ＧＮＤ
をそれぞれ供給される。本インバータ回路ＩＮＶ６の出
力端子は次段のインバータ回路ＩＮＶ７の入力端子に接
続される。

【００９２】インバータ回路ＩＮＶ７も、インバータ回
路ＩＮＶ６と同様に、低閾値のｐチャネル型ＭＯＳＦＥ
Ｔ（図示せず）及び低閾値のｎチャネル型ＭＯＳＦＥＴ
（図示せず）によって構成される。インバータ回路ＩＮ
Ｖ７の出力がスイッチ回路ＳＷ２の出力となって、順序
回路ＦＦ１のリセット端子へ入力される。そして、イン
バータ回路ＩＮＶ７を構成する前述のｐチャネル型およ
びｎチャネル型ＭＯＳＦＥＴのソース電極は、制御トラ
ンジスタＨＰ４及びＨＮ４を介して高電位側電源電圧Ｖ
ＤＤおよび低電位側電源電圧ＧＮＤをそれぞれ供給され
る。

【００９３】制御トランジスタＨＰ４は、高閾値のｐチ
ャネル型ＭＯＳＦＥＴから成り、データ保持モード信号
ＫＰに応答して電気的な接続を導通または遮断すること
ができる。同様に、制御トランジスタＨＮ４は、高閾値
のｎチャネル型ＭＯＳＦＥＴから成り、データ保持モー
ド信号ＫＰの反転信号であるデータ保持モード反転信号
ＫＰＢに応答して電気的な接続を導通または遮断するこ
とができる。

【００９４】本構成により、高電位のデータ保持モード
信号ＫＰ（ＫＰ＝“１”）と低電位のデータ保持モード
反転信号ＫＰＢ（ＫＰＢ＝“０”）が印加されたデータ
保持モード時に於いては、制御トランジスタＨＰ４およ
びＨＮ４が共に遮断状態となって、インバータ回路ＩＮ
Ｖ６およびＩＮＶ７の各々に対する高電位側電源電圧Ｖ
ＤＤおよび低電位側電源電圧ＧＮＤの供給を遮断でき、
且つ制御トランジスタＨＰ４およびＨＮ４は高閾値のｐ
チャネル型およびｎチャネル型ＭＯＳＦＥＴであるため
に、遮断状態に於いてもサブスレショルド漏洩電流が少
なく、リーク電流に基づく消費電力の低減を図ることが
可能となる。

【００９５】更に、このデータ保持モード（ＫＰ＝
“１”、ＫＰＢ＝“０”）に於いては、高閾値のｐチャ
ネル型ＭＯＳＦＥＴから成るプルアップ制御トランジス
タＨＵ１が導通状態となって、スイッチ回路ＳＷ２の出
力を低電位の信号“１”に固定することができる。他
方、通常モード（ＫＰ＝“０”、ＫＰＢ＝“１”）に於
いては、高閾値のｎチャネル型ＭＯＳＦＥＴから成るプ
ルアップ制御トランジスタＨＵ１が遮断状態となるため
に、スイッチ回路ＳＷ２の出力に対しては高インピーダ
ンス状態となって何ら影響を及ぼさない。さらに、プル
アップ制御トランジスタＨＵ１は高閾値のｐチャネル型
ＭＯＳＦＥＴであるために、遮断状態に於いてもサブス
レショルド漏洩電流が少なく、リーク電流に基づく消費
電力の低減を図ることが可能となる。

【００９６】低電位のデータ保持モード信号ＫＰ（ＫＰ
＝“０”）と高電位のデータ保持モード反転信号ＫＰＢ
（ＫＰＢ＝“１”）が印加された通常モード時に於いて
は、制御トランジスタＨＰ４およびＨＮ４が共に導通状
態となって、インバータ回路ＩＮＶ６およびＩＮＶ７の
各々に対して高電位側電源電圧ＶＤＤおよび低電位側電
源電圧ＧＮＤを供給することができ、且つインバータ回
路ＩＮＶ６およびＩＮＶ７は低閾値のトランジスタから
構成されているために、セット反転信号ＳＴＢを高速に
スイッチ回路ＳＷ２の出力へ伝送することができる。

【００９７】図６は、本発明の第４の実施例のブロック
図である。図６の実施例は、本発明による半導体集積論
理回路に於いて、特にスリープモード時の省電力化機能
と情報保持機能、およびアクティブモード時のセットあ
るいはリセットの少なくとも一方の機能を併せ持つ順序
回路であって、スリープモードとアクティブモードとの
間を遷移させる場合に於いて、確実且つ安定した両モー
ド間の遷移を実行し得る順序回路の他の例を示す。

【００９８】この図６の回路は、スイッチ回路ＳＷ１お
よびＳＷ２をより具体的にトランジスタを使用して実現
させたことを除けば、図１の回路と同様である。

【００９９】伝送ゲートＴＭ３およびＴＭ４は、高閾値
のトランジスタ（ＭＯＳＦＥＴ）によって構成される。

【０１００】そこで、伝送ゲートＴＭ３およびＴＭ４
は、データ保持モード信号ＫＰおよびデータ保持モード
信号ＫＰの反転信号であるデータ保持モード反転信号Ｋ
ＰＢに応答して電気的な接続を導通または遮断すること
ができる。伝送ゲートＴＭ３およびＴＭ４は、高電位の
データ保持モード信号ＫＰ（ＫＰ＝“１”）と低電位の
データ保持モード反転信号ＫＰＢ（ＫＰＢ＝“０”）が
印加されたデータ保持モード時に於いて遮断状態とな
り、且つ高閾値のトランジスタで構成されているために
本伝送ゲートＴＭ３およびＴＭ４と導通状態にあるプル
ダウン制御トランジスタＨＤ１およびプルアップ制御ト
ランジスタＨＵ１の各々を介したサブスレショルド漏洩
電流が少なく、リーク電流に基づく消費電力の低減を図
ることが可能となる。

【０１０１】更に、このデータ保持モード（ＫＰ＝
“１”、ＫＰＢ＝“０”）に於いては、高閾値のｎチャ
ネル型ＭＯＳＦＥＴから成るプルダウン制御トランジス
タＨＤ１が導通状態となって、スイッチ回路ＳＷ１の出
力を低電位の信号“０”に固定することができる。他
方、通常モード（ＫＰ＝“０”、ＫＰＢ＝“１”）に於
いては、高閾値のｎチャネル型ＭＯＳＦＥＴから成るプ
ルダウン制御トランジスタＨＤ１が遮断状態となるため
に、スイッチ回路ＳＷ１の出力に対しては高インピーダ
ンス状態となって何ら影響を及ぼさない。さらに、プル
ダウン制御トランジスタＨＤ１は高閾値のｎチャネル型
ＭＯＳＦＥＴであるために、遮断状態に於いてもサブス
レショルド漏洩電流が少なく、リーク電流に基づく消費
電力の低減を図ることが可能となる。

【０１０２】同様に、データ保持モード（ＫＰ＝
“１”、ＫＰＢ＝“０”）に於いては、高閾値のｐチャ
ネル型ＭＯＳＦＥＴから成るプルアップ制御トランジス
タＨＵ１が導通状態となって、スイッチ回路ＳＷ２の出
力を低電位の信号“１”に固定することができる。通常
モード（ＫＰ＝“０”、ＫＰＢ＝“１”）に於いては、
高閾値のｐチャネル型ＭＯＳＦＥＴから成るプルアップ
制御トランジスタＨＵ１が遮断状態となるために、スイ
ッチ回路ＳＷ２の出力に対しては高インピーダンス状態
となって何ら影響を及ぼさない。さらに、プルアップ制
御トランジスタＨＵ１は高閾値のｐチャネル型ＭＯＳＦ
ＥＴであるために、遮断状態に於いてもサブスレショル
ド漏洩電流が少なく、リーク電流に基づく消費電力の低
減を図ることが可能となる。

【０１０３】他方、低電位のデータ保持モード信号ＫＰ
（ＫＰ＝“０”）と高電位のデータ保持モード反転信号
ＫＰＢ（ＫＰＢ＝“１”）が印加された通常モード時に
於いて、伝送ゲートＴＭ３およびＴＭ４は導通状態とな
って、リセット信号ＲＴおよびセット反転信号ＳＴＢの
各々をスイッチ回路ＳＷ１およびＳＷ２の各々の出力へ
伝送することができる。

【０１０４】図７は、本発明の第５の実施例のブロック
図である。図７の実施例は、本発明による半導体集積論
理回路に於いて、特にスリープモード時の省電力化機能
と情報保持機能、およびアクティブモード時のセットあ
るいはリセットの少なくとも一方の機能を併せ持つ順序
回路であって、スリープモードとアクティブモードとの
間を遷移させる場合に於いて、確実且つ安定した両モー
ド間の遷移を実行し得る順序回路の他の例を示す。

【０１０５】この図７の回路は、スイッチ回路ＳＷ１お
よびＳＷ２の伝送ゲートＴＭ３およびＴＭ４をより具体
的にトランジスタを使用して実現させたことを除けば、
図６の回路と同様である。従って、伝送ゲートＴＭ３お
よびＴＭ４の構成について詳しく以下に述べる。

【０１０６】スイッチＳＷ１の伝送ゲートＴＭ３は、高
閾値のｐチャネル型ＭＯＳＦＥＴおよび高閾値のｎチャ
ネル型ＭＯＳＦＥＴによって構成されている。ｎチャネ
ル型ＭＯＳＦＥＴのソース電極およびドレイン電極はｐ
チャネル型ＭＯＳＦＥＴのドレイン電極およびソース電
極にそれぞれ接続され、一対の双方向性を有する電極を
構成している。一方の双方向性を有する電極は、リセッ
ト信号ＲＴが入力されるスイッチＳＷ１の入力端子を構
成している。他方の双方向性を有する電極は、順序回路
ＦＦ１のリセット端子Ｒに接続されるスイッチＳＷ１の
出力端子を構成している。

【０１０７】伝送ゲートＴＭ３の高閾値のｎチャネル型
ＭＯＳＦＥＴのゲート電極にはデータ保持モード反転信
号ＫＰＢが印加され、同様に高閾値のｐチャネル型ＭＯ
ＳＦＥＴのゲート電極には低電位のデータ保持モード信
号ＫＰが印加されている。本構成により、データ保持モ
ードに於いては、高電位のデータ保持モード信号ＫＰ
（ＫＰ＝“１”）および低電位のデータ保持モード反転
信号ＫＰＢ（ＫＰＢ＝“０”）が印加されることにより
伝送ゲートＴＭ３は非導通状態となり、通常モードに於
いては低電位のデータ保持モード信号ＫＰ（ＫＰ＝
“０”）と高電位のデータ保持モード反転信号ＫＰＢ
（ＫＰＢ＝“１”）が印加されることにより導通状態と
なる。

【０１０８】同様に、スイッチＳＷ２の伝送ゲートＴＭ
４も、高閾値のｐチャネル型ＭＯＳＦＥＴおよび高閾値
のｎチャネル型ＭＯＳＦＥＴによって構成されている。
ｎチャネル型ＭＯＳＦＥＴのソース電極およびドレイン
電極はｐチャネル型ＭＯＳＦＥＴのドレイン電極および
ソース電極にそれぞれ接続され、一対の双方向性を有す
る電極を構成している。一方の双方向性を有する電極
は、セット反転信号ＳＴＢが入力されるスイッチＳＷ２
の入力端子を構成している。他方の双方向性を有する電
極は、順序回路ＦＦ１のセット反転端子ＳＢに接続され
るスイッチＳＷ２の出力端子を構成している。

【０１０９】伝送ゲートＴＭ４の高閾値のｎチャネル型
ＭＯＳＦＥＴのゲート電極にはデータ保持モード反転信
号ＫＰＢが印加され、同様に高閾値のｐチャネル型ＭＯ
ＳＦＥＴのゲート電極には低電位のデータ保持モード信
号ＫＰが印加されている。本構成により、データ保持モ
ードに於いては、高電位のデータ保持モード信号ＫＰ
（ＫＰ＝“１”）および低電位のデータ保持モード反転
信号ＫＰＢ（ＫＰＢ＝“０”）が印加されることにより
伝送ゲートＴＭ４は非導通状態となり、通常モードに於
いては低電位のデータ保持モード信号ＫＰ（ＫＰ＝
“０”）と高電位のデータ保持モード反転信号ＫＰＢ
（ＫＰＢ＝“１”）が印加されることにより導通状態と
なる。

【０１１０】図８は本発明に成る半導体集積論理回路に
於いて、特にスリープモード時の省電力化機能と情報保
持機能、およびアクティブモード時のセットあるいはリ
セットの少なくとも一方の機能を併せ持つ順序回路であ
って、スリープモードとアクティブモードとの間を遷移
させる場合に於いて、確実且つ安定した両モード間の遷
移を実行出来得る順序回路の他の実施例を示す。

【０１１１】この図８の回路は、スイッチ回路ＳＷ１お
よびＳＷ２の伝送ゲートＴＭ３およびＴＭ４が図７の回
路の伝送ゲートＴＭ３およびＴＭ４と異なることを除け
ば、図７の回路と同様である、従って、伝送ゲートＴＭ
３およびＴＭ４の構成について詳しく以下に述べる。

【０１１２】伝送ゲートＴＭ３は、高閾値のｐチャネル
型ＭＯＳＦＥＴによって構成されている。ｐチャネル型
ＭＯＳＦＥＴのドレイン電極およびソース電極は一対の
双方向性を有する電極を構成している。一方の双方向性
を有する電極はリセット信号ＲＴが入力されるスイッチ
ＳＷ１の入力端子を構成している。他方の双方向性を有
する電極は順序回路ＦＦ１のリセット端子Ｒに接続され
るスイッチＳＷ１の出力端子を構成している。

【０１１３】伝送ゲート３の高閾値のｐチャネル型ＭＯ
ＳＦＥＴのゲート電極には、データ保持モード信号ＫＰ
が印加されている。本構成により、データ保持モードに
於いては、高電位のデータ保持モード信号ＫＰ（ＫＰ＝
“１”）が印加されることにより伝送ゲートＴＭ３は非
導通状態となり、通常モードに於いては、低電位のデー
タ保持モード信号ＫＰ（ＫＰ＝“０”）が印加されるこ
とにより導通状態となる。

【０１１４】伝送ゲートＴＭ４は、高閾値のｎチャネル
型ＭＯＳＦＥＴによって構成されている。ｎチャネル型
ＭＯＳＦＥＴのソース電極およびドレイン電極は一対の
双方向性を有する電極を構成している。一方の双方向性
を有する電極はセット反転信号ＳＴＢが入力されるスイ
ッチＳＷ２の入力端子を構成している。他方の双方向性
を有する電極は順序回路ＦＦ１のセット反転端子ＳＢに
接続されるスイッチＳＷ２の出力端子を構成している。

【０１１５】伝送ゲート４の高閾値のｎチャネル型ＭＯ
ＳＦＥＴのゲート電極には、データ保持モード反転信号
ＫＰＢが印加されている。本構成により、データ保持モ
ードに於いては、低電位のデータ保持モード反転信号Ｋ
ＰＢ（ＫＰＢ＝“０”）が印加されることにより伝送ゲ
ートＴＭ４は非導通状態となり、通常モードに於いて
は、高電位のデータ保持モード反転信号ＫＰＢ（ＫＰＢ
＝“１”）が印加されることにより導通状態となる。

【０１１６】さらに、スイッチ回路ＳＷ１の通常モード
に於いて、データ保持モード信号ＫＰ（ＫＰ＝“０”）
に印加する低電位の信号電圧（ＫＰ＝“０”）を、低電
位側電源電圧ＧＮＤ（＝０Ｖ）に高閾値のｐチャネル型
ＭＯＳＦＥＴ閾値電圧（Ｖｔｐ＜０Ｖ）分を加算した電
圧（０＋Ｖｔｐ＝０−｜Ｖｔｐ｜＝Ｖｔｐ＜０Ｖ）に等
しくすることによって、低電位側電源電圧ＧＮＤのリセ
ット信号ＲＴ（ＲＴ＝“０”）が伝送ゲートＴＭ３を介
しスイッチ回路ＳＷ１の出力へ伝送された場合にも同一
の信号電圧、すなわち低電位側電源電圧ＧＮＤ（＝０
Ｖ）を伝送することが可能となる。

【０１１７】同様に、スイッチ回路ＳＷ２の通常モード
に於いて、データ保持モード反転信号ＫＰＢ（ＫＰＢ＝
“１”）に印加する高電位の信号電圧（ＫＰＢ＝
“１”）を、高電位側電源電圧ＶＤＤに高閾値のｎチャ
ネル型ＭＯＳＦＥＴ閾値電圧（Ｖｔｎ＞０Ｖ）分を加算
した電圧（ＶＤＤ＋Ｖｔｎ＞０Ｖ）に等しくすることに
よって、高電位側電源電圧ＶＤＤのセット反転信号ＳＴ
Ｂ（ＳＴＢ＝“１”）が伝送ゲートＴＭ４を介しスイッ
チ回路ＳＷ２の出力へ伝送された場合にも同一の信号電
圧、すなわち高電位電圧ＶＤＤの電圧を伝送することが
可能となる。

【０１１８】

【発明の効果】以上説明したように本発明によれば、ス
リープ時のデータ（情報）保持機能を有し、且つこの保
持機能を損なうことなくリセット機能あるいはセット機
能も併せ持つ順序回路を得ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のブロック図である。

【図２】図１の実施例の動作を説明するためのタイムチ
ャートである。

【図３】図１の実施例の動作を説明するためのもう一つ
のタイムチャートである。

【図４】本発明の第２の実施例のブロック図である。

【図５】本発明の第３の実施例のブロック図である。

【図６】本発明の第４の実施例のブロック図である。

【図７】本発明の第５の実施例のブロック図である。

【図８】本発明の第６の実施例のブロック図である。

【図９】従来の順序回路のブロック図である。

【図１０】図９の順序回路の動作を説明するためのタイ
ムチャートである。

【符号の説明】

ＦＦ１順序回路（例えば、ラッチ回路ＦＦ２に相
当）ＳＷ１スイッチ回路ＳＷ２スイッチ回路ＦＦ２ラッチ回路

Claims

【特許請求の範囲】

【請求項１】ラッチ回路入力信号（Ｄ）を受け、ラッ
チ回路出力信号（Ｑ）を生成するラッチ回路（ＦＦ１）
を有する順序回路であって、前記ラッチ回路は、前記ラ
ッチ回路入力信号のラッチ機能を実行可能な状態である
アクティブモードと前記ラッチ機能を停止した状態であ
るスリープモードとを有すると共に、リセット端子
（Ｒ）を有し、アクティブモード時に前記リセット端子
に所定の論理レベルのリセット信号が入力されると、前
記ラッチ回路は、前記ラッチ回路出力信号をリセットす
るものである前記順序回路において、前記ラッチ回路がスリープモードにある間は、前記リセ
ット端子への前記リセット信号の入力を禁止し、スリー
プモードに遷移する前の前記ラッチ回路の内部データの
状態がスリープモード中に破壊されることを防ぐ内部デ
ータ破壊防止手段（ＳＷ１）を備えたことを特徴とする
順序回路。
【請求項２】請求項１に記載の順序回路において、前記ラッチ回路は、スリープモードの間に、スリープモ
ードに遷移する前の前記ラッチ回路の内部データを保持
データとして保持するデータ保持回路（ＩＮＶ３）を更
に有し、前記内部データ破壊防止手段は、前記ラッチ回路がスリ
ープモードにある間は、前記リセット端子への前記リセ
ット信号の入力を禁止し、前記データ保持回路に保持さ
れている保持データがスリープモード中に破壊されるこ
とを防ぐものであることを特徴とする順序回路。
【請求項３】請求項１に記載の順序回路において、前記ラッチ回路は、セット端子（ＳＢ）を更に有し、ア
クティブモード時に前記セット端子に所定の論理レベル
のセット信号が入力されると、前記ラッチ回路は、前記
ラッチ回路出力信号をセットするものであり、前記ラッチ回路がスリープモードにある間は、前記セッ
ト端子への前記セット信号の入力を禁止し、スリープモ
ードに遷移する前の前記ラッチ回路の内部データの状態
がスリープモード中に破壊されることを防ぐ別の内部デ
ータ破壊防止手段（ＳＷ２）を備えたことを特徴とする
順序回路。
【請求項４】請求項３に記載の順序回路において、前記ラッチ回路は、スリープモードの間に、スリープモ
ードに遷移する前の前記ラッチ回路の内部データを保持
データとして保持するデータ保持回路（ＩＮＶ３）を更
に有し、前記別の内部データ破壊防止手段は、前記ラッチ回路が
スリープモードにある間は、前記セット端子への前記セ
ット信号の入力を禁止し、前記データ保持回路に保持さ
れている保持データがスリープモード中に破壊されるこ
とを防ぐものであることを特徴とする順序回路。
【請求項５】ラッチ回路入力信号（Ｄ）を受け、ラッ
チ回路出力信号（Ｑ）を生成するラッチ回路（ＦＦ１）
を有する順序回路であって、前記ラッチ回路は、前記ラ
ッチ回路入力信号のラッチ機能を実行可能な状態である
アクティブモードと前記ラッチ機能を停止した状態であ
るスリープモードとを有すると共に、セット端子（Ｓ
Ｂ）を有し、アクティブモード時に前記セット端子に所
定の論理レベルのセット信号が入力されると、前記ラッ
チ回路は、前記ラッチ回路出力信号をセットするもので
ある前記順序回路において、前記ラッチ回路がスリープモードにある間は、前記セッ
ト端子への前記セット信号の入力を禁止し、スリープモ
ードに遷移する前の前記ラッチ回路の内部データの状態
がスリープモード中に破壊されることを防ぐ内部データ
破壊防止手段（ＳＷ２）を備えたことを特徴とする順序
回路。
【請求項６】請求項５に記載の順序回路において、前記ラッチ回路は、スリープモードの間に、スリープモ
ードに遷移する前の前記ラッチ回路の内部データを保持
データとして保持するデータ保持回路（ＩＮＶ３）を更
に有し、前記内部データ破壊防止手段は、前記ラッチ回路がスリ
ープモードにある間は、前記セット端子への前記セット
信号の入力を禁止し、前記データ保持回路に保持されて
いる保持データがスリープモード中に破壊されることを
防ぐものであることを特徴とする順序回路。