KR950009681B1 - 순서 선택 우선의 임의/순서 선택회로 - Google Patents

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Abstract

내용 없음.

Description

순서 선택 우선의 임의/순서 선택회로
제1도는 종래의 임의 선택 회로도.
제2도는 종래의 순서 선택 회로도.
제3도는 종래의 임의 선택과 순서 선택을 겸한 회로도.
제4도는 종래의 일반적인 T형 주종 플립플롭의 내부블럭도.
제5도는 본 발명에 따른 순서 선택 우선의 임의 선택과 순서 선택을 겸한 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 2진 해독기 2 : 비동기식 2진 계수기
3 : 동기식 2진 계수기 4 : 주(Master)플립플롭
5 : 종(Slave) 플립플롭 F1~Fn : 플립플롭
I1~In+2 : 인버터 N1~Nn-1 : 낸드게이트
S1~Sn+1 : 스위치 A1 : 앤드게이트
T1~TK+2 : 트랜스미션 게이트 O1,O2 : 오와게이트
본 발명은 임의 선택과 순서 선택을 겸한 회로에 관한 것으로 특히, 순서 선택시 임의 선택이 되었을 경우 임의 선택을 수행한 뒤 순서 선택을 계속 수행하도록한 순서 선택 우선의 임의/순서 선택 겸용 회로에 관한 것이다.
종래의 기술 내용을 첨부한 도면을 참조하여 설명하면 다음과 같다.
첨부도면 제1도는 기존의 임의 선택 회로로서, 전원(VDD)은 절환스위치(S1~Sn)의 일절환단자에, 전원(Vss)은 절환 스위치(S1~Sn)의 타절환단자에 각각 접속되고, 스위치(S1~Sn)의 공통단자는 2진 해독기(1)의 입력단(I1~In)에 접속되어 구성되며, 사용자가 스위치(S1~Sn) 중 선택적으로 전원(VDD)이나 전원(Vss)에 접속시키면 2진 해독기(1)에서는 입력단에 하이(=VDD)이나 로우(=Vss)가 인가되고, 2진 해독기(1)에서는 그에 따른 출력을 하므로서 임의 선택을 하게 된다.
첨부도면 제2도는 기존의 순서 선택 회로로서 플립플롭의 출력단이 다음 플립플롭의 출력단에 접속되도록 연결된 플립플롭(F1~Fn)의 출력단과 클럭단의 접속점의 2진 해독기(1)의 각 입력단에 각각 접속되어 구성되며, 클럭(CL)이 순차적으로 입력되면 출력이 000---000, 000---001, 000---010의 순서로 2진 해독기(1)에 입력되어 2진 해독기의 출력이 순서적으로 나타나므로 순서 선택회로가 된다.
또한 첨부도면 제3도는 상기한 제1도의 임의 선택 회로와 제2도의 순서 선택 회로의 기능을 겸한 기존의 임의 선택과 순서 선택을 겸한 회로로서, 클럭(CL)이 인가되는 플립플롭(F1)의 반전출력(Q1) 및 인버터(I1)의 출력단은 낸드게이트(N1)에 접속되고, 낸드게이트(N1)의 출력단은 플립플롭(F2)과 인버터(I2)를 각각 거쳐 낸드게이트(N2)에 접촉되며, 낸드게이트(N2)의 출력단은 플립플롭(F3)과 인버터(I3)를 각각 거쳐 낸드게이트(N3)에 접속되도록 되어 플립플롭(F1~Fn)과 인버터(I1~In-1), 낸드게이트(N1~Nn-1)로 동기식 2진 계수기(3)를 구성하고, 동기식 2진 계수기(3)의 각 플립플롭(F1~Fn)의 출력단(Q1~Qn)은 2진 해독기(1)의 각 입력단 및 스위치(S1~Sn)의 공통단자에 각각 접속되며, 스위치(S1~Sn)의 일절환 단자는 전원(VDD)에, 타절환 단자는 전원(Vss)에 각각 접속되어 구성되며, 상기 플립플롭(F1)의 구성은 제4도에 도시된 바와같이, 주 플립플롭(4)과 종 플립플롭(5) 및 인버터(In)로 구성되어 있다.
상기와 같은 구성에서 임의 선택시에는 스위치(S1~Sn)의 조작에 따라 2진 해독기에 입력이 가해져 동작이 되며, 순서 선택시에는 스위치(S1~Sn)는 로우(=Vss) 상태로 되고 플립플롭(F1~Fn)이 모두 프리세트된 후 클럭(CL)에 의해 동기식 2진 계수기(3)에서 2진 카운팅을 하여 2진 해독기(1)에 입력되면 2진 해독기(1)는 순차적으로 출력을 하게 된다.
그러나 기존의 임의 선택 회로나 순서 선택 회로는 생산자의 설계에 의해 생산되어 사용자에게 공급되어 사용자는 그의 사용에 불편함이 많으며, 임의 선택과 순서 선택을 겸한 회로는 순서 선택을 재시행하기 위해서는 플립플롭을 다시 프리세트 시켜야 하며, 임의 선택 이전에 행하던 순서 선택을 재시행 할 수 없는 문제점이 있었다.
본 발명은 상기한 문제점을 해결하여 임의 선택후 이전에 행하던 순서 선택을 계속할 수 있도록한 것으로서 첨부한 도면을 참조하여 그의 기술구성을 설명하면 다음과 같다.
첨부도면 제5도는 본 발명의 구성을 보인 회로로서, 전원(VDD)이 일절환단자에 연결된 절환 스위치(Sn+1)의 공통단자는 인버터(In+1)의 출력과 함께 트랜스미션 게이트(T1, T3, T4, Tb---)의 제어단에 연결되고, 클럭(CL)은 트랜스미션 게이트(T1)를 통해 플립플롭(F1)의 클럭단(CK1)에 인가됨과 동시에 오아게이트(O1)의 입력단에 연결되며, 스위치(Sn+1)의 공통단자와 전원(VDD)에 입력단이 연결된 앤드게이트(A1)의 출력과 앤드게이트(A1)의 출력이 인가되는 인버터(In+2)의 출력에 의해 제어되는 트랜스미션 게이트(T2)를 통해 전원(VDD)이 상기플립플롭(F1)의 클럭단에 연결되고, 플립플롭(F1)의 출력단(Q1)은 스위치(Sn+1)와 인버터(In+1)의 출력에 의해 제어되는 트랜스미션(T3)에 의해 2진 해독기(1)와 오아게이트(O1)의 입력단에 연결되며, 오아게이트(O1)의 출력단은 스위치(Sn+1)와 인버터(In+1)의 제어를 받는 트랜스미션 게이트(T4)와 오아게이트(O2)의 입력단에 접속되는 구성을 다단으로 연결하고, 일절환 단자가 전원(VDD)에, 타절환 단자가 전원(Vss)에 접속된 스위치(S1~Sn)의 공통단자는 오아게이트(O1, O2---)의 입력단을 거쳐 2진 해독기(1)의 입력단에 각각 연결되며 이때 플립플롭은 제4도에 도시된 바와같이 T형 주종 플립플롭으로 구성되어 있다.
상기한 바와 같이 구성된 본 발명의 동작 및 작용효과는 다음과 같다.
먼저 스위치(Sn+1)가 접지단에 연결되어 루어 레벨이 되면 트랜스미션 게이트(T1)를 통해 클럭(CL)이 플립플롭(F1)의 클럭단에 인가되며, 이에 플립플롭(F1)의 출력단에 연결된 트랜스미션 게이트(T3)도 동작되어 T형 주종 플립플롭(T1)의 출력은 입력된 클럭(CL)의 상승 모서리에 상태가 변하므로 클럭(CL)이 1/2 분주된 출력이 2진 해독기(1)로 인가되고, 오아게이트(O1)와 트랜스미션 게이트(T4)를 통해 다음단의 플립플롭(F2)에 입력된다.
또한 플립플롭(F2)도 플립플롭(F1)에서 1/2분주된 클럭을 인가받아 출력하므로 상기한 동작과 마찬가지로 트랜스미션 게이트(T6)를 통해 클럭(CL)에 대해 1/4 분주되어 2진 해독기(1)의 입력단과 오아게이트(O2)의 입력단으로 전달되고, 이 과정을 마지막단의 플립플롭(Fn)까지 반복한다.
따라서 2진 해독기(1)에 입력되는 신호는 000---000→000---001→000---010→000-011→---의 순서로 바뀌며, 2진 해독기(1)는 순서 선택기의 기능을 수행하게 된다.
이 상태에서 스위치(Sn+1)를 전원(VDD)에 연결하면 트랜스미션 게이트(T1, T3, T4, T6---)가 차단되어 클럭(CL)과 플립플롭(F1~Fn)의 출력은 차단되며, 이때 앤드게이트(A1)의 출력이 하이가 되어 트랜스미션 게이트(T2, T5---)가 동작되므로 전원(VDD)에 의해 플립플롭(F1~Fn)의 클럭단은 하이 레벨 전위로 고정되고 이에 따라 플립플롭(F1~Fn)은 스위치(S1~Sn)를 전원(VDD)에 연결하기 전의 상태(=순서 선택 상태)를 유지하게 된다.
이후 스위치(S1~Sn)에 의한 임의 선택동작이 수행되며, 임의 선택 동작이 끝나 스위치(Sn+1)를 접지단에 연결하면 플립플롭(F1~Fn)에 의해 기억되어 있던 상태로 부터 순서 선택 동작이 계속된다.
상기한 바와 같이 본 발명은 순서 선택 동작 중 임의 선택 동작이 수행되면 순서 선택 동작이 중지되었던 상태를 기억하여 임의 선택 동작이 끝나면 다시 이전의 순서 선택 동작을 계속 수행 할 수 있는 효과를 갖게 된다.

Claims (1)

  1. 임의/순서 선택 절환용 스위치(Sn+1)에 의해 제어되어 플립플롭(F1~Fn)에 인가되는 클럭(CL)을 제어하는 트랜스미션 게이트(T1, T4, ---TK)와, 순서 선택 동작시에 상기 클럭(CL)을 인가받아 순차적인 출력을 하도록 다단으로 연결된 플립플롭(F1~Fn)과, 임의/순서 선택 절환용 스위치(Sn+1)에 의해 제어되어 2진 해독기(1)에 입력되는 상기 플립플롭(F1~Fn)의 출력(Q1, Q2---Qn)을 제어하는 트랜스미션 게이트(T3, T6---TK+1)와 앤드게이트(A1)의 출력에 의해 제어되어 순서 선택 동작 중인 플립플롭(F1~Fn)의 상태를 유지시켜주는 트랜스미션 게이트(T2, T5---TK1)와 임의 선택 동작시 2진 해독기(1)의 입력 상태를 제어하는 스위치(S1~Sn)를 포함하여 구성된 것을 특징으로 하는 순서 선택 우선의 임의/순서 선택회로.
KR1019880008111A 1988-06-30 1988-06-30 순서 선택 우선의 임의/순서 선택회로 KR950009681B1 (ko)

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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04214299A (ja) * 1990-12-10 1992-08-05 Mitsubishi Electric Corp シフトレジスタ
JP3372970B2 (ja) * 1992-09-02 2003-02-04 シャープ株式会社 自己同期型転送制御回路
US5504441A (en) * 1994-08-19 1996-04-02 International Business Machines Corporation Two-phase overlapping clocking technique for digital dynamic circuits
US6037801A (en) * 1997-10-27 2000-03-14 Intel Corporation Method and apparatus for clocking a sequential logic circuit
JP2000114935A (ja) * 1998-10-02 2000-04-21 Nec Corp 順序回路
US9910819B2 (en) * 2013-03-11 2018-03-06 Microchip Technology Incorporated Two-wire serial interface and protocol

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1415169A (en) * 1971-11-29 1975-11-26 Philips Nv Timed programme switching arrangement
US4027175A (en) * 1973-09-20 1977-05-31 National Research Development Corporation Threshold logic gates
JPS5532180A (en) * 1978-08-29 1980-03-06 Toyoda Mach Works Ltd Sequence controller capable of connecting plurality of external equipments
DE3009945A1 (de) * 1979-03-15 1980-09-18 Nippon Electric Co Integrierter, logischer schaltkreis mit funktionspruefung
US4568841A (en) * 1983-03-28 1986-02-04 Digital Equipment Corporation Flexible timing circuit
JPS60109921A (ja) * 1983-11-18 1985-06-15 Fujitsu General Ltd シ−ケンス回路
US4802120A (en) * 1984-10-30 1989-01-31 Tandy Corporation Multistage timing circuit for system bus control
JPH01149516A (ja) * 1987-12-04 1989-06-12 Mitsubishi Electric Corp クロック発生装置
US4873671A (en) * 1988-01-28 1989-10-10 National Semiconductor Corporation Sequential read access of serial memories with a user defined starting address

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