JPH01149516A - クロック発生装置 - Google Patents

クロック発生装置

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JPH01149516A
JPH01149516A JP62308195A JP30819587A JPH01149516A JP H01149516 A JPH01149516 A JP H01149516A JP 62308195 A JP62308195 A JP 62308195A JP 30819587 A JP30819587 A JP 30819587A JP H01149516 A JPH01149516 A JP H01149516A
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JP
Japan
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clock
gate
circuit
signal
output
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JP62308195A
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Hiroyuki Kawai
浩行 河合
Shinichi Nakagawa
伸一 中川
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
    • H03K5/1502—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs programmable
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
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  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Manipulation Of Pulses (AREA)
  • Pulse Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はクロック発生装置に関し、更に詳述すれば、高
速で動作するディジタル・シグナル・プロセッサ等で必
要なより高周波数のクロックを発生するクロック発生装
置に関する。
〔従来の技術〕
第４図は従来の４相ノン・オーバラップ・クロックの発
生装置の構成を示す回路図、第５図はそのタイミングチ
ャートである。
図中１は２分周回路であり、このＡ分周回路ｌはその外
部から入力される外部クロックＥＣＬＫを％に分周した
、即ち外部クロックｎｃｌＪの２倍の周期を有する信号
Ａ及びＢを生成する。
このＡ分周回路ｌは、ＡＮＤゲート２，３、ＮＯＲゲー
ト４，５、ＯＲゲート６．７及びＮＡＮＤゲート８．９
等にて構成されている。
具体的には、外部クロ７りＥＣＬＫがＡＮＤゲート２゜
３及びＯＲゲート６に入力され、ＡＮＤゲート２の出力
がＮＯＲゲート４に入力されており、ＡＮＤゲート３の
出力はＮＯＲゲート５に入力されている。　　ＮＯＲゲ
ート４の出力りはＮＯＲゲート５及びＯＲゲート６に入
力されており、ＮＯＲゲート５の出力はＮＯＲゲート４
及びＯＲゲート７に入力されている。
一方、ＯＲゲート６の出力はＮＡＮＤゲート８に入力さ
れ、ＮＡＮＤゲートの出力Ｂは前述のＡＮＤゲート３及
びＮＡＮＤゲート９に入力されている他、Ａ分周回路１
の外部へ出力されている。更に、ＯＲゲート７の出力は
ＮＡＮＤゲート９に入力され、°このＮＡＮＤゲート９
の出力はＡＮＤゲート２及びＮＡＮＤゲート８に入力さ
れている他、２分周回路１の外部へ出力されている。
１０ばＮＡＮＤゲート９の出力Ａと外部クロックｌ１ｉ
ＣＬＫとの論理積をとることにより第１のクロックφ宣
を出力するＡＮＤゲートである。
１１はＮＡＮＤゲート８の出力Ｂと外部クロックＥＣＬ
Ｋの反転信号との論理積をとることにより第２のクロッ
クφ２を出力するＡＮＤゲートである。
１２はＮＡＮＤゲート８の出力Ｂと外部クロックＥＣＬ
Ｋとの論理積をとることにより第３のクロックφ３を出
力するＡＮＤゲートである。
１３はＮＡＮＯゲート９の出力Ａと外部クロックＥＣＬ
Ｋの反転信号との論理積をとることにより第４のクロッ
クφ、を出力するＡＮＤゲートである。
そして、へＮＯゲーＮＯの出力である第１のクロックφ
１がインパーク１４を介してＡＮＤゲート１１の入力と
されており、ＡＮＤゲート１１の出力である第２のクロ
ックφ２がインバータ１５を介してＡＮＤゲート１２の
入力とされており、ＡＮＤゲート１２の出力である第３
のクロックφ３がインバータ１６を介してＡＮ［１ゲー
ト１３の入力とされており、ＡＮＤゲート１３の出力で
ある第４のクロックφ３がインバータ１７を介してＡＮ
Ｄゲート１０の入力とされている。
このような従来のパルス発生回路の動作は以下の如くで
ある。
２分周回路１に外部クロックＨＣＬＫが入力されると信
号Ａは外部クロックＥＣＬＫの立下がりに同期してロー
レベルに転じ、次の外部クロックＩＩＣＬＫの立下がり
に同期してハイレベルに転じる。
信号Ｂは外部クロックｆＩＣＬＫの立下がりに同期して
ローレベルに転じ、次の外部クロックＢＣＬＫの立下が
りに同期してハイレベルに転じる。
信号Ｃは外部クロックＥＣＩＪの立上がりに同期しテハ
イレベルからローレベルに転じ、次の外部クロックＥＣ
ＬＫの立上がりに同期してローレベルからハイレベルに
転じる。
信号りは外部クロックＥＣＬＸの立上がりに同期してハ
イレベルからローレベルに転じ、外部クロックＦＩＣＬ
Ｋの次の立上がりに同期してローレベルからハイレベル
に転じる。
ところで、第１のクロックφ１は、外部クロックＥＣＬ
Ｋ、信号Ａ及びインバータ１７の出力である第４のクロ
ックφ、の反転信号が入力されるＡＮＤゲート１０の出
力である。従って、第４のクロックφ４がハイレベルで
ある期間には第１のクロックφ１はハイレベルになるこ
とは禁じられるので、第１のクロックφ１と第４のクロ
ックφ４とのオーバラップは防止される。
また第２のクロックφ２は、外部クロックＥＣＬＫの反
転信号、信号Ｂ及びインバータ１４の出力である第１の
クロックφ１の反転信号が入力されるＡＮＤゲート１１
の出力である。従って、第１のクロックφ１がハイレベ
ルである肋間には第２のクロックφ２はハイレベルにな
ることは近似られるので、第２のクロックφ２と第１の
クロックφ１とのオーバラップは防止される。
また第３のクロックφ３は、外部クロックＥＣＬＫ。
信号Ｂ及びインバータ１５の出力である第２のクロック
φ２の反転信号が入力されるＡＮＤゲート１２の出力で
ある。従って、第２のクロックφ２がハイレベルである
期間には第３のクロックφ３はハイレベルになることは
禁じられるので、第３のクロックφ３と第２のクロック
φ２とのオーバランプは防止きれる。
更に第４のクロックφ、は、外部クロックＥＣＬＫの反
転信号、信号Ａ及びインバータ１６の出力である第３の
クロックφ３の反転信号が入力されるＡＮＤゲート１３
の出力である。従って、第３のクロックφ３がハイレベ
ルである期間には第４のクロックφ、はハイレベルにな
ることは近似られるので、第４のクロックφ４と第３の
クロックφ３とのオーバラップは防止される。
以上により、第１〜第４のクロックφ１からφ４はノン
・オーバラップの４相クロツクになってい以上のような
従来のクロック発生回路では、回路規模が比較的太き（
、また発生クロックの周波数を任意に変更することは出
来ない。
また、ディジタル・シグナル・プロセッサの近年の性能
向上に伴い、プロセッサ内部で使用されるクロックはよ
り高い周波数が要求されるが、外部からクロックを与え
るための水晶発振器等の制約からより高い周波数帯域で
デユーティ比５０％以上の外部クロックを得ることは困
難になっている。
しかし、上述のような従来のクロック発生回路では、外
部クロックＥＣＬ）ｌが４つのＡＮＤゲート１０〜１３
に与えられるため、第１〜第４のクロックφ１〜φ鴫の
波形は外部クロックＥＣＬＫの波形に依存する。このた
め、プロセッサに必要なスペック、たとえば周波数、ノ
ン・オーバラップであること等の条件を満たすクロック
を得ることが困難になっている。
本発明はこのような事情に鑑みてなされたものであり、
外部から任意に設定した値により、ノン・オーバラップ
クロックの周波数を変更し得、また外部クロックのデユ
ーティ比に依存することなくパルス幅が一定のクロック
を発生することを可能としたクロック発生装置の提供を
目的とする。
〔問題点を解決するための手段〕
本発明のクロック発生装置は、ＲＳフリップフロ７ブと
このＲＳＳフリップフロップ一方の出力のパルス幅を規
定するための遅延回路とを含む単相のパルス発生回路複
数を、ＲＳフリップフロップの他方の出力の次段のパル
ス発生回路への伝播を制御するゲートを介在させてカス
ケード接続し、各ゲートの開閉制御により最終的なりロ
ングの周波数を変更し得るように構成しである。
〔作用〕
本発明のクロック発生装置では、各単相のクロックのパ
ルス幅は遅延回路による遅延時間により決定されるので
、外部クロックの波形には依存せず、また各単相のパル
ス発生回路間を接続しているゲートの開閉制御により出
力クロックの周波数が変更が可能になる。
〔発明の実施例〕
以下、本発明をその実施例を示す図面に基づいて詳述す
る。
第１図は本発明に係るクロック発生装置の構成を示すブ
ロック図、第２図はその各クロック発生回路の具体的な
構成を示す回路図である。
図中２００はデコーダであり、出力クロックの周波数を
指示する３ビツトの入力ａＯ＋ａｌ＋ａ２をデコードし
て出力ｂｏ、ｂ１．ｂ２として出力する。
図中２０１ａ〜２０１ｄはそれぞれ４相のノン・オーバ
ラップのクロック発生回路であり、２０１ａと２０１ｂ
との間、２０１ｂと２０１ｃとの間及び２０１ｃと２０
１ｄとの間はそれぞれゲート回路２０２．２０３．２０
４にて接続され、全体としてカスケード接続されている
。
なお、各ゲート回路２０２，２０３．２０４はそれぞれ
、ドレインを前段のクロック発生回路の出力端子ＣＯに
、ソースを次段のクロック発生回路の入力端子ＣＩに接
続され、ゲートにデコーダ２００の出力ｂＯ，ｂｌ。
ｂ２が与えられている。
各クロック発生回路２０１ａ〜２０１ｄはそれぞれ後述
するように４相のクロックφ０〜φ３を発生するが、各
クロック発生回路２０１ａ〜２０１ｄのそれぞれの第１
のクロックφ０は４人力の第１のＯＲゲート２００に、
それぞれの第２のクロックφ１は４人力の第２のＯＲゲ
ート２０６に、それぞれの第３のクロックφ２は４人力
の第３のＯＲゲート２０７に、それぞれの第４のり９ツ
クφ３は４人力の第４のＯＲゲート２０８に入力されて
いる。
なお、各ＯＲゲート２０５〜２０８はそれぞれ信号７０
１Ｔ　、、　Ｔ　２＋　Ｔ　３を出力する。
次に第２図を参照してクロック発生回路２０１ａ〜２０
１ｄそれぞれの構成を説明する。
第２図において、１０９ａ〜１０９ｄはそれぞれ単相の
パルス発生回路であり、各クロック発生回路２０１ａ〜
２０１ｄはこのパルス発生回路１０９ａ〜１０９ｄをカ
スケード接続して構成されている。
各パルス発生回路１０９ａ〜１０９ｄには、リセット信
号Ｒ３Ｔが与えられると共に外部クロックＥＣＬＫまた
は前段のクロック発生回路２０１ａ〜２０１ｃからの出
力が入力ＣＩ２に与えられている。この入力ＣＩ２はＡ
ＮＤゲート１０６に与えられる他、遅延回路１０１にて
遅延されて更にインバータ１０２にて反転された信号Ｘ
がＡＮＤゲート１０５に与えられる。
一方、リセット信号Ｒ３ＴはＯＲゲート１０３に与えら
れており、このＯＲゲート１０３の出力Ｙは遅延回路１
０７にて遅延されてＲＳフリンプフロップ１０Ｂのリセ
ット端子Ｒに与えられる他、インバータ１０４にて反転
されて前述のＡＮＤゲート１０５に与えられている。そ
して、この＾ＮＤゲート１０５の出力は前′　述のＡＮ
Ｄゲート１０６に与えられており、このＡＮＤゲート１
０６の出力がＲＳフリップフロップ１０８のセット端子
Ｓに与えられている。
各ＲＳフリップフロップ１０Ｂの反転出力端子口は次段
のパルス発生回路１０９ｂ〜１０９ｄまたは次段のクロ
ック発生回路２０１ｂ〜２０１ｄへの出力ＣＯになって
おり、出力端子Ｑはそれぞれの出力クロックφ０〜φ３
になっている。
次に上述の如き構成の本発明のクロック発生装置の動作
について、その動作説明のための第３図のタイミングチ
ャートを参照して以下に説明する。
まず、各クロック発生回路２０１ａ〜２０１ｄそれぞれ
の動作は以下の如くである。
リセット信号Ｒ３丁がハイレベルに維持されていると、
ＯＲゲート１０３の出力Ｙがハイレベルに維持される。
遅延回路１０７の遅延時間はＴｃに設定されており、こ
の出力であるＲＳフリップフロップ１０Ｂのリセット端
子Ｒへの入力は、ＯＲゲート１０３の出力Ｙがハイレベ
ルに転じた後時間Ｔｃだけ遅延してハイレベルに転じる
。
この結果、ＲＳＳフリップフロップ１０の出力端子Ｑは
ローレベルに、反転出力端手回はハイレベルにそれぞれ
転じる。
ＯＲゲート１０３がハイレベルの場合にはインバータ１
０４の出力はローレベルになるので、ＡＮＩ）ゲート１
０５及びＡＮＤゲート１０６はローレベルになり、ＲＳ
フリップフロップ１０８のセット端子Ｓ入力はローレベ
ルになる。従って、このようなリセット信号により各Ｒ
Ｓフリップフロップ１０Ｂの出力端子Ｑがローレベルに
なる。
この後、リセット信号Ｒ５Ｔがローレベルに転じると、
ＲＳフリップフロップ１０８のセット端子Ｓ及びリセッ
ト端子Ｒへの入力が共にローレベルになるので、ＲＳフ
リソプフロッ１１０Ｂの両出力端子Ｑ。
回の出力はそれ以前の状態を維持する。
このような初期動作の後、第１段目のクロック発生回路
２０１ａの入力端子ＣＩに周期Ｔａ、ハイレベル期間丁
すの外部クロックＥＣＬＫが入力されると本発明回路の
動作が開始される。
なお、以下では出力クロックの周波数を指示するデコー
ダ２００への入力ａ　Ｏ＋　ａ　Ｉｎ　ａ　２が１００
”、換言すれば外部クロックＥＣＬＫの４倍の周波数の
クロックを出力するように指示された場合の動作につい
て説明する。なおこの場合には、各クロック発生回路２
０１ａ〜２０１ｄ の総てが導通状態になる。
各クロック発生回路２０１ａ〜２０１ｄにおいて、外部
クロックｌ１ｉＣＬＫがハイレベルに立上がると、この
外部クロックＥＣＬＫと、これが遅延回路１０１により
遅延され、インバータ１０２にて反転された信号Ｘとの
論理積をとった信号ＳがＲＳＳフリップフロップ１０の
セット端子Ｓに与えられる。
このＲＳフリップフロップ１０Ｂのセット端子Ｓ入力の
ハイレベルへの立上がりによりＲＳＳフリップフロツブ
１０はセットされるので、出力端子Ｑの出力、即ちクロ
ックφＧはハイレベルに転じる。
これと同時に出力端子Ｑの出力はＯＲゲート１０３。
インバータ１０４及びＡＮＤゲート１０５．　１０６を
伝播してＲＳフリンブフロップ１０８のセット端子Ｓ入
力をローレベルに転じさせる。
また、ＯＲゲート１０３の出力Ｙは遅延回路１０７によ
り時間Ｔｃだけ遅延されてＲＳフリップフロップ１０８
のリセット端子Ｒをハイレベルに転じさせる．これによ
り、ＲＳフリップフロップ１０８の出力端子Ｑの出力φ
０はローレベルに、反転出力端干すの出力はハイレベル
に転じる。
このＲＳフリップフロンブ１０８の反転出力端干すから
の出力は次段のパルス発生回路１０９ｂの入力端子ＣＩ
２に与えられているので、このパルス発生回路１０９ｂ
も上述のパルス発生回路１０９ａと同様の動作を反復し
てクロックφ１を発生する。
同様に、パルス発生回路１０９ｃ．　１０９ｄもそれぞ
れクロックφ２及びφ３を発生する。
以上により、各クロック発生回路２０１ａ　（または２
０１ｂ〜２０１ｄ）はφ０〜φ３の４相のノン・オーバ
ラップのクロックを発生する。
このようにして発生されるクロ７りのハイレベル期間の
長さは、遅延回路１０７の遅延時間Ｔｃに等しくなるの
で、外部クロックｆＩＣＬＫのハイレベル期間の長さＴ
ｂには全く依存しない。
そして最終段のパルス発生回路１０９ｄの出力端子Ｑの
出力は出力端子Ｃｏからゲート回路２０２を介して次段
のクロック発生回路２０１ｂの入力端子ＣＩ２に伝播さ
れる．この一つのクロック発生回路２０１ａ〜２０１ｄ
それぞれがクロックφ０を出力して次のクロック発生回
路２０１ｂ〜２０１ｄがクロックφ０を出力するまでの
期間がＴｄ　（本実施例ではＴｃの４倍）である。
以下、同様に各ゲート回路２０３，　２０４を介して信
号が伝播されるので、各クロック発生回路２０１ｃ。
２０１ｄも同様に動作する。
そして、ＯＲゲート２０５により各クロック発生回路２
０１ａ〜２０１ｄそれぞれのφ。の論理和をとることに
よりクロックＴｏが、またそれぞれのφｉの論理和をと
ることによりクロックＴ１が、それぞれのφ２の論理和
をとることによりクロックＴ２が、それぞれのφ３の論
理和をとることによりクロックＴ３が得られる。
ところで、それぞれのパルス発生回路１０９ａ〜１０９
ｄの入力端子ＣＩ２に入力された信号が銘フリップフロ
ンブ１０８のセット端子Ｓに現れるのは、ＡＮＤゲート
１０６による遅延時間とＲＳＳフリップフロツブ１０の
出力端子Ｑの出力がローレベルに転じて反転出力端干す
の出力（次段のパルス発生回路１０９への出力）がハイ
レベルに立上がるまでの遅延時間との合計の時間が経過
した後である．このため、クロックφ０〜φ３及び各Ｏ
Ｒゲート２０５〜２０Ｂの出力’ｒｏ％Ｔ３は遅延回路
１０７の遅延時間Ｔｃにて決定されるデユーティを有す
る。但し、外部クロックＥ（：ＬＫの１／ｎ　（　ｎは
整数）倍の周期のクロックを発生させる場合には、Ｔｏ
をＲＳフリップフロンブ１０８の反転出力頁が次段のＲ
Ｓフリップフロップ１０Ｂのセット端子Ｓに現れるまで
の遅延時間とすると、ｎ　（Ｔｄ＋Ｔｏ）＋↑ｃ＜Ｔａ を満足する必要がある。
また、周波数を変更する場合、たとえば３相クロツクを
発生させる場合には、第４段目のクロック発生回路２０
１ｄを非動作状態にすればよい、具体的には、クロック
発生回路２０１ｃと２０１ｄとの間のゲート回路２０４
をデコーダ２００からの信号出力により非導通状態とす
れば、外部クロックＥＣＬＫの３倍のクロックが発生さ
れる。
なお、上記実施例ではゲート回路２ｆ１２．２０３．２
０４を４相クロツク発生回路２０１ａ〜２０１ｄの接続
部に位置させであるが、第２図のパルス発生回路１０９
ａ〜１０９ｄの接続部に位置させてもよい。
このような構成をとる場合には、クロックの総数を外部
設定値により選択することも可能である。
〔発明の効果〕
本発明のクロンク発生装置は以上に詳述したように、Ｒ
Ｓフリップフロップと遅延回路を使用した比較的簡単な
構成の単相パルス発生回路をカスケード接続した多相ク
ロック発生回路を更に複数ゲート回路を介してカスケー
ド接続しているので、出力クロックのパルス幅は各単相
パルス発生回路の遅延回路の設定遅延時間にて決定され
るので外部クロックの波形には依存しない。また、ＲＳ
フリップフロップの動作特性及びＲＳＳフリップフロッ
プ出力と次段のＲＳフリンプフロップの入力端子との間
に介在する各論理回路での遅延により各相間のノン・オ
ーバラップが特別な回路の付加なしに可能である。更に
、各クロック発生回路間のゲート回路の開閉制御により
、周波数を変更設定することが容易に可能である。
【図面の簡単な説明】
第１図は本発明のクロンク発生装置の構成を示すブロッ
ク図、第２図はその各クロック発生回路の構成を示す論
理回路図、第３図は本発明のクロ７り発生回路の動作説
明のためのタイミングチャート、第４図は従来のクロッ
ク発生回路の構成を示す論理回路図、第５図はその動作
隊明のためのタイミングチャートである。 １０１−・・遅延回路　１０２・・・インバータ　１０
４・・・インバータ　１０５・・・ＡＮＤゲート１０６
・・・ＡＮＤゲート１０７・・・遅延回路　１０８・・
・ＲＳフリップフロップ１０９ａ〜１０９ｄ−パルス発
生回路　　２０１ａ〜２０１ｄ−クロック発生回路　２
０２〜２０４・・・ゲート回路２０５〜２０８・・・Ｏ
Ｒゲート なお、各図中同一符号は同−又は相当部分を示す。

Claims (1)

  1. 【特許請求の範囲】 １、外部入力信号の立上がりに同期して第１相のクロッ
    クパルスが立上がるｎ相クロック発生回路複数と、 これらの各クロック発生回路間を接続し、 前段の第ｎ相のクロックパルスの後縁に同期して前縁が
    生成される信号を次段に入力させるゲート回路と、 各クロック発生回路の同一相のクロックパ ルスの論理和信号を出力するＯＲゲートと、前記ｎの値
    に応じて前記各ゲート回路に開 閉信号を出力する回路と を備えたことを特徴とするｎ相クロック発 生装置。 ２、ＲＳフリップフロップと、 外部から入力される信号を遅延させる遅延 回路と、 該遅延回路の出力信号の反転信号と前記外 部入力信号との論理積により前記ＲＳフリップフロップ
    のセットパルスの前縁を生成する回路と、 前記ＲＳフリップフロップのセット出力の反転信号によ
    り前記セットパルスを反転させる回路と、 前記ＲＳフリップフロップのセット出力を所定時間に亙
    って遅延させて前記ＲＳフリップフロップのリセット端
    子に入力させることにより前記ＲＳフリップフロップを
    リセットする第２の遅延回路とを備え、 前記外部入力信号の前縁から前記第２の遅 延回路の遅延時間に亙るパルス出力を前記ＲＳフリップ
    フロップのセット端子から出力させるべくなしたパルス
    発生回路ｎ個を、 第１段のパルス発生回路の外部入力信号と して外部クロックを与え、第２段以降のパルス発生回路
    の外部入力信号としてそれぞれ前段のパルス発生回路の
    ＲＳフリップフロップのリセット出力を与えてなるｎ相
    クロック発生回路複数と、 これらの各クロック発生回路間を接続し、 前段の第ｎ相のクロックパルスの後縁に同期して前縁を
    生成する信号を次段に入力させるゲート回路と、 各クロック発生回路の同一相のクロックパ ルスの論理和信号を出力するＯＲゲートと、前記ｎの値
    に応じて前記各ゲート回路に開 閉信号を出力する回路と を備えたことを特徴とするｎ相クロック発 生装置。
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* Cited by examiner, † Cited by third party
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JP2011061405A (ja) * 2009-09-09 2011-03-24 Fuji Electric Systems Co Ltd パルス生成回路及びレベルシフト回路
CN114826220A (zh) * 2022-01-10 2022-07-29 珠海市杰理科技股份有限公司 一种芯片、时钟生成电路及时钟控制电路

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