JP2877205B2 - ２相ノンオーバラップ信号生成回路 - Google Patents
２相ノンオーバラップ信号生成回路Info
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 title claims description 10
- 230000010355 oscillation Effects 0.000 description 15
- 238000010586 diagram Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 2
- 239000000872 buffer Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
-
- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
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- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
-
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- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
- H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Pulse Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は２相信号生成回路に
関し、特に互いに発振パルスがオーバラップすることの
ない２相信号を生成する２相ノンオーバラップ信号生成
回路に関するものである。
関し、特に互いに発振パルスがオーバラップすることの
ない２相信号を生成する２相ノンオーバラップ信号生成
回路に関するものである。
【０００２】
【従来の技術】特開平４−２００１６号公報には、例え
ば３相のノンオーバラップ信号生成回路の例が示されて
おり、図４にその回路図及び各部動作波形図を示してい
る。
ば３相のノンオーバラップ信号生成回路の例が示されて
おり、図４にその回路図及び各部動作波形図を示してい
る。
【０００３】図４（Ａ）において、Ｓ１１〜Ｓ１３は外
部からの相補的電圧である正相Ｖin，反転Ｖinにより制
御されるＭＯＳ可変抵抗回路、ＩＮＶ１１〜ＩＮＶ１３
は対応するＭＯＳ可変抵抗回路Ｓ１１〜Ｓ１３に接続さ
れた奇数段のインバータ，Ｃ１１〜Ｃ１３は対応するイ
ンバータの出力端子に一方の電極が結合された容量素子
である。
部からの相補的電圧である正相Ｖin，反転Ｖinにより制
御されるＭＯＳ可変抵抗回路、ＩＮＶ１１〜ＩＮＶ１３
は対応するＭＯＳ可変抵抗回路Ｓ１１〜Ｓ１３に接続さ
れた奇数段のインバータ，Ｃ１１〜Ｃ１３は対応するイ
ンバータの出力端子に一方の電極が結合された容量素子
である。
【０００４】インバータＩＮＶ１１〜ＩＮＶ１３，ＭＯ
Ｓ可変抵抗回路Ｓ１１〜Ｓ１３及び容量素子は、対応す
る１組ずつが夫々遅延回路の一例を示し、リング状に帰
還接続されてリングオシレータ１４０を構成する。この
リングオシレータ１４０は、夫々遅延回路を構成するＭ
ＯＳ可変抵抗回路，容量素子によるＣＲ遅延とインバー
タの反転動作で正帰還閉ループを形成して発振する。
Ｓ可変抵抗回路Ｓ１１〜Ｓ１３及び容量素子は、対応す
る１組ずつが夫々遅延回路の一例を示し、リング状に帰
還接続されてリングオシレータ１４０を構成する。この
リングオシレータ１４０は、夫々遅延回路を構成するＭ
ＯＳ可変抵抗回路，容量素子によるＣＲ遅延とインバー
タの反転動作で正帰還閉ループを形成して発振する。
【０００５】この例の場合には、インバータＩＮＶ１１
〜ＩＮＶ１３の論理閾値は相互に等しく、また、容量素
子Ｃ１１〜Ｃ１３も等容量であり、更にＭＯＳ可変抵抗
回路Ｓ１１〜Ｓ１３の特性も揃えられている。従って、
夫々のインバータＩＮＶ１１〜ＩＮＶ１３の出力Ｐ１〜
Ｐ３は、相互にデューティが等しく等間隔の位相差を持
ったクロック信号とされ、その状態は図４（Ｂ）に示さ
れる。
〜ＩＮＶ１３の論理閾値は相互に等しく、また、容量素
子Ｃ１１〜Ｃ１３も等容量であり、更にＭＯＳ可変抵抗
回路Ｓ１１〜Ｓ１３の特性も揃えられている。従って、
夫々のインバータＩＮＶ１１〜ＩＮＶ１３の出力Ｐ１〜
Ｐ３は、相互にデューティが等しく等間隔の位相差を持
ったクロック信号とされ、その状態は図４（Ｂ）に示さ
れる。
【０００６】３相クロック信号Ｐ１〜Ｐ３に基づいてノ
ンオーバラップ３相のクロックパルスを生成するための
パルス生成論理回路１２４は、その等間隔の位相差を持
つクロック信号Ｐ１〜Ｐ３に基づいて以下の論理式に従
ったクロックパルスＣＰ１〜ＣＰ３を生成するためのア
ンドゲートＡＮＤ１１〜ＡＮＤ１３からなる論理を備え
る。 ＣＰ１＝Ｐ１・Ｐ２ ＣＰ２＝Ｐ１・Ｐ３ ＣＰ３＝Ｐ２・Ｐ３
ンオーバラップ３相のクロックパルスを生成するための
パルス生成論理回路１２４は、その等間隔の位相差を持
つクロック信号Ｐ１〜Ｐ３に基づいて以下の論理式に従
ったクロックパルスＣＰ１〜ＣＰ３を生成するためのア
ンドゲートＡＮＤ１１〜ＡＮＤ１３からなる論理を備え
る。 ＣＰ１＝Ｐ１・Ｐ２ ＣＰ２＝Ｐ１・Ｐ３ ＣＰ３＝Ｐ２・Ｐ３
【０００７】そして、このようにして生成されたクロッ
クパルスの状態は図４（Ｂ）に示されている。尚、図４
（Ａ）においてＢＵＦ１１〜ＢＵＦ１３はバッファであ
る。
クパルスの状態は図４（Ｂ）に示されている。尚、図４
（Ａ）においてＢＵＦ１１〜ＢＵＦ１３はバッファであ
る。
【０００８】特開平５−１００７６３号公報には、例え
ば２相ノンオーバラップ信号生成回路の例が開示されて
おり、図５にその回路図及び各部信号波形図を示してい
る。
ば２相ノンオーバラップ信号生成回路の例が開示されて
おり、図５にその回路図及び各部信号波形図を示してい
る。
【０００９】図５（Ａ）において、クロック信号の周波
数の２倍の基本クロック信号を発生する発振器２０１
と、この基本クロック信号を非反転回路２０２または反
転回路２０３を通じて所定のクロック周波数まで分周す
る分周器２０４，２０５と、パルス幅変動条件に影響さ
れない固定成分と変動する変動成分とからなるパルス幅
を有するクロック信号を作成するクロック信号作成回路
２０６とから構成されている。
数の２倍の基本クロック信号を発生する発振器２０１
と、この基本クロック信号を非反転回路２０２または反
転回路２０３を通じて所定のクロック周波数まで分周す
る分周器２０４，２０５と、パルス幅変動条件に影響さ
れない固定成分と変動する変動成分とからなるパルス幅
を有するクロック信号を作成するクロック信号作成回路
２０６とから構成されている。
【００１０】クロック信号作成回路２０６は、反転回路
６１，６２を通じて所定のクロック周波数に応じて固定
的に決められるパルス幅を作成するＡＮＤゲート６３，
６４と、電圧，温度，回路素子ばらつきなどのパルス幅
変動により遅延量が変化する遅延ゲート６５，６６と、
固定的に決められたパルス幅を有する信号と遅延回路を
経由して得られる信号とからクロックパルス信号を作成
するＯＲゲート６７，６８とから構成されている。
６１，６２を通じて所定のクロック周波数に応じて固定
的に決められるパルス幅を作成するＡＮＤゲート６３，
６４と、電圧，温度，回路素子ばらつきなどのパルス幅
変動により遅延量が変化する遅延ゲート６５，６６と、
固定的に決められたパルス幅を有する信号と遅延回路を
経由して得られる信号とからクロックパルス信号を作成
するＯＲゲート６７，６８とから構成されている。
【００１１】遅延ゲート６５，６６は複数個の遅延ゲー
トが縦列接続されており、何ゲートを縦列接続するか
は、この装置のクロックサイクル及びゲート１段当りの
遅延量などにより最適に決定される。
トが縦列接続されており、何ゲートを縦列接続するか
は、この装置のクロックサイクル及びゲート１段当りの
遅延量などにより最適に決定される。
【００１２】次に、本回路の動作について、図５（Ｂ）
の信号タイミング図により説明する。図５（Ｂ）の中の
各信号名は、図５（Ａ）に付した信号名に対応してい
る。
の信号タイミング図により説明する。図５（Ｂ）の中の
各信号名は、図５（Ａ）に付した信号名に対応してい
る。
【００１３】先ず、発振器２０１の出力信号Ｃは、非反
転回路２０２と反転回路２０３に入力される。この非反
転回路２０２は、反転回路２０３との遅延量を同じくす
るためのものである。そして、非反転回路２０２，反転
回路２０３の夫々の出力は分周器２０４，２０５に入力
され、分周器２０４，２０５の出力信号Ｑ１，Ｑ２は発
振器２０１の出力信号Ｃの２倍の周期となり、また信号
Ｑ２は、信号Ｑ１より信号Ｃのパルス幅分遅れた信号と
なる。
転回路２０２と反転回路２０３に入力される。この非反
転回路２０２は、反転回路２０３との遅延量を同じくす
るためのものである。そして、非反転回路２０２，反転
回路２０３の夫々の出力は分周器２０４，２０５に入力
され、分周器２０４，２０５の出力信号Ｑ１，Ｑ２は発
振器２０１の出力信号Ｃの２倍の周期となり、また信号
Ｑ２は、信号Ｑ１より信号Ｃのパルス幅分遅れた信号と
なる。
【００１４】更に信号Ｑ１，Ｑ２は、クロック信号作成
回路２０６に入力される。そして、信号Ｑ１は、クロッ
ク信号作成回路２０６内の反転回路６１とＡＮＤゲート
６３に入力され、一方信号Ｑ２は、同じく反転回路６２
とＡＮＤゲート６４に入力される。この場合に、ＡＮＤ
ゲート６３の他方の入力には、反転回路６２の出力が入
力され、一方ＡＮＤゲート６４の他方の入力には、反転
回路６１の出力が入力される。
回路２０６に入力される。そして、信号Ｑ１は、クロッ
ク信号作成回路２０６内の反転回路６１とＡＮＤゲート
６３に入力され、一方信号Ｑ２は、同じく反転回路６２
とＡＮＤゲート６４に入力される。この場合に、ＡＮＤ
ゲート６３の他方の入力には、反転回路６２の出力が入
力され、一方ＡＮＤゲート６４の他方の入力には、反転
回路６１の出力が入力される。
【００１５】続いて、ＡＮＤゲート６３の出力Ｒ１は、
複数個縦列接続された遅延ゲート６５とＯＲゲート６７
に入力され、一方ＡＮＤゲート６４の出力Ｒ２は、複数
個縦列接続された遅延ゲート６６とＯＲゲート６８に入
力される。この場合に、ＯＲゲート６７の他方の入力に
は、遅延ゲート６５の出力信号Ｄ１が入力され、そして
ＯＲゲート６７の出力信号Ｃ１がクロック信号となる。
複数個縦列接続された遅延ゲート６５とＯＲゲート６７
に入力され、一方ＡＮＤゲート６４の出力Ｒ２は、複数
個縦列接続された遅延ゲート６６とＯＲゲート６８に入
力される。この場合に、ＯＲゲート６７の他方の入力に
は、遅延ゲート６５の出力信号Ｄ１が入力され、そして
ＯＲゲート６７の出力信号Ｃ１がクロック信号となる。
【００１６】一方、ＯＲゲート６８の他方の入力には、
遅延ゲート６６の出力信号Ｄ２が入力され、そしてＯＲ
ゲート６８の出力信号Ｃ２がもう一つのクロック信号と
なる。
遅延ゲート６６の出力信号Ｄ２が入力され、そしてＯＲ
ゲート６８の出力信号Ｃ２がもう一つのクロック信号と
なる。
【００１７】以上の様に、基本クロック信号Ｃはクロッ
ク信号Ｃ１，Ｃ２の２倍の周波数を有しており、またク
ロック信号Ｃ２は、クロック信号Ｃ１に対し基本クロッ
ク信号Ｃの１サイクル分遅れて出力される。
ク信号Ｃ１，Ｃ２の２倍の周波数を有しており、またク
ロック信号Ｃ２は、クロック信号Ｃ１に対し基本クロッ
ク信号Ｃの１サイクル分遅れて出力される。
【００１８】
【発明が解決しようとする課題】図４に示した回路にお
いては、３相のノンオーバラップ信号ＣＰ１〜ＣＰ３を
生成するものであり、２相ノンオーバラップ信号を得る
場合には、この３相信号ＣＰ１〜ＣＰ３のうちの２つの
信号を導出する様にすれば良いが、２相クロックのノン
オーバラップ時間が同一にはならず、また、抵抗と容量
とにより遅延時間を作成しているので、波形なまりによ
るノイズに弱いという欠点がある。
いては、３相のノンオーバラップ信号ＣＰ１〜ＣＰ３を
生成するものであり、２相ノンオーバラップ信号を得る
場合には、この３相信号ＣＰ１〜ＣＰ３のうちの２つの
信号を導出する様にすれば良いが、２相クロックのノン
オーバラップ時間が同一にはならず、また、抵抗と容量
とにより遅延時間を作成しているので、波形なまりによ
るノイズに弱いという欠点がある。
【００１９】図５に示した回路においては、回路構成が
複雑であり、よって素子数が多くなって高速動作が不可
能であり、また、出力パルス幅を発振源のパルス幅と遅
延回路の遅延時間との合計で生成しているので、発振周
期や発振パルス幅、更にはノンオーバラップ時間の設定
が容易ではないという欠点がある。
複雑であり、よって素子数が多くなって高速動作が不可
能であり、また、出力パルス幅を発振源のパルス幅と遅
延回路の遅延時間との合計で生成しているので、発振周
期や発振パルス幅、更にはノンオーバラップ時間の設定
が容易ではないという欠点がある。
【００２０】本発明の目的は、極めて簡単な構成で高速
に動作可能な２相ノンオーバラップ信号生成回路を提供
することである。
に動作可能な２相ノンオーバラップ信号生成回路を提供
することである。
【００２１】本発明の他の目的は、発振周期，パルス
幅，ノンオーバラップ時間を容易に設計自在な２相ノン
オーバラップ信号生成回路を提供することである。
幅，ノンオーバラップ時間を容易に設計自在な２相ノン
オーバラップ信号生成回路を提供することである。
【００２２】本発明の更に他の目的は、波形なまりが少
なくノイズに強い２相ノンオーバラップ信号生成回路を
提供することである。
なくノイズに強い２相ノンオーバラップ信号生成回路を
提供することである。
【００２３】
【課題を解決するための手段】本発明による２相ノンオ
ーバラップ信号生成回路は、発振手段と、この発振出力
を一入力とする否定論理積演算手段と、この論理演算出
力を前記発振出力の周期に等しい時間遅延して前記否定
論理積演算手段の他入力とする遅延手段とを含み、前記
否定論理積演算手段及び前記遅延手段の各出力を２相ノ
ンオーバラップ信号として導出するようにしたことを特
徴とする。
ーバラップ信号生成回路は、発振手段と、この発振出力
を一入力とする否定論理積演算手段と、この論理演算出
力を前記発振出力の周期に等しい時間遅延して前記否定
論理積演算手段の他入力とする遅延手段とを含み、前記
否定論理積演算手段及び前記遅延手段の各出力を２相ノ
ンオーバラップ信号として導出するようにしたことを特
徴とする。
【００２４】また、前記否定論理積演算手段に代えて、
否定論理和演算手段としたことを特徴とする。
否定論理和演算手段としたことを特徴とする。
【００２５】そして、前記発振手段はリングオシレータ
であることを特徴としており、また、前記発振手段、前
記遅延手段及び前記演算手段は、ＣＭＯＳトランジスタ
回路構成であることを特徴としている。
であることを特徴としており、また、前記発振手段、前
記遅延手段及び前記演算手段は、ＣＭＯＳトランジスタ
回路構成であることを特徴としている。
【００２６】周期２ｔで発振する発振回路の出力と、遅
延時間２ｔの遅延回路の出力を２入力否定論理積演算回
路または２入力否定論理和演算回路へ入力し、その論理
演算出力を当該遅延回路へ供給する構成とすることで、
遅延回路と論理演算回路との両出力を２相ノンオーバラ
ップ信号として導出するようにしている。
延時間２ｔの遅延回路の出力を２入力否定論理積演算回
路または２入力否定論理和演算回路へ入力し、その論理
演算出力を当該遅延回路へ供給する構成とすることで、
遅延回路と論理演算回路との両出力を２相ノンオーバラ
ップ信号として導出するようにしている。
【００２７】
【発明の実施の形態】以下に、本発明の実施の形態につ
き図面を参照しつつ説明する。
き図面を参照しつつ説明する。
【００２８】図１は本発明の一実施例を示す図である。
図１（Ａ）を参照すると、周期２ｔで発振するリングオ
シレータ構成の発振回路１と、遅延時間２ｔの遅延回路
２と、これ等２つの回路１，２の両出力ａ，ｂを２入力
とするＮＡＮＤ（否定論理積演算）回路３とを有し、Ｎ
ＡＮＤ回路３の出力Ｙが遅延回路２の入力として供給さ
れる構成である。そして、遅延回路２の出力ｂとＮＡＮ
Ｄ回路３の出力Ｙとが目的とする２相ノンオーバラップ
信号となる。
図１（Ａ）を参照すると、周期２ｔで発振するリングオ
シレータ構成の発振回路１と、遅延時間２ｔの遅延回路
２と、これ等２つの回路１，２の両出力ａ，ｂを２入力
とするＮＡＮＤ（否定論理積演算）回路３とを有し、Ｎ
ＡＮＤ回路３の出力Ｙが遅延回路２の入力として供給さ
れる構成である。そして、遅延回路２の出力ｂとＮＡＮ
Ｄ回路３の出力Ｙとが目的とする２相ノンオーバラップ
信号となる。
【００２９】図１（Ｂ）は図１（Ａ）の動作を示す波形
例であり、ａは周期２ｔで発振する発振回路１の出力波
形、ｂは遅延時間２ｔの遅延回路２の出力波形、ＹはＮ
ＡＮＤ回路３の出力波形を夫々示している。
例であり、ａは周期２ｔで発振する発振回路１の出力波
形、ｂは遅延時間２ｔの遅延回路２の出力波形、ＹはＮ
ＡＮＤ回路３の出力波形を夫々示している。
【００３０】ａは論理値Ｈ（ハイレベル）である期間が
ｔであり、論理値Ｌ（ローレベル）である期間がｔであ
り、周期は２ｔである。ａが論理値Ｌである期間はＹは
論理値Ｈであり、遅延時間２ｔ後にｂは論理値Ｈとな
る。ａが論理値Ｈであり、かつｂが論理値Ｈであるとき
Ｙは論理値Ｌとなる。従って、Ｙには周期４ｔの間に論
理値Ｌとなる期間がｔであり、論理値Ｈとなる期間が３
ｔある。ｂはＹから遅延時間２ｔ後の値に等しいのでＹ
とｂの論理値Ｌの期間はｔとなり、これがノンオーバラ
ップ時間である。
ｔであり、論理値Ｌ（ローレベル）である期間がｔであ
り、周期は２ｔである。ａが論理値Ｌである期間はＹは
論理値Ｈであり、遅延時間２ｔ後にｂは論理値Ｈとな
る。ａが論理値Ｈであり、かつｂが論理値Ｈであるとき
Ｙは論理値Ｌとなる。従って、Ｙには周期４ｔの間に論
理値Ｌとなる期間がｔであり、論理値Ｈとなる期間が３
ｔある。ｂはＹから遅延時間２ｔ後の値に等しいのでＹ
とｂの論理値Ｌの期間はｔとなり、これがノンオーバラ
ップ時間である。
【００３１】次に本発明の具体例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【００３２】図２を参照すると、全ての回路はＣＭＯＳ
トランジスタで構成しており、発振回路１は、インバー
タを３段直列に接続し、その入出力を接続してリングオ
シレータを構成し、この時の発振周期を２ｔとする。遅
延回路２はインバータを６段直列に接続することで構成
し遅延時間は２ｔとなる。
トランジスタで構成しており、発振回路１は、インバー
タを３段直列に接続し、その入出力を接続してリングオ
シレータを構成し、この時の発振周期を２ｔとする。遅
延回路２はインバータを６段直列に接続することで構成
し遅延時間は２ｔとなる。
【００３３】ＮＡＮＤ回路３は標準的な回路構成を用い
ており、この出力Ｙを遅延回路２の入力に接続し、発振
回路１の出力ａと遅延回路２の出力ｂとをＮＡＮＤ回路
３に入力する。
ており、この出力Ｙを遅延回路２の入力に接続し、発振
回路１の出力ａと遅延回路２の出力ｂとをＮＡＮＤ回路
３に入力する。
【００３４】図３は本発明の他の実施例を示す図であ
り、図１と同等部分は同一符号にて示している。本例で
は、図１のＮＡＮＤ回路３の代りに２入力ＮＯＲ（否定
論理和演算）回路４を用いたものであり、他の部分は図
１の例と同一である。
り、図１と同等部分は同一符号にて示している。本例で
は、図１のＮＡＮＤ回路３の代りに２入力ＮＯＲ（否定
論理和演算）回路４を用いたものであり、他の部分は図
１の例と同一である。
【００３５】図３（Ｂ）は図３（Ａ）の回路の動作波形
例であり、ａ，ｂ，Ｙは図３（Ａ）の信号ａ，ｂ，Ｙに
夫々対応しているものとする。
例であり、ａ，ｂ，Ｙは図３（Ａ）の信号ａ，ｂ，Ｙに
夫々対応しているものとする。
【００３６】本例においても、図１の回路例と同様に２
相ノンオーバラップ信号ｂ，Ｙが得られるが、図１の例
が正論理パルスとすれば、図３の例では負論理の関係の
パルスとなっている。
相ノンオーバラップ信号ｂ，Ｙが得られるが、図１の例
が正論理パルスとすれば、図３の例では負論理の関係の
パルスとなっている。
【００３７】尚、図３の回路においても、図２に示した
如き、一般的なＣＭＯＳトランジスタ回路構成とするこ
とができるものである。
如き、一般的なＣＭＯＳトランジスタ回路構成とするこ
とができるものである。
【００３８】
【発明の効果】以上説明した様に、本発明の２相ノンオ
ーバラップ信号生成回路における第１の効果は、単純で
規則的な回路を用いることができるということである。
これにより、高速に動作し、発振周期とパルス幅及びノ
ンオーバラップ時間の設計を容易にできる様になる。そ
の理由は、発振周期を決定することでパルス幅及びノン
オーバラップ時間が一意に決定できるからである。
ーバラップ信号生成回路における第１の効果は、単純で
規則的な回路を用いることができるということである。
これにより、高速に動作し、発振周期とパルス幅及びノ
ンオーバラップ時間の設計を容易にできる様になる。そ
の理由は、発振周期を決定することでパルス幅及びノン
オーバラップ時間が一意に決定できるからである。
【００３９】第２の効果は、遅延時間を作る時に抵抗と
容量を用いないということである。これにより、ノイズ
に強い回路を提供できる様になる。その理由は、インバ
ータの多段接続をすることで波形なまりが少ないからで
ある。
容量を用いないということである。これにより、ノイズ
に強い回路を提供できる様になる。その理由は、インバ
ータの多段接続をすることで波形なまりが少ないからで
ある。
【図１】（Ａ）は本発明の一実施例の回路図、（Ｂ）は
その動作波形図である。
その動作波形図である。
【図２】本発明の一実施例の具体例を示す図である。
【図３】（Ａ）は本発明の他の実施例の回路図、（Ｂ）
はその動作波形図である。
はその動作波形図である。
【図４】（Ａ）は従来のノンオーバラップ信号生成回路
の一例を示す図、（Ｂ）はその動作波形図である。
の一例を示す図、（Ｂ）はその動作波形図である。
【図５】（Ａ）は従来のノンオーバラップ信号生成回路
の他の例を示す図、（Ｂ）はその動作波形図である。
の他の例を示す図、（Ｂ）はその動作波形図である。
１ 発振回路 ２ 遅延回路 ３ ＮＡＮＤ回路 ４ ＮＯＲ回路
Claims (4)
- 【請求項１】 発振手段と、この発振出力を一入力とす
る否定論理積演算手段と、この論理演算出力を前記発振
出力の周期に等しい時間遅延して前記否定論理積演算手
段の他入力とする遅延手段とを含み、前記否定論理積演
算手段及び前記遅延手段の各出力を２相ノンオーバラッ
プ信号として導出するようにしたことを特徴とする２相
ノンオーバラップ信号生成回路。 - 【請求項２】 前記否定論理積演算手段に代えて、否定
論理和演算手段としたことを特徴とする請求項１記載の
２相ノンオーバラップ信号生成回路。 - 【請求項３】 前記発振手段は、リングオシレータであ
ることを特徴とする請求項１または２記載の２相ノンオ
ーバラップ信号生成回路。 - 【請求項４】 前記発振手段、前記遅延手段及び前記演
算手段は、ＣＭＯＳトランジスタ回路構成であることを
特徴とする請求項１〜３いずれか記載の２相ノンオーバ
ラップ信号生成回路。
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|---|---|---|---|
| JP8225762A JP2877205B2 (ja) | 1996-08-28 | 1996-08-28 | ２相ノンオーバラップ信号生成回路 |
| US08/903,009 US5955906A (en) | 1996-08-28 | 1997-07-30 | Non-overlapping two-phase signal generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8225762A JP2877205B2 (ja) | 1996-08-28 | 1996-08-28 | ２相ノンオーバラップ信号生成回路 |
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|---|---|
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| JP2877205B2 true JP2877205B2 (ja) | 1999-03-31 |
Family
ID=16834422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8225762A Expired - Lifetime JP2877205B2 (ja) | 1996-08-28 | 1996-08-28 | ２相ノンオーバラップ信号生成回路 |
Country Status (2)
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-
1997
- 1997-07-30 US US08/903,009 patent/US5955906A/en not_active Expired - Fee Related
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| JPH1070442A (ja) | 1998-03-10 |
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