JP3437046B2 - デューティ比補正回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
クロック信号のデューティ比を補正するデューティ比補
正回路に関する。

【０００２】

【従来の技術】マイクロコンピュータ等の半導体集積回
路は、クロック信号によって動作が制御され、基本的に
はクロック周波数（クロック・レート）により、そのシ
ステムの動作速度が決定される。マイクロコンピュータ
等の半導体集積回路に供給されるクロック信号の振動源
となる振動、すなわち源振は、水晶発振子を用いて集積
回路内部に設置した内部発振回路、又は周波数の正確さ
や安定性から外部発振器を用いた回路、他の集積回路か
らの出力パルスをクロック信号として使用している。

【０００３】一般に、半導体集積回路におけるクロック
信号は、図６に示すようにその周期に対する１の比率
（デューティ比）が５０％であることが望ましい。

【０００４】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のクロック回路にあっては、製造時のばらつき
等で内部のインバータのスレッショルド電圧値の変動に
より生成されるクロック波形が変化し、内部回路に供給
されるクロックデューティ比が変動するという問題点が
あった。上記スレッショルド電圧は、インバータ及びフ
ィードバック抵抗を構成するｐＭＯＳ、ｎＭＯＳトラン
ジスタのサイズ比とプロセス変動（しきい値電圧ＶTN，
ＶTP等）により変化する。

【０００５】また、外部に発振器を接続してクロックパ
ルスを供給する場合であっても１０ＭＨｚ〜２０ＭＨｚ
オーダの周波数より高い周波数のクロックの場合であれ
ば波形がサイン波に近いパルスになることが多く、上述
の場合と同様にインバータスレッショルドレベルの変動
の影響を受けて、内部のクロックデューティが変動して
しまう。

【０００６】図６に示すように、クロックデューティが
３０％、７０％というように５０％から大きくずれる
と、回路構成上クロックの立上がり及び立下がりを利用
している場合、動作タイミングマージンが劣化し、誤動
作の原因になることが多かった。また、同様の理由で、
内部回路側でデータセットアップ、ホールド時間不足が
発生し、また、プリチャージ型回路等であればプリチャ
ージ時間やディスチャージ時間不足が生じて回路動作に
問題が発生してしまう。

【０００７】本発明は、パルスデューティ比のずれを補
正することができ、低コストで耐ノイズ性に優れ信頼性
の高いクロック信号を供給できるデューティ比補正回路
を提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明に係るデューティ
比補正回路は、共通のクロック信号入力を積分する第１
の積分回路及び第２の積分回路と、第１の積分回路の出
力を反転入力端子に接続し、第２の積分回路の出力を非
反転入力端子及び抵抗に接続し、該抵抗の他方を出力端
子に接続したコンパレータとを備え、第１の積分回路の
時定数をクロック信号入力の半周期より小さくするとと
もに、第２の積分回路の時定数をクロック信号入力の周
期に対して所定以上大きくし、コンパレータの比較結果
をデューティ比補正クロック信号として出力し、抵抗
は、コンパレータの出力端子の出力を、コンパレータの
非反転入力端子に帰還させて加算し、比較電圧にヒステ
リシスを発生させるものである。

【０００９】上記第１の積分回路及び第２の積分回路
は、ＣＲ積分回路により構成されたものであってもよ
い。

【００１０】上記コンパレータは、時定数の異なる第１
の積分回路の出力と第２の積分回路の出力にヒステリシ
スが発生された出力とを比較し、差分０で反転出力する
比較器により構成されたものであってもよい。

【００１１】また、上記デューティ比補正回路は、第１
の積分回路及び第２の積分回路と、コンパレータ及び抵
抗とを複数段カスケードに接続するように構成したもの
であってもよい。

【００１２】

【発明の実施の形態】本発明に係るデューティ比補正回
路は、マイクロコンピュータ等の集積回路にクロックを
供給するクロック回路に適用することができる。

【００１３】図１は本発明の第１の実施形態に係るデュ
ーティ比補正回路の構成を示す回路図であり、クロック
信号のデューティ比を補正する回路に適用した例であ
る。

【００１４】図１において、本実施形態に係るデューテ
ィ比補正回路１０は、インバータ１１、インバータ１１
の出力を積分する抵抗Ｒ１及びコンデンサＣ１からなる
第１のＣＲ積分回路１０１（第１の積分回路）、インバ
ータ１１の出力を積分する抵抗Ｒ２及びコンデンサＣ２
からなる第２のＣＲ積分回路１０２（第２の積分回
路）、第１のＣＲ積分回路１０１の出力と第２のＣＲ積
分回路１０２の出力を比較するコンパレータ１６、コン
パレータ１６のフィードバック抵抗１７（Ｒ３）から構
成される。

【００１５】デューティ比補正前のクロック入力ＣＫＩ
は、インバータ１１を介して第１のＣＲ積分回路１０１
及び第２のＣＲ積分回路１０２に入力され、コンパレー
タ１６の出力はデューティ比補正後のクロック出力ＣＫ
Ｏとなる。クロック出力ＣＫＯは、内部回路へクロック
パルスとして供給される。

【００１６】抵抗Ｒ１及びコンデンサＣ１からなる第１
のＣＲ積分回路１０１の時定数Ｔ１は、入力クロックの
半周期以下となるように設定し、抵抗Ｒ２及びコンデン
サＣ２からなる第２のＣＲ積分回路１０２の時定数Ｔ２
は、入力クロックに対して十分大きな値に設定する。す
なわち、Ｒ１・Ｃ１《Ｒ２・Ｃ２とし、Ｔ１《Ｔ２とに
なっている。

【００１７】抵抗Ｒ１及びコンデンサＣ１からなる第１
のＣＲ積分回路１０１出力は、コンパレータ１６の反転
入力（負極入力）に接続され、抵抗Ｒ２及びコンデンサ
Ｃ２からなる第２のＣＲ積分回路１０２出力は、コンパ
レータ１６の非反転入力（正極入力）に接続される。

【００１８】コンパレータ１６の出力と非反転入力は、
フィードバック抵抗Ｒ３により正帰還がかけられてお
り、比較電圧にヒステリシスが発生するようになってい
る。

【００１９】以下、上述のように構成されたデューティ
比補正回路１０の動作を説明する。

【００２０】デューティ比補正前のクロック入力ＣＫＩ
がインバータ１１に入力されると、インバータ１１はこ
の信号を反転して第１のＣＲ積分回路１０１及び第２の
ＣＲ積分回路１０２に出力する。

【００２１】図２〜図４はデューティ比補正回路１０の
内部波形を示すタイミングチャートであり、図２はクロ
ック入力ＣＫＩがデューティ比５０％の場合の波形を示
している。

【００２２】図２に示すように、抵抗Ｒ１及びコンデン
サＣ１からなる第１のＣＲ積分回路１０１出力は、
「１」と「０」が対称な台形波となる。なお、積分波形
は模擬的に直線で示している。一方、抵抗Ｒ２及びコン
デンサＣ２からなる第２のＣＲ積分回路１０２出力は、
時定数がＴ１《Ｔ２で周期に対して十分大きな時定数Ｔ
２になっており直流（ＤＣ）近似される。ここではデュ
ーティ比が５０％のため、「１」の電圧の１／２となっ
ている。この直流電圧に対してフィードバック抵抗Ｒ３
により正帰還分の電圧が加算され、図示のようなヒステ
リシスを持つ。

【００２３】第２のＣＲ積分回路１０２出力に対して第
１のＣＲ積分回路１０１出力が正の区間は、クロック出
力ＣＫＯが「０」となっており、第１のＣＲ積分回路１
０１出力が正から負にクロスする点でコンパレータ１６
によりクロック出力ＣＫＯが「０」から「１」に反転す
る。

【００２４】この結果、第２のＣＲ積分回路１０２出力
はヒステリシス分高くなりクロスする瞬間にこのヒステ
リシスよりも小さな雑音振幅であればクロック出力ＣＫ
Ｏの変換点以外で反転するような「割れ」は生じない。
第２のＣＲ積分回路１０２が第１のＣＲ積分回路１０１
の１／２付近にあり、かつ台形波が「１」、「０」で対
称となっているため、クロック出力ＣＫＯはデューティ
比５０％で出力される。

【００２５】次に、設計及びプロセスばらつき、製造ば
らつき等によって生じたデューティのずれたクロック信
号波形を補正する動作について説明する。

【００２６】図３はデューティ比が劣化しクロック入力
ＣＫＩに「１」と「０」の区間がｎ：ｍの波形が入力さ
れた場合を示す波形図である。

【００２７】図３に示すように、この場合には、第１の
ＣＲ積分回路１０１出力も非対称な台形波となる。ま
た、第２のＣＲ積分回路１０２出力は、ｎ：ｍに比例し
て電圧値が図２に対して変化する。すなわち、クロック
入力ＣＫＩの平滑直流分の電圧値となる。その結果、信
号レベルの「１」側に片寄った第２のＣＲ積分回路１０
２出力の台形波を、第１のＣＲ積分回路１０１出力も信
号レベルの「１」側に近い電圧でコンパレートすること
となり、クロック出力ＣＫＯのデューティ比は、ｎ′：
ｍ′となり、クロック入力ＣＫＩに対してデューティ比
が改善されて５０％に近づく。

【００２８】図４は図３とは逆にクロック入力ＣＫＩの
「１」の区間が長いデューティ比の波形が入力された場
合を示す波形図である。

【００２９】図４に示すように、この場合には、第２の
ＣＲ積分回路１０２出力は「０」側にシフトし、また第
１のＣＲ積分回路１０１出力も「０」側に近い電圧でコ
ンパレートすることとなり、クロック入力ＣＫＩに対し
てクロック出力ＣＫＯのデューティ比が改善されて５０
％に近づくことになる。

【００３０】以上説明したように、第１の実施形態に係
るデューティ比補正回路１０は、クロック信号入力ＣＫ
Ｉを積分する抵抗Ｒ１及びコンデンサＣ１からなる第１
のＣＲ積分回路１０１と、抵抗Ｒ２及びコンデンサＣ２
からなる第２のＣＲ積分回路１０２と、第１のＣＲ積分
回路１０１の出力が反転入力端子に接続され、第２のＣ
Ｒ積分回路１０２の出力が非反転入力端子及び抵抗Ｒ３
に接続され、抵抗Ｒ３を出力端子に接続したコンパレー
タ１６とを備え、第１のＣＲ積分回路１０１の時定数Ｔ
１をクロック信号入力ＣＫＩの半周期より小さくすると
ともに、第２のＣＲ積分回路１０２の時定数Ｔ２をクロ
ック信号入力ＣＫＩの周期に対して十分大きくし、コン
パレータ１６の比較結果をデューティ比補正クロック信
号ＣＫＯとして出力するようにしたので、デューティ比
の変化を直流電圧の変化に置き換え、デューティ比の変
化を自己補正することが可能になり、デューティ比の劣
化によりタイミング動作マージンが劣化する回路、シス
テムにおいてタイミング動作マージンを改善することが
できる。

【００３１】したがって、デューティをほぼ５０％に補
正できるので、製造ばらつき、電源電圧、温度変動等に
よるクロックパルスデューティ比のずれを考慮すること
なく基本クロック信号として上記補正後のクロックを扱
うことができる。この場合、クロックの周波数を上げる
必要はないため、簡単な回路構成で実現することができ
る。

【００３２】このように、本実施形態に係るデューティ
比補正回路１０は、非常に簡単な回路構成でありなが
ら、クロックデューティが５０％から大きくずれたクロ
ック信号が入力されてもデューティをほぼ５０％に補正
することができ、しかも周波数を高めることなく実現で
きるという優れた特長を有する。

【００３３】図５は本発明の第２の実施形態に係るデュ
ーティ比補正回路の構成を示す図であり、図１に示すデ
ューティ比補正回路１０と同一構成部分には同一符号を
付して重複部分の説明を省略する。

【００３４】本実施形態では、前記図１のデューティ比
補正回路１０の構成要素をｎ段のカスケード接続とした
ものである。

【００３５】図５において、本実施形態に係るデューテ
ィ比補正回路２０は、前記図１のデューティ比補正回路
１０の構成要素をｎ段のカスケード接続されて構成され
ている。

【００３６】したがって、前記図１のデューティ比補正
回路１０の構成要素がもつデューティ比の自己補正効果
をｎ段のカスケード接続によりさらに大きくすることが
できる。

【００３７】なお、上記各実施形態では、マイクロコン
ピュータ等の集積回路にクロック信号を供給するクロッ
ク補正回路に適用した例であるが、クロックを補正する
ものであればどのようなクロック回路にも適用できるこ
とは言うまでもない。また、本実施形態に係るデューテ
ィ比補正回路が集積回路内部に組み込まれて設置されて
いてもよいし、あるいはクロック・ジェネレータ（cloc
k generator）として独立した装置に適用してもよい。

【００３８】また、上記各実施形態では、クロック信号
のデューティが５０％からずれている場合を例にとり説
明したが、クロックパルスを時定数の異なる複数の積分
回路で積分させ、それら出力波形を比較してクロック信
号とするものであれば、入力波形の種類、周波数、デュ
ーテイ比等は上記各実施形態に限定されないことは勿論
である。

【００３９】また、上記デューティ比補正回路を構成す
るＣＲ積分回路やコンパレータの種類や個数、接続状態
等、更には積分回路やコンパレータを構成する抵抗、コ
ンデンサ等の種類や個数、接続状態等は上記各実施形態
に限定されない。この場合、クロックの周波数に応じて
最適なＣＲ時定数を持つ積分回路を予め複数個用意して
おく、若しくはＣＲ積分回路の抵抗Ｒ部を並列に複数個
用意しておき、周波数に応じて選択使用するようにして
もよい。また、積分回路を構成するＣ，Ｒを外付けタイ
プにしてもよいことは言うまでもない。

【００４０】

【発明の効果】本発明に係るデューティ比補正回路で
は、共通のクロック信号入力を積分する第１の積分回路
及び第２の積分回路と、第１の積分回路の出力を反転入
力端子に接続し、第２の積分回路の出力を非反転入力端
子及び抵抗に接続し、該抵抗の他方を出力端子に接続し
たコンパレータとを備え、第１の積分回路の時定数をク
ロック信号入力の半周期より小さくするとともに、第２
の積分回路の時定数をクロック信号入力の周期に対して
所定以上大きくし、コンパレータの比較結果をデューテ
ィ比補正クロック信号として出力し、抵抗は、コンパレ
ータの出力端子の出力を、コンパレータの非反転入力端
子に帰還させて加算し、比較電圧にヒステリシスを発生
させるものであるように構成したので、パルスデューテ
ィ比のずれを補正することができ、低コストで耐ノイズ
性に優れ信頼性の高いクロック信号を供給できる。

【００４１】本発明に係るデューティ比補正回路では、
第１の積分回路及び第２の積分回路と、コンパレータ及
び抵抗とを複数段カスケードに接続するように構成しの
で、デューティ比の自己補正効果をさらに大きくするこ
とができる。

【図面の簡単な説明】

【図１】本発明を適用した第１の実施形態に係るデュー
ティ比補正回路の構成を示す回路図である。

【図２】上記デューティ比補正回路の内部波形を示す波
形図である。

【図３】上記デューティ比補正回路の内部波形を示す波
形図である。

【図４】上記デューティ比補正回路の内部波形を示す波
形図である。

【図５】本発明を適用した第２の実施形態に係るデュー
ティ比補正回路の構成を示す図である。

【図６】クロック信号のデューティ比のずれを示す図で
ある。

【符号の説明】

１０，２０ デューティ比補正回路、１１ インバー
タ、１６ コンパレータ、１７ フィードバック抵抗
（Ｒ３）、１０１ 第１のＣＲ積分回路（第１の積分回
路）、１０２ 第２のＣＲ積分回路（第２の積分回路）

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 共通のクロック信号入力を積分する第１
   の積分回路及び第２の積分回路と、 前記第１の積分回路の出力を反転入力端子に接続し、前
   記第２の積分回路の出力を非反転入力端子及び抵抗に接
   続し、該抵抗の他方を出力端子に接続したコンパレータ
   とを備え、 前記第１の積分回路の時定数を前記クロック信号入力の
   半周期より小さくするとともに、 前記第２の積分回路の時定数を前記クロック信号入力の
   周期に対して所定以上大きくし、 前記コンパレータの比較結果をデューティ比補正クロッ
   ク信号として出力し、 前記抵抗は、前記コンパレータの出力端子の出力を、前
   記コンパレータの非反転入力端子に帰還させて加算し、
   比較電圧にヒステリシスを発生させるものである ことを
   特徴とするデューティ比補正回路。
2. 【請求項２】 前記第１の積分回路及び前記第２の積分
   回路は、 ＣＲ積分回路により構成されたことを特徴とする請求項
   １記載のデューティ比補正回路。
3. 【請求項３】 前記コンパレータは、時定数の異なる前
   記第１の積分回路の出力と前記第２の積分回路の出力に
   ヒステリシスが発生された出力とを比較し、差分０で反
   転出力する比較器により構成されたことを特徴とする請
   求項１記載のデューティ比補正回路。
4. 【請求項４】 前記第１の積分回路及び前記第２の積分
   回路と、 前記コンパレータ及び前記抵抗とを複数段カスケードに
   接続するように構成したことを特徴とする請求項１、２
   又は３の何れかに記載のデューティ比補正回路。