KR100540485B1 - 듀티 보정 전압 발생 회로 및 방법 - Google Patents

Abstract

본 발명은 지연 고정 루프의 초기 상태에서 클럭의 듀티 오차를 줄이는데 이용되는 듀티 보정 전압을 신속히 정상화시키는 데에 목적이 있다.

상기의 목적을 달성하기 위한 본 발명에 따른 클럭의 듀티 보정 전압 발생 회로는 지연 고정 루프에서 이용되는 클럭의 듀티를 보정함에 있어서, 상기 지연 고정 루프를 리셋시키기 위한 리셋신호를 이용하여 소정 시간 동안 제1 논리 상태를 유지하는 제어신호를 생성하기 위한 제어신호 생성수단; 및 상기 제어신호를 이용하여 상기 소정 시간 동안 외부에서 인가되는 외부전원전압을 상기 클럭의 듀티를 보정하는데 사용되는 듀티 보정 전압에 인가하기 위한 외부전원 인가수단을 포함할 수 있다.

반도체 기억 소자, 지연 고정 루프, 듀티 보정, 클럭, 리셋

Description

듀티 보정 전압 발생 회로 및 방법{DUTY COMPENSATION VOLTAGE GENERATOR AND THE METHOD THEREOF}

도 1은 듀티를 보정하기 전의 클럭 파형도,

도 2는 일반적인 듀티 보정 회로도,

도 3은 듀티를 보정한 후의 클럭 파형도,

도 4A는 종래기술에 따른 듀티보정전압 발생 회로도,

도 4B는 종래기술에 따른 듀티보정전압 파형도,

도 5A는 본 발명에 따른 듀티보정전압 발생 회로도,

도 5B는 본 발명에 따른 듀티보정전압 파형도,

도 6은 본 발명에 따른 제1 및 제2 듀티 보정 전압(Vdcc, Vdccb)의 시뮬레이션 파형도.

* 도면의 주요 부분에 대한 설명 *

210: 듀티 보정부 220: 듀티보정전압 발생부

Vdcc, Vdccb: 제1 및 제2 듀티 보정 전압

본 발명은 반도체 기억 소자 내 지연 고정 루프에서 사용되는 클럭의 듀티 보정 회로에 관한 것으로서, 구체적으로는 클럭의 듀티 보정 전압을 초기 상태에서 신속히 정상 상태에서 요구되는 소정 레벨로 상승시키기 위한 기술에 관한 것이다.

동기식 메모리(SDRAM)의 동작이 점차 고속화되면서 예컨대 DDR SDRAM은 지연 고정 루프(Delay Locked Loop : 이하 DLL이라 한다)의 성능에 크게 영향을 받게 되었다. 이에 따라 DLL에서 사용되는 클럭의 듀티 역시 중요한 문제로 떠오르게 되었는 바, 도 1과 같이 클럭의 듀티 오차가 크게 되면 회로를 설계하는 데에 있어서, 설계 여유(Margin)가 줄게 된다. 따라서, 설계 여유를 충분히 확보하기 위하여 도 2에 개시된 바와 같은 클럭의 듀티를 보정하기 위한 듀티 보정 회로가 사용되고 있다. 듀티 보정 회로는 출력 클럭(CLKOUT, CLKOUTB)을 피드백받아 출력클럭의 듀티를 체크하고 듀티 오차에 해당하는 제1 및 제2 듀티 보정 전압(Vdcc, Vdccb)을 출력하는 듀티보정전압 발생부(220)와 듀티보정전압 발생부(220)로부터 출력되는 제1 및 제2 듀티 보정 전압(Vdcc, Vdccb)을 외부에서 입력되는 클럭(CLK, CLKB)에 추가함으로써 클럭의 듀티를 보정하기 위한 듀티 보정부(210)를 포함한다. 이와 같은 구성 및 동작에 따라 정상상태에서는 도 3에 개시된 바와 같은 클럭 파형이 듀티 보정부(210)로부터 출력된다. 한편, 상기 듀티 보정 회로의 일반적인 동작은 본 출원인이 2001. 9. 20.자 출원한 듀티 보정 회로에 상세하게 개시되어 있으며, 본 발 명은 이를 요지로 하지 않기 때문에 구체적인 설명은 피하기로 한다.

여기서, 종래기술에 따르면 반도체 기억 소자를 초기화시킬 때, 듀티 보정 회로에서 사용되는 제1 및 제2 듀티 보정 전압(Vdcc, Vdccb)이 신속하게 소정의 전압 레벨로 상승하지 못하는 문제가 있다. 이 때문에 클럭(CLK, CLKB)의 듀티 에러를 보정하는데 많은 시간을 보내게 되고, 결과적으로 DLL의 록킹 시간에도 영향을 미치는 문제가 있었다.

도 4A는 종래기술에 따른 듀티보정전압 발생부(220)의 일실시예로서, 듀티 보정부(210)에서 사용되는 제1 및 제2 듀티 보정 전압(Vdcc, Vdccb)을 발생시킨다. DLL을 리셋시키기 위한 "H"상태의 리셋(RESET)신호가 입력되면, 제1 및 제2 듀티 보정 전압(Vdcc, Vdccb)은 모두 접지(Ground)로 묶이게 된다. 즉, 클럭펄스(CLK)가 "H"상태라면, 트랜지스터 403, 401 및 404을 거쳐 제1 듀티 보정 전압(Vdcc)은 접지측(Ground)과 연결된다. 그리고 제2 듀티 보정 전압(Vdccb)은 트랜지스터 403, 401, 404 및 406을 거쳐 접지측(Ground)과 연결된다. 역으로, 클럭바아펄스(CLKB)가 "H"상태인 경우에도 제1 및 제2 듀티 보정 전압(Vdcc, Vdccb)은 접지측(Ground)과 연결되며, 이는 당업자라면 당연한 사항에 불과하므로 더 이상의 설명은 피하기로 한다. 설명되지 않은 전압신호 Vcn는 듀티보정전압 발생부(220)에 바이어스 전압을 인가하기 위한 신호이다.

즉, 제1 및 제2 듀티 보정 전압(Vdcc, Vdccb)은, 도 4B에 개시된 바와 같이, 초기 상태의 접지전위로부터 출발하여 정상 상태의 전압 레벨까지 완만하게 증가하게 된다. 결국, 종래기술의 구성에 따르면 상기와 같은 문제가 존재하게 된다.

상기와 같은 문제를 해결하기 위하여 본 발명은 지연 고정 루프의 초기 상태에서 클럭의 듀티 오차를 줄이는데 이용되는 듀티 보정 전압을 신속히 정상화시키는 데에 목적이 있다.

상기의 목적을 달성하기 위한 본 발명에 따른 듀티 보정 전압 발생 회로는 지연 고정 루프에서 이용되는 클럭의 듀티를 보정함에 있어서, 상기 지연 고정 루프를 리셋시키기 위한 리셋신호를 이용하여 소정 시간 동안 제1 논리 상태를 유지하는 제어신호를 생성하기 위한 제어신호 생성수단; 및 상기 제어신호를 이용하여 상기 소정 시간 동안 전원전압을 상기 클럭의 듀티를 보정하는데 사용되는 듀티 보정 전압에 인가하기 위한 전원인가수단을 이용하여 듀티 보정 전압을 신속하게 정상화시킬 수 있다.

바람직하게는, 상기 제어신호 생성수단은, 상기 리셋신호의 반전신호를입력받는 인버터; 상기 인버터의 출력과 상기 리셋신호의 반전신호를 입력으로 하는 논리결합부를 포함할 수 있다.

바람직하게는, 상기 인버터의 출력에 접속된 용량성부하를 더 포함할 수 있다.

바람직하게는, 상기 전원인가수단은, 상기 제어신호를 게이트에 입력받고, 상기 전원전압 측과 상기 듀티보정전압 측 사이에 접속되는 피모스 트랜지스터를 포함할 수 있다.

또한, 본 발명에 따른 듀티 보정 전압 발생 방법은 지연 고정 루프에서 이용되는 클럭의 듀티를 보정함에 있어서, 상기 지연 고정 루프를 리셋시키기 위한 리셋신호를 이용하여 소정 시간 동안 제1 논리 상태를 유지하는 제어신호를 생성하는 제1 단계; 및 상기 제어신호를 이용하여 상기 소정 시간 동안 전원전압을 상기 클럭의 듀티를 보정하는데 사용되는 듀티 보정 전압에 인가하는 제2 단계를 이용하여 듀티 보정 전압을 신속하게 정상화시킬 수 있다.

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이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기 로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.

도 5A는 본 발명의 일실시예에 따른 듀티 보정 전압 발생부의 회로도이다. 도 4A와의 차이는 제어신호 생성부(510)와 전원인가부(520)가 추가되는 것이다. 여기서, 제어신호 생성부(510)는 리셋신호의 반전신호인 리셋바아신호(resetb)를 이용하여 소정 시간 동안 출력신호를 평상시와 다른 논리 상태를 발생시킬 수 있는 제어신호(chg_s)를 생성할 수 있다. 그리고, 외부전원 인가부(520)는 제어신호 생성부(510)로부터 출력되는 제어신호(chg_s)를 이용하여 상기 소정 시간 동안 전원전압을 인가할 수 있다.

일실시예에 따르면, 제어신호 생성부(510)는 상기 리셋바아신호를 반전시키기 위한 인버터, 상기 인버터의 출력과 상기 리셋바아신호를 입력으로 하는 낸드게이트를 포함하고, 상기 인버터의 출력단에 일측단자가 접속되고 접지전압단에 타측단자가 접속된 커패시터를 포함한다. 이와 같은 구성으로 된 제어신호 생성부(510)는 DLL을 리셋(reset)시키는 신호를 이용하여 소정 시간 동안만 "L"상태의 숏 펄스(short pulse) 형태로 발생되는 제어신호를 출력할 수 있다. 즉, 제어신호 생성부(510)는 "H"상태의 논리신호를 출력하다가 리셋바아신호(resetb)의 입력에 따라 "L"상태로 발생된다. "L"상태로 발생된 제어신호는 소정 시간 동안 유지하다가 다시 "H"상태로 발생된다. 한편, 듀티 보정 전압 발생부의 일부 논리소자를 추가하거나 치환함으로 인해 소정 시간 동안 제어신호 생성부(510)에서 출력되는 "H"상태의 제어신호를 이용할 수 있다는 것은 당업자라면 당연히 이해할 수 있을 것이다. 또한, 상기 인버터의 출력단에 일측단자가 접속되고 접지전압단에 타측단자가 접속된 커패시터는 "L"상태를 연장하기 위하여 요구된다. 이 때 요구되는 커패시터의 용량은 모스 트랜지스터를 복수개 사용함으로써 달성될 수 있다.

그리고, 상기 "L"상태의 논리신호에 의해 턴온되는 피모스 트랜지스터(521, 522)는 상기 소정 시간 동안 제1 및 제2 듀티 보정 전압(Vdcc, Vdccb)에 외부전원전압(Vdd)이 인가되도록 동작할 수 있다. 이에 따라, 도 5B에 개시된 바와 같이, 제1 및 제2 듀티 보정 전압(Vdcc, Vdccb)은 신속하게 정상 상태에서의 전압 레벨로 진행할 수 있다.

도 6은 본 발명에 따른 제1 및 제2 듀티 보정 전압(Vdcc, Vdccb)의 시뮬레이션 파형도이다. 제어신호 생성부(510)로부터 출력되는 제어신호(chg_s)를 이용하여 외부전원전압(Vdd)을 인가받음으로써 제1 및 제2 듀티 보정 전압(Vdcc, Vdccb)이 요구되는 소정 레벨의 전압까지 상승됨을 알 수 있다.

이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범 위 내에서 다양한 수정 및 변형이 가능함은 물론이다.

상기와 같은 구성에 따라 본 발명은 지연 고정 루프에서의 클럭의 듀티 보정 시간을 줄일 수 있고, 이에 따라 반도체 기억 소자의 고속 동작에 필수적인 기능인 지연 고정 루프 전체의 록킹 시간을 대폭 줄일 수 있다.

Claims (11)

1. 지연 고정 루프에서 이용되는 클럭의 듀티를 보정함에 있어서,

   상기 지연 고정 루프를 리셋시키기 위한 리셋신호를 이용하여 소정 시간 동안 제1 논리 상태를 유지하는 제어신호를 생성하기 위한 제어신호 생성수단; 및

   상기 제어신호를 이용하여 상기 소정 시간 동안 전원전압을 상기 클럭의 듀티를 보정하는데 사용되는 듀티 보정 전압에 인가하기 위한 전원인가수단

   을 포함하는 것을 특징으로 하는 듀티 보정 전압 발생 회로.
2. 제1항에 있어서, 상기 제어신호 생성수단은,

   상기 리셋신호를 이용하여 숏 펄스를 발생하기 위한 숏 펄스 발생부를 포함하는 것을 특징으로 하는 듀티 보정 전압 발생 회로.
3. 제1항에 있어서, 상기 제어신호 생성수단은,

   상기 리셋신호의 반전신호를 입력받는 인버터;

   상기 인버터의 출력과 상기 리셋신호의 반전신호를 입력으로 하는 논리결합부

   를 포함하는 것을 특징으로 하는 듀티 보정 전압 발생 회로.
4. 제3항에 있어서,

   상기 인버터의 출력단에 일측단자가 접속되고 접지전압단에 타측단자가 접속된 용량성부하를 더 포함하는 것을 특징으로 하는 클럭의 듀티 보정 전압 발생 회로.
5. 제3항에 있어서,

   상기 논리결합부는 낸드게이트인 것을 특징으로 하는 듀티 보정 전압 발생 회로.
6. 제1항에 있어서,

   상기 전원인가수단은, 상기 제어신호를 게이트에 입력받고, 상기 전원전압 측과 상기 듀티보정전압 측 사이에 접속되는 피모스 트랜지스터를 포함하는 것을 특징으로 하는 듀티 보정 전압 발생 회로.
7. 지연 고정 루프에서 이용되는 클럭의 듀티를 보정함에 있어서,

   상기 지연 고정 루프를 리셋시키기 위한 리셋신호를 이용하여 소정 시간 동 안 제1 논리 상태를 유지하는 제어신호를 생성하는 제1 단계; 및

   상기 제어신호를 이용하여 상기 소정 시간 동안 전원전압을 상기 클럭의 듀티를 보정하는데 사용되는 듀티 보정 전압에 인가하는 제2 단계

   를 포함하는 것을 특징으로 하는 듀티 보정 전압 발생 방법.
8. 제7항에 있어서, 상기 제1 단계는,

   상기 리셋신호의 반전신호를 반전시키는 제3 단계;

   상기 제3 단계의 출력과 상기 리셋신호의 반전신호를 입력으로 하는 논리결합하는 제4 단계

   를 포함하는 것을 특징으로 하는 듀티 보정 전압 발생 방법.
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10. 삭제
11. 삭제

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