KR100891300B1 - 반도체 장치 및 그 구동방법 - Google Patents

반도체 장치 및 그 구동방법 Download PDF

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Abstract

본 발명은 듀티보정된 제1 클럭 및 제2 클럭이 서로 위상 차이가 실질적으로 정확하게 180도가 되어 출력될 수 있는 반도체 장치의 듀티보정회로를 제공하기 위한 것으로, 이를 위해 본 발명은 제1 클럭과 제2 클럭을 입력받아 보정신호에 응답하여 듀티비가 보정된 제1 출력클럭 및 제2 출력클럭 출력하는 듀티비 보정회로; 및 상기 제1 출력클럭의 기준천이 시점과 상기 제2 출력클럭의 기준천이 시점간의 간격에 대응하는 상기 보정신호를 생성하는 클럭에지 감지부를 구비하는 반도체 장치를 제공한다.
반도체, 듀티보정회로, 에지감지부, 지연고정루프, 듀티비.

Description

반도체 장치 및 그 구동방법{SEMICONDUCTOR DEVICE AND METHOD FOR OPERATING THE SAME}
도1은 반도체 장치의 듀티보정회로를 나타내는 블럭도.
도2는 본 발명의 바람직한 실시예에 따른 반도체 장치의 듀티보정회로를 나타내는 블럭도.
도3은 도2에 도시된 클럭에지 감지부를 나타내는 회로도.
도4는 도2에 도시된 듀티비 감지부를 나타내는 회로도.
도5은 도5에 도시된 듀티비 보정부를 나타내는 회로도.
도6은 도2에 도시된 듀티보정회로의 동작을 나타내는 파형도.
도7은 도2의 듀티보정회로를 지연고정루프에 적용한 실예를 나타내는 블럭도.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 클럭에지 감지부 200 : 듀티비 감지부
300 : 듀티비 보정부
본 발명은 반도체 집적회로에 관한 것으로, 특히 반도체 집적회로의 듀티보정회로에 관한 것이다.
다양한 기능을 동작하는 다수의 반도체 장치를 구비하는 시스템에서 반도체 메모리 장치는 데이터를 저장하는 장치이다. 반도체 메모리 장치는 데이터 처리장치, 예를 들면 중앙처리장치로부터 입력된 어드레스에 대응하는 데이터를 데이터 요구 장치로 출력하거나, 데이터 처리장치로부터 전달된 데이터를 그 데이터와 같이 입력된 어드레스에 대응하여 반도체 메모리 장치의 단위셀에 저장한다.
시스템의 동작속도가 빨라짐에 따라 그 시스템에 구비되는 데이터 처리장치에서 반도체 메모리 장치에 요구하는 데이터 입출력속도도 점점 더 높아지고 있다. 그러나, 최근까지 반도체 집적회로의 기술 개발과정에서, 데이터 처리장치의 동작속도는 점점 더 빨라지고 있는데, 데이터 처리장치와 데이터를 주고받는 반도체 메모리 장치의 데이터 입출력속도는 데이터 처리장치의 속도에 따라가지 못하고 있다.
반도체 메모리 장치의 데이터 입출력 속도를 데이터 처리 장치가 요구하는 수준까지 높이기 위해 다양한 형태의 반도체 메모리 장치가 개발되었다. 최근까지 가장 널리 사용되고 반도체 메모리 장치로는 데이터 처리장치가 배치된 시스템에서 제공하는 시스템 클럭을 입력받은 다음 시스템 클럭의 주기마다 데이터를 출력하도 록 하는 동기식 메모리 장치가 제안되었다. 동기식 메모리 장치는 시스템 클럭을 입력받고, 입력된 제1 클럭의 주기에 대응하여 데이터 처리장치로 데이터를 출력하거나 데이터 처리장치로부터 데이터를 시스템 클럭의 주기마다 입력받는다. 그러나, 동기식 메모리 장치로도 데이터 처리 장치의 동작속도에 따라가지 못함에 따라, DDR 동기식 메모리 장치가 개발되었다. DDR 동기식 메모리 장치는 시스템 클럭의 천이마다 데이터를 출력하거나 입력받는다. 즉, 제1 클럭의 상승에지와 하강에지에 각각 동기시켜 데이터를 입력받거나 출력한다.
이렇게 DDR 반도체 메모리 장치와 같이 시스템 클럭의 상승에지와 하강에지에 데이터를 출력시키기 위해서는 DDR 반도체 메모리 장치에 입력되는 시스템 클럭의 듀티비가 50%를 유지하고 있어야 한다. 시스템 클럭의 듀티비가 50%가 되지 않으면, 시스템 클럭의 상승에지에 맞추어 데이터를 출력시키는 동작과 하강에지에 맞추어 데이터를 출력시키는 동작의 처리 마진이 달라지게 된다. 점점 더 시스템 클럭의 주파수가 높아지고 있는 실정에서, 어느 한쪽의 동작처리마진이 부족해진다는 것은 안정적으로 데이터를 처리하기가 힘들어 짐을 의미하게 된다.
따라서 DDR 반도체 메모리 장치는 입력된 시스템 클럭의 듀티비가 50%가 되지 않을 경우에는 50%로 보정시키는 듀티 보정회로를 구비하고 있다. DDR 반도체 메모리 장치는 시스템 클럭이 내부에 전달된 이후에 데이터를 출력시킬 때까지의 지연시간을 보상하여 주기 위한 지연고정루프 회로를 구비하고 있다. 지연고정루프 회로는 시스템 클럭의 지연을 일정한 값으로 고정한 지연고정된 클럭을 출력하는 데, 반도체 메모리 장치는 지연고정된 클럭에 동기시켜 데이터를 출력시키게 되면 반도체 메모리 장치의 외부에서는 시스템 클럭의 천이에 정확히 동기되어 데이터가 출력되는 것으로 보인다. 대체로 DDR 반도체 메모리 장치의 듀티보정회로는 지연고정루프 회로에서 출력되는 지연고정된 클럭의 듀티비를 보상하는 역할을 한다.
또한 반도체 메모리 장치가 내부적으로 시스템 클럭을 사용할 때에도 먼저 듀티보정회로에서 제1 클럭의 듀티를 보정시킨 클럭을 사용할 수 있다. 듀티 보정회로는 반도체 메모리 장치이외에도 다양한 반도체 장치에 클럭의 듀티비를 보정하는데 사용할 수 있다.
일반적인 듀티보정회로는 제1 클럭과 그 제1 클럭이 반전된 클럭을 이용하여 각각의 클럭의 듀티비를 맞추는 동작을 한다. 시스템 클럭의 주파수가 매우 높은 경우에 시스템 클럭의 듀티비를 맞추고, 그 듀티비가 맞추어진 클럭을 반전시크는 과정에서 발생하는 지연시간도 상대적으로 작지않기 때문에, 듀티보정회로는 제1 클럭과 제2 클럭을 각각 듀티보정하는 것이다.
그러나, 이 과정에서 제1 클럭과 제1 클럭의 반전된 클럭의 위상이 180도가 되지 않고 틀어지게 되는 현상이 생길 수 있다. 이 경우에 듀티보정회로에서 출력되는 클럭 및 그 반전된 클럭을 이용하여 반도체 장치가 동작하게 되면, 반도체 장치가 정확하게 예정된 일정한 주기마다, 즉 시스템 클럭의 천이 시점마다 정해진 동작을 수행할 수 없게 된다. 예를 들면 반도체 메모리 장치가 제1 클럭의 상승에지와 하강에지에 동기시켜 데이터를 출력시키는 동작에서, 듀티보정된 시스템 클럭과 그 반전된 클럭의 위상 차이가 180이 안되면, 데이터가 일정한 주기마다 출력되는 것이 아니라 불규칙하게 출력될 수 있는 것이다.
본 발명은 듀티보정된 제1 클럭 및 제2 클럭이 서로 위상이 실질적으로 정확하게 180도가 되어 출력될 수 있는 반도체 장치의 듀티보정회로를 제공함을 목적으로 한다.
본 발명은 듀티보정된 제1 클럭 및 제2 클럭이 서로 위상이 180도가 되어 출력될 수 있는 반도체 장치의 듀티보정회로를 구비한 지연고정루프 회로를 제공하는 것을 목적으로 한다.
본 발명은 제1 클럭과 제2 클럭을 입력받아 보정신호에 응답하여 듀티비가 보정된 제1 출력클럭 및 제2 출력클럭 출력하는 듀티비 보정회로; 및 상기 제1 출력클럭의 기준천이 시점과 상기 제2 출력클럭의 기준천이 시점간의 간격에 대응하는 상기 보정신호를 생성하는 클럭에지 감지부를 구비하는 반도체 장치를 제공한다.
또한, 본 발명은 제1 클럭과 제2 클럭을 입력받아 보정신호에 응답하여 듀티비가 보정된 제1 출력클럭 및 제2 출력클럭 출력하는 단계; 및 상기 제1 출력클럭의 기준천이 시점과 상기 제2 출력클럭의 기준천이 시점간의 간격에 대응하는 상기 보정신호를 생성하는 단계를 포함하는 반도체 장치의 구동방법을 제공한다.
또한, 본 발명은 제1 클럭과 제2 클럭을 입력받아 지연고정동작을 수행하여 지연고정된 제1 클럭과 제2 클럭을 출력하되, 보정신호에 응답하여 듀티비가 보정 된 지연고정된 제1 클럭과 제2 클럭을 출력하는 지연고정루프 회로; 상기 지연고정루프 회로에서 출력하는 지연고정된 클럭의 기준천이 시점과 상기 지연고정된 클럭의 제2 클럭의 기준천이 시점간의 간격에 대응하는 상기 보정신호를 생성하는 클럭에지 감지부; 및 상기 지연고정된 제1 클럭과 제2 클럭을 이용하여 데이터를 출력시키기 위한 데이터 출력회로를 구비하는 반도체 장치를 제공한다.
또한, 본 발명은 제1 클럭과 제2 클럭을 입력받아 지연고정동작을 수행하여 지연고정된 클럭과 그 반전된 클럭을 출력하는 단계; 상기 지연고정된 클럭과 그 반전된 클럭을 입력받아 제1 보정값 및 제2 보정값에 응답하여 듀티비를 보정하여 듀티비가 보정된 제1 출력클럭 및 제2 출력클럭 출력하는 단계; 상기 제1 출력클럭의 기준천이 시점과 상기 제2 출력클럭의 기준천이 시점간의 간격에 대응하는 보정신호를 생성하는 단계; 상기 보정신호의 제1 로직레벨에 대응하는 상기 제1 보정값과 제2 로직레벨에 대응하는 상기 제2 보정값을 생성하는 단계; 및 상기 듀티비가 보정된 제1 출력클럭 및 제2 출력클럭 이용하여 데이터를 출력하는 단계를 포함하는 반도체 장치의 구동방법을 제공한다.
또한, 본 발명은 제1 출력클럭의 기준 천이시점과 상기 제2 출력클럭의 기준 천이시점간의 간격에 대응하는 제1 보정신호를 생성하는 제1 보정신호 생성부; 상기 반전된 클럭의 기준 천이시점과 상기 제1 클럭의 기준 천이시점간의 간격에 대응하는 제2 보정신호를 생성하는 제2 보정신호 생성부; 상기 제1 보정신호에 대응하여 전하량을 축적하는 제1 전하저장수단; 상기 제2 보정신호에 대응하여 전하량을 축적하는 제2 전하저장수단; 제1 클럭을 입력받아 상기 제1 전하저장수단에 축 적된 전하량에 대응하여 듀티비가 보정된 상기 제1 출력클럭을 생성하는 제1 클럭 생성부; 및 제2 클럭을 입력받아 상기 제2 전하저장수단에 축적된 전하량에 대응하여 듀티비가 보정된 상기 제2 출력클럭을 생성하는 제2 클럭 생성부를 구비하는 반도체 장치를 제공한다.
본 발명은 제1 출력클럭의 기준 천이시점과 상기 제2 출력클럭의 기준 천이시점간의 간격에 대응하는 제1 보정신호를 생성하는 단계; 상기 반전된 클럭의 기준 천이시점과 상기 제1 출력클럭의 기준 천이 시점간의 간격에 대응하는 제2 보정신호를 생성하는 단계; 상기 제1 보정신호에 대응하여 전하량을 제1 전하저장수단에 축적하는 단계; 상기 제2 보정신호에 대응하여 전하량을 제2 전하저장수단에 축적하는 단계; 제1 클럭을 입력받아 상기 제1 전하저장수단에 축적된 전하량에 대응하여 듀티비가 보정된 상기 제1 출력클럭을 생성하는 단계; 및 제2 클럭을 입력받아 상기 제2 전하저장수단에 축적된 전하량에 대응하여 듀티비가 보정된 상기 제2 출력클럭을 생성하는 단계를 포함하는 반도체 장치의 구동방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도1은 반도체 장치의 듀티보정회로를 나타내는 블럭도이다.
도1을 참조하여 살펴보면, 듀티보정회로는 듀티비 보정부(10)와, 듀티비 감지부(20)를 구비한다.
듀티비 보정부(10)는 입력된 클럭(CLKIN)과 제2 클럭(CLKINB)을 입력받아 듀티비를 보정한 클럭(CLK, CLKB)를 생성한다. 듀티비 감지부(10)는 듀티비를 보정한 클럭(CLK, CLKB)의 듀티비가 어긋난 정도를 감지하여 듀티비 보정부(10)가 듀티비를 보정하도록 제어한다.
전술한 바와 같이 DDR2 동기식 반도체 메모리 장치는 시스템 클럭의 상승에지와 하강에지 모두에 데이터를 출력시키기 때문에, 시스템 클럭의 듀티비를 맞추는 것이 매우 중요하다. 최근에 개발되는 반도체 메모리 장치는 내부적으로 듀티비를 맞추는 회로를 구비하고 있다. 그러나, 듀티비를 맞추는 듀티보정회로를 이용하여 듀티비를 맞춘 제1 클럭과 제2 클럭을 얻는다 하더라고, 이 두 클럭의 위상이 정확히 180도가 되지 않는 점이 생길 수 있다. 이는 듀티보정회로가 제1 클럭(CLKIN)과 그 반전된 클럭(CLKINB)의 듀티비를 각각 맞추는 과정에서 서로의 위상이 180도에서 어긋나게 되기 때문이다. 듀티보정회로에서 출력되는 서로의 위상이 180도를 유지하는 것이 필요하다. 듀티보정회로에서 출력되는 제1 클럭과 제2 클럭은 반도체 장치가 데이터를 출력시키는 등의 동작상 기준이 되는 클럭들이다. 이 기준클럭들의 위상차이가 180도를 유지해야, 반도체 메모리 장치가 두개의 기준클럭에 대해 각각 동작을 수행해도 같은 동작마진을 유지하게 된다.
최근에는 듀티보정회로에서 출력하는 제1 클럭과 제2 클럭의 위상을 180도로 맞추기 위해서 지연고정루프나 위상고정루프등을 사용하고 있으나, 이를 위해서는 별도의 지연고정루프 회로나 위상고정루프 회로등이 배치되어야 하기 때문에 회로면적이 추가적으로 증가되는 문제가 생긴다.
본 발명에서는 출력되는 두 클럭의 위상이 180도를 가질 수 있는 듀티 보정회로를 제안한다. 이하에서는 듀티비를 보정한다는 것의 가장 바람직한 상태는 출력되는 두 클럭의 기준천이 시점간의 위상차이를 180로 보정한다는 것을 의미한다.
도2는 본 발명의 바람직한 실시예에 따른 반도체 장치의 듀티보정회로를 나타내는 블럭도이다.
도2에 도시된 바와 같이, 본 실시예에 따른 반도체 장치의 듀티보정회로는 듀티보정블럭(1000)과, 클럭에지 감지부(100)를 구비한다. 듀티보정블럭(1000)는 듀티비 감지부(200)와 듀티비 보정부(300)를 구비한다. 클럭에지 감지부(100)는 제1 출력클럭(CLK')의 기준천이 시점과 제2 출력클럭(CLKB')의 기준천이 시점간의 간격에 대응하는 보정신호(HP_UP,HP_DN)를 생성한다. 듀티비 감지부(200)는 보정신호(HP_UP,HP_DN)의 제1 로직레벨(예를 들면 하이레벨)에 대응하는 제1 보정값(A)과 제2 로직레벨(예를 들면 로우레벨)에 대응하는 제2 보정값(B)을 생성한다. 듀티비 보정부(300)는 제1 클럭(CLK)과 제2 클럭(CLKB)을 입력받아 제1 보정값(A) 및 제2 보정값(B)에 응답하여 듀티비를 보정하여 듀티비가 보정된 제1 출력클럭(CLK') 및 제2 출력클럭(CLKB')을 출력한다. 여기서 제1 클럭(CLK)과 제2 클럭(CLKB)은 외부에서 반도체 장치로 입력되는 클럭, 외부에서 반도체 장치로 입력된 후 버퍼링된 클럭, 반도체 장치의 지연고정루프회로에서 출력되는 지연고정된 클럭 및 그 반전된 클럭등 듀티보정이 필요한 모든 클럭일 수 있다. 또한, 여기서 듀티비를 보정한다는 것은 전술한 바와 같이 두 클럭의 라이징 에지끼리 또는 폴링에지끼리의 위상차이를 180도로 보정한다는 것을 의미한다.
도3은 도2에 도시된 클럭에지 감지부를 나타내는 회로도이다.
도3에 도시된 클럭에지 감지부는 제1 펄스생성부(110), 제2 펄스생성부(120), 제1 보정신호 생성부(130), 제2 보정신호 생성부(140)를 구비한다. 제1 펄스생성부(110)는 제1 출력클럭(CLK')의 제1 천이시점을 기준으로 생성된 제1 기준펄스(RP1)를 출력한다. 이를 위해 제1 펄스생성부(110)는 인버터(I1 ~ I5)와, 낸드게이트(ND1)를 구비한다. 제2 펄스생성부(120)는 제2 출력클럭(CLKB')의 제1 천이시점을 기준으로 생성된 제2 기준펄스(RP2)를 출력한다. 이를 위해 제2 펄스생성부(120)는 인버터(I6 ~ I10)와, 낸드게이트(ND2)를 구비한다. 제1 보정신호 생성부(130)는 제1 기준펄스(RP1)에 응답하여 하이레벨로 상승하고, 제2 기준펄스(RP2)에 응답하여 로우레벨로 하강하는 제1 보정신호(HP_UP)를 생성한다. 이를 위해 제1 보정신호 생성부(130)는 모스트랜지스터(T1,T2)와 인버터(I11, I13,I14)를 구비한다. 제2 보정신호 생성부(140)는 제2 기준펄스(RP2)에 응답하여 하이레벨로 상승하고, 제1 기준펄스(RP1)에 응답하여 로우레벨로 하강하는 제1 보정신호(HP_DN)를 생성한다. 이를 위해 제2 보정신호 생성부(140)는 모스트랜지스터(T3,T4)와 인버터(I15, I16,I17)를 구비한다.
도4는 도2에 도시된 듀티비 감지부를 나타내는 회로도이다.
도4를 참조하여 살펴보면, 듀티비감지부(200)는 제1 보정값(A)에 대응하는 전하량을 축적하기 위한 제1 캐패시터(C1)와, 제2 보정값(B)에 대응하는 전하량을 축적하기 위한 제2 캐패시터(C2)와, 기준전류를 제공하는 기준전류 생성부(210)와, 제1 보정신호(HP_UP)에 응답하여 캐패시터(C1)를 충방전시키는 제1 충방전부(220) 와, 제2 보정신호(HP_DN)에 응답하여 캐패시터(C2)를 충방전시키는 제2 충방전부(230)를 구비한다.
기준전류 생성부(210)는 바이어스신호(BIASP)에 응답하여 기준전류를 제공하기 위한 회로이다. 이를 위해 기준전류 생성부(210)는 바이어스신호(BIASP)에 응답하여 턴온되는 모스트랜지스터(T8)과 다이오드 접속된 모스트랜지스터(T11)와, 항상 턴온상태를 유지하는 모스트랜지스터(T5,T14)를 구비한다. 모스트랜지스터(T5,T14)는 제1 충방전부(220)와 제2 충방전부(230)에 구비되는 직렬연결된 4개의 모스트랜지스터와 패턴형태를 맞추기 위한 것이다.
제1 충방전부(220)는 제1 보정신호(HP_UP)의 하이레벨에 대응하여 제1 캐패시터(C1)에 축적된 전하를 디스차지하기 위한 스위치용 모스트랜지스터(T15)와, 제1 보정신호(HP_UP)의 로우레벨에 대응하여 제1 캐패시터(C1)에 전하를 충전시키기 위한 스위치용 모스트랜지스터(T6)와, 기준전류에 연동된 전류를 스위치용 모스트랜지스터(T6)로부터 스위치용 모스트랜지스터(T15)로 흐르게 하기 위해, 바이어스신호(BIASP)에 응답하여 활성화되는 제1 바이어스 전류제공부(221)를 구비한다. 제1 바이어스 전류제공부(221)는 바이어스신호(BIASP)에 응답하여 턴온되는 모스트랜지스터(T9)과 다이오드 접속된 모스트랜지스터(T12)를 구비한다.
제2 충방전부(230)는 제2 보정신호(HP_DN)의 하이레벨에 대응하여 제1 캐패시터(C1)에 축적된 전하를 디스차지하기 위한 스위치용 모스트랜지스터(T16)와, 제2 보정신호(HP_DN)의 로우레벨에 대응하여 캐패시터(C2)에 전하를 충전시키기 위한 스위치용 모스트랜지스터(T16)와, 기준전류에 연동된 전류를 스위치용 모스트랜지 스터(T7)로부터 스위치용 모스트랜지스터(T16)로 흐르게 하기 위해, 바이어스신호(BIASP)에 응답하여 활성화되는 제2 바이어스 전류제공부(231)를 구비한다. 제1 바이어스 전류제공부(231)는 바이어스신호(BIASP)에 응답하여 턴온되는 모스트랜지스터(T10)과 다이오드 접속된 모스트랜지스터(T13)를 구비한다.
도5은 도2에 도시된 듀티비 보정부를 나타내는 회로도이다.
도5를 참조하여 살펴보면, 듀티비 보정부(300)는 전원전압(VDD)에 일측에 연결된 제1 저항(Ra)과, 전원전압(VDD)에 일측이 연결된 제2 저항(Rb)과, 제1 클럭(CLK)에 응답하여 턴온되며, 제1 저항(Ra)의 타측에 일측이 연결된 모스트랜지스터(T17)와, 제2 보정값(B)에 대응하여 그 턴온시간이 정해지며, 모스트랜지스터(T17)의 타측과 접지전압 사이에 연결된 모스트랜지스터(T19)와, 제2 클럭(CLKB)에 응답하여 턴온되며, 제2 저항(Rb)의 타측에 일측이 연결된 모스트랜지스터(T18)와, 제1 보정값(A)에 대응하여 그 턴온시간이 정해지며, 모스트랜지스터(T20)의 타측과 접지전압(VSS)에 사이에 연결된 모스트랜지스터(T20)를 구비한다.
도6은 도2에 도시된 듀티보정회로의 동작을 나타내는 파형도이다. 도2 내지 도6을 참조하여 본 실시예에 따른 듀티보정회로의 동작을 살펴본다. 본 실시예에 따른 듀티보정회로의 가장 큰 특징은 클럭에지 감지부(100)가 출력클럭(CLK', CLKB')의 천이 타이밍을 감지하여 측정하고, 그 감지된 결과에 따라 출력클럭(CLK', CLKB')의 위상을 보정한다는 것이다. 즉, 두 클럭(CLK', CLKB')의 라이징 에지의 위상차이가 180가 되도록 하는 것이다.
클럭에지 감지부(100)는 제1 출력클럭(CLK')의 천이 타이밍과 제2 클 럭(CLKB')의 천이 타이밍까지의 폭을 감지하고, 그에 대응하는 보정신호(HP_UP, HP_DN)을 생성한다. 여기서는 클럭에지 감지부(100)는 제1 출력클럭(CLK')의 상승에지 타이밍과 반전된 클럭(CLKB')의 상승에지 타이밍을 감지하여 보정신호(HP_UP, HP_DN)을 생성하고 있다. 제1 펄스생성부(110)는 클럭신호(CLK')의 상승에지에 대응하여 생성되는 제1 기준펄스(RP1)를 생성하고, 제2 펄스생성부(120)는 클럭신호(CLKB')의 상승에지에 대응하여 생성되는 제2 기준펄스(RP2)를 생성한다. 제1 보정신호 생성부(130)는 제1 기준펄스(RP1)의 천이에 응답하여 상승하고, 제2 기준펄스(RP2)의 천이에 응답하여 하강하는 제1 보정신호(HP_UP)를 생성한다. 제2 보정신호 생성부(140)는 제1 기준펄스(RP1)의 천이에 하강하고, 제2 기준펄스(RP2)의 천이에 상승하는 제1 보정신호(HP_DN)를 생성한다.
듀티비 감지부(200)의 기준전류 생성부(210)는 바이어스 신호(BIASP)에 응답하여 모스트랜지스터(T5, T8, T11, T14)를 관통하는 기준전류를 생성한다. 제1 충방전부(220)는 제1 보정신호(HP_UP)의 로우레벨의 구간폭에 대응하여 제1 캐패시터(C1)에 전하를 충전하고, 제1 보정신호(HP_UP)의 하이레벨의 구간폭에 대응하여 제1 캐패시터(C2)에 전하를 방전한다. 제2 충방전부(230)는 제2 보정신호(HP_DN)의 로우레벨의 구간폭에 대응하여 제2 캐패시터(C2)에 전하를 충전하고, 제2 보정신호(HP_DN)의 하이레벨의 구간폭에 대응하여 제2 캐패시터(C2)에 전하를 방전한다.
따라서 도6에 도시되었듯이, 제1 보정신호(HP_UP)의 하이레벨보다 로우레벨의 구간폭이 더 많은 경우에 제1 캐패시터(C1)에 충전되는 전하량이 증가하고 그로 인해 제1 보정값(A)인 캐패시터(C1)에 인가되는 전압레벨이 증가한다. 또한, 제2 보정신호(HP_DN)의 로우레벨보다 하이레벨의 구간폭이 더 많은 경우에 제2 캐패시터(C2)에 충전되는 전하량이 감소하고 그로 인해 제2 보정값인 캐패시터(C2)에 인가되는 전압 레벨이 감소한다.
듀티비 보정부(300)는 클럭신호(CLK)의 하이레벨과 제2 보정값(B)에 대응하여 제2 출력클럭(CLKB')을 생성하며, 제2 클럭(CLKB')의 하이레벨 구간과 제1 보정값(A)에 대응하여 제1 출력클럭(CLK')을 생성한다. 여기서 제1 보정값(A)와 제2 보정값(B)의 상대적 변화량이 제1 클럭(CLK)과 제2 클럭(CLKB)의 위상차이값이 180도에서 어느 정도 차이가 나는지에 대해서 가지고 있다. 따라서 듀티비 보정부(300)에서 제1 및 제2 보정값(A,B)에 응답하여 입력되는 제1 클럭(CLK)과 제2 클럭(CLKB)의 듀티비를 보정하게 되면, 제1 출력클럭(CLK')과 제2 출력클럭(CLKB')은 서로의 위상차이가 180도로 된다.
또한, 본 발명에 의한 듀티 보정회로를 동기식 메모리 반도체 장치등에 사용되는 지연고정루프 회로에 적용할 수 있다. 지연고정루프 회로는 입력된 제1 클럭의 천이 타이밍에 정확히 맞추어 데이터를 출력할 수 있도록 지연고정된 클럭을 생성하는 회로이다. 지연고정루프 회로는 시스템클럭을 어느 정도 지연시켜야 외부에서 입력되는 시스템클럭의 천이 타이밍에 정확히 동기시켜 데이터를 출력할 수 있는 지를 계산하여 지연고정된 클럭을 생성하게 된다.
지연고정루프 회로는 위상비교기, 딜레이라인등을 구비하여 지연고정 동작을 수행하여 지연고정된 클럭을 출력하게 된다. 일반적으로 지연고정루프 회로는 지연고정된 클럭 및 그 반전된 클럭이 함께 생성하는데, 이 두 클럭이 듀티비가 틀어 져, 서로의 클럭위상차이가 180이 되지 않는 경우에는 반도체 메모리 장치가 데이터를 신뢰성있게 예정된 타이밍마다 출력할 수 없다.
본 발명에서 제안한 듀티보정회로를 지연고정루프 회로에 적용시켜서, 지연고정루프회로의 제1 출력클럭의 듀티비를 맞추게 되면, 지연고정루프 회로에서 출력되는 지연고정된 제1 클럭 및 제2 클럭은 서로의 위상이 180도를 유지하게 할 수 있다. 따라서 보다 반도체 메모리 장치가 데이터를 신뢰성있게 예정된 타이밍마다 출력할 수 있게 된다.
도7은 듀티보정회로를 지연고정루프에 적용한 실예를 나타내는 블럭도이다.
도7에 도시된 바와 같이, 지연고정루프 회로는 클럭버퍼(11), 딜레이부(12), 지연모델(14), 위상비교부(15), 딜레이제어부(16), DLL 클럭드라이버(17), 듀티보정회로(18)를 구비한다. 도2에 도시된 지연고정루프 회로는 일반적으로 당업자에게 널리 알려진 지연고정루프 회로이기 때문에, 자세한 동작설명은 생략한다. 다만, 도2에 도시된 듀티보정회로를 도7의 듀티보정회로(18)에 적용할 수 있으며, 이 경우에 듀티보정회로(18)가 DLL 클럭 드라이버(17)에서 출력되는 지연고정된 제1 클럭과 제2 클럭의 듀티를 보정하여 데이터 출력블럭(19)에 전달하게 된다. 따라서 듀티보정회로(18)에서 출력되는 두개의 클럭신호는 서로의 천이 위상차이가 180로를 유지한 상태로 데이터 출력블럭(19)으로 입력되기 때문에, 데이터 출력블럭(19)이 데이터(DATA)를 외부로 출력할 때에 보다 정확히 예정된 타이밍에 데이터를 출력할 수 있다.
또한 도7과는 달리, 도2의 듀티보정회로를 지연고정루프회로에 입력되는 입 력클럭의 듀티비를 보정한 다음 지연고정루프로 출력하게 할 수도 있다. 이 경우에는 클럭버퍼(11)의 출력을 입력받아 듀티비를 보정한 다음 딜레이부(12)와, 위상비교부(15)로 출력하게 된다. 외부에서 입력되는 시스템클럭(EXTCLK)와 그 반전 클럭의 듀티비가 맞지 않는 경우에 이를 본 발명에 의한 듀비보정회로가 듀비티를 맞춘 다음, 지연고정루프 회로로 전달하는 것이다. 지연고정루프 회로가 지연고정동작을 수행하게 되면, 보다 정확한 지연고정된 제1 클럭과 제2 클럭을 생성할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해서 지연고정루프 회로 또는 위상고정루프등을 사용하지 않고도, 제1 클럭신호와 제2 클럭신호간에 서로 위상이 실질적으로 180도가 되는 클럭을 쉽게 만들 수 있다.
본 발명의 듀티 보정회로를 이용하면, 제1 클럭신호와 제2 클럭신호간에 서로 위상이 실질적으로 180도가 되는 클럭을 쉽게 생성할 수 있기 때문에, 이를 반도체 메모리 장치등에 사용하면, 데이터 처리 타이밍, 데이터의 출력 타이밍등을 신뢰성있게 유지할 수 있다.

Claims (31)

  1. 제1 클럭과 제2 클럭을 입력받아 보정신호에 응답하여 듀티비가 보정된 제1 출력클럭 및 제2 출력클럭 출력하는 듀티비 보정회로; 및
    상기 제1 출력클럭의 기준천이 시점과 상기 제2 출력클럭의 기준천이 시점간의 간격에 대응하는 상기 보정신호를 생성하는 클럭에지 감지부
    를 구비하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 듀티비 보정회로는
    상기 보정신호의 제1 로직레벨에 대응하는 제1 보정값과 제2 로직레벨에 대응하는 제2 보정값을 생성하는 듀티비감지부; 및
    상기 제1 보정값에 대응하여 상기 제1 출력클럭의 듀티비를 보정하고, 상기 제2 보정값에 대응하여 상기 제2 출력클럭의 듀티비를 보정하는 듀티비보정부를 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 클럭에지 감지부는
    상기 제1 출력클럭의 제1 천이시점을 기준으로 생성된 제1 기준펄스를 출력하는 제1 펄스생성부;
    상기 제1 출력클럭을 반전한 클럭의 제1 천이시점을 기준으로 생성된 제2 기준펄스를 출력하는 제2 펄스생성부;
    상기 제1 기준펄스에 응답하여 제1 천이가 이루어지고, 상기 제2 기준펄스에 응답하여 제2 천이가 이루어지는 제1 보정신호를 생성하는 제1 보정신호 생성부; 및
    상기 제2 기준펄스에 응답하여 제1 천이가 이루어지고, 상기 제1 기준펄스에 응답하여 제2 천이가 이루어지는 제2 보정신호를 생성하는 제2 보정신호 생성부를 구비하며, 상기 보정신호는 상기 제1 보정신호와 상기 제2 보정신호를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 듀티비감지부는
    상기 제1 보정신호의 제1 로직구간에 대응하여 전하를 축적하고 제2 로직구간에 대응하여 전하를 방전하여 상기 제1 보정값을 출력하고, 상기 제2 보정신호의 제1 로직 구간에 대응하여 전하를 축적하고 제2 로직구간에 대응하여 전하를 방전하여 상기 제2 보정값을 출력함을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 듀티비감지부는
    상기 제1 보정값에 대응하는 전하량을 축적하기 위한 제1 전하저장수단;
    상기 제2 보정값에 대응하는 전하량을 축적하기 위한 제2 전하저장수단;
    상기 제1 보정신호의 제1 로직값에 대응하여 상기 제1 전하저장수단에 축적된 전하를 디스차지하기 위한 제1 스위치수단;
    상기 제1 보정신호의 제2 로직값에 대응하여 상기 제1 전하저장수단에 전하를 충전시키기 위한 제2 스위치수단;
    상기 제2 보정신호의 제1 로직값에 대응하여 상기 제2 전하저장수단에 축적된 전하를 디스차지하기 위한 제3 스위치수단; 및
    상기 제2 보정신호의 제2 로직값에 대응하여 상기 제2 전하저장수단에 전하를 충전시키기 위한 제4 스위치수단을 구비하는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 듀티비감지부는
    바이어스신호에 응답하여 기준전류를 제공하기 위한 기준전류 생성부;
    상기 기준전류에 연동된 제1 전류를 상기 제1 스위치수단으로부터 제2 스위치수단으로 흐르게 하기 위해, 상기 바이어스신호에 응답하여 활성화되는 제1 바이 어스 전류제공부; 및
    상기 기준전류에 연동된 제2 전류를 상기 제3 스위치수단으로부터 제4 스위치수단으로 흐르게 하기 위해, 상기 바이어스신호에 응답하여 활성화되는 제2 바이어스 전류제공부를 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제 2 항에 있어서
    상기 듀티비 보정부는
    상기 제1 클럭을 상기 제2 보정값에 대응하여 듀티비를 보정시킨 상기 듀티비가 보정된 제1 출력클럭을 생성하는 제1 출력클럭 생성부; 및
    상기 제2 클럭을 상기 제1 보정값에 대응하여 듀티비를 보정시킨 상기 듀티비가 보정된 제2 출력클럭으로 출력하는 제2 출력클럭 생성부
    를 구비하는 반도체 메모리 장치.
  8. 제 2 항에 있어서,
    상기 듀티비 보정부는
    전원전압에 일측이 연결된 제1 저항수단;
    상기 전원전압에 일측이 연결된 제2 저항수단;
    상기 제1 클럭에 응답하여 턴온되며, 상기 제1 저항수단의 타측에 일측이 연결된 제1 스위치수단;
    상기 제2 보정값에 대응하여 그 턴온시간이 정해지며, 상기 제1 스위치수단의 타측과 접지전압에 연결된 제2 스위치수단;
    상기 제1 클럭의 반전된 클럭에 응답하여 턴온되며, 상기 제2 저항수단의 타측에 일측이 연결된 제3 스위치수단; 및
    상기 제1 보정값에 대응하여 그 턴온시간이 정해지며, 상기 제3 스위치수단의 타측과 접지전압에 연결된 제4 스위치수단을 구비하는 것을 특징으로 하는 반도체 장치.
  9. 제1 클럭과 제2 클럭을 입력받아 보정신호에 응답하여 듀티비가 보정된 제1 출력클럭 및 제2 출력클럭 출력하는 단계; 및
    상기 제1 출력클럭의 기준천이 시점과 상기 제2 출력클럭의 기준천이 시점간의 간격에 대응하는 상기 보정신호를 생성하는 단계
    를 포함하는 반도체 장치의 구동방법.
  10. 제 9 항에 있어서,
    상기 보정신호를 생성하는 단계는
    상기 보정신호의 제1 로직레벨에 대응하는 제1 보정값과 제2 로직레벨에 대 응하는 제2 보정값을 생성하는 단계; 및
    상기 제1 보정값에 대응하여 상기 제1 출력클럭의 듀티비를 보정하고, 상기 제2 보정값에 대응하여 상기 제2 출력클럭의 듀티비를 보정하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 구동방법.
  11. 제 9 항에 있어서,
    상기 보정신호를 생성하는 단계는
    상기 제1 출력클럭의 제1 천이시점을 기준으로 생성된 제1 기준펄스를 출력하는 단계;
    상기 제1 출력클럭을 반전한 클럭의 제1 천이시점을 기준으로 생성된 제2 기준펄스를 출력하는 단계;
    상기 제1 기준펄스에 응답하여 제1 천이가 이루어지고, 상기 제2 기준펄스에 응답하여 제2 천이가 이루어지는 제1 보정신호를 생성하는 단계; 및
    상기 제2 기준펄스에 응답하여 제1 천이가 이루어지고, 상기 제1 기준펄스에 응답하여 제2 천이가 이루어지는 제2 보정신호를 생성하는 단계를 포함하며, 상기 보정신호는 상기 제1 보정신호와 상기 제2 보정신호를 포함하는 것을 특징으로 하는 반도체 장치의 구동방법.
  12. 제 10 항에 있어서,
    상기 보정신호의 제1 로직레벨에 대응하는 상기 제1 보정값과 제2 로직레벨에 대응하는 상기 제2 보정값을 생성하는 단계는
    상기 제1 보정신호의 제1 로직값에 대응하여 제1 전하저장수단에 축적된 전하를 디스차지하는 단계;
    상기 제1 보정신호의 제2 로직값에 대응하여 상기 제1 전하저장수단에 전하를 충전시키는 단계;
    상기 제2 보정신호의 제1 로직값에 대응하여 제2 전하저장수단에 축적된 전하를 디스차지하는 단계;
    상기 제2 보정신호의 제2 로직값에 대응하여 상기 제2 전하저장수단에 전하를 충전시키는 단계;
    상기 제1 전하저장수단에 축적된 전하량에 대응하는 상기 제1 보정값을 출력하는 단계; 및
    상기 제2 전하저장수단에 축적된 전하량에 대응하는 상기 제2 보정값을 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 구동방법.
  13. 제 12 항에 있어서,
    상기 듀티비가 보정된 제1 출력클럭 및 제2 출력클럭 출력하는 단계는
    상기 제2 보정값에 대응하여 상기 제1 클럭의 천이시점을 보정한 상기 듀티 비가 보정된 클럭을 출력하는 단계; 및
    상기 제1 보정값에 대응하여 상기 제1 클럭의 반전된 클럭의 천이시점을 보정한 상기 듀티비가 보정된 클럭의 반전된 클럭을 출력하는 것을 포함하는 것을 특징으로 하는 반도체 장치의 구동방법.
  14. 제1 클럭과 제2 클럭을 입력받아 지연고정동작을 수행하여 지연고정된 클럭과 그 반전된 클럭을 출력하되, 보정신호에 응답하여 듀티비가 보정된 지연고정된 제1 클럭 및 제2 클럭을 출력하는 지연고정루프 회로;
    상기 지연고정루프 회로에서 출력하는 지연고정된 클럭의 기준천이 시점과 상기 지연고정된 클럭의 반전클럭의 기준천이 시점간의 간격에 대응하는 상기 보정신호를 생성하는 클럭에지 감지부; 및
    상기 지연고정된 클럭 및 그 반전된 클럭을 이용하여 데이터를 출력시키기 위한 데이터 출력회로
    를 구비하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 지연고정루프 회로는
    상기 제1 클럭과 제2 클럭을 입력받아 지연고정동작을 수행하여 지연고정된 클럭과 그 반전된 클럭을 출력하는 지연고정블럭; 및
    상기 지연고정블럭에서 출력하는 지연고정된 제1 클럭과 제2 클럭을 입력받아 상기 보정신호에 응답하여 듀티비가 보정된 제1 출력클럭 및 제2 출력클럭 출력하는 듀티비 보정회로를 구비하는 것을 특징으로 하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 듀티비 보정회로는
    상기 보정신호의 제1 로직레벨에 대응하는 제1 보정값과 제2 로직레벨에 대응하는 제2 보정값을 생성하는 듀티비감지부; 및
    상기 제1 보정값에 대응하여 상기 지연고정된 클럭의 듀티비를 보정하고, 상기 제2 보정값에 대응하여 상기 지연고정된 제2 클럭의 듀티비를 보정하는 듀티비보정부를 구비하는 것을 특징으로 하는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 클럭에지 감지부는
    상기 지연고정된 클럭의 제1 천이시점을 기준으로 생성된 제1 기준펄스를 출력하는 제1 펄스생성부;
    상기 지연고정된 클럭의 반전클럭의 제1 천이시점을 기준으로 생성된 제2 기 준펄스를 출력하는 제2 펄스생성부;
    상기 제1 기준펄스에 응답하여 제1 천이가 이루어지고, 상기 제2 기준펄스에 응답하여 제2 천이가 이루어지는 제1 보정신호를 생성하는 제1 보정신호 생성부; 및
    상기 제2 기준펄스에 응답하여 제1 천이가 이루어지고, 상기 제1 기준펄스에 응답하여 제2 천이가 이루어지는 제2 보정신호를 생성하는 제2 보정신호 생성부를 구비하며, 상기 보정신호는 상기 제1 보정신호와 상기 제2 보정신호를 포함하는 것을 특징으로 하는 반도체 장치.
  18. 제 17 항에 있어서,
    상기 듀티비감지부는
    상기 제1 보정신호의 제1 로직구간에 대응하여 전하를 축적하고 제2 로직구간에 대응하여 전하를 방전하여 상기 제1 보정값을 출력하고, 상기 제2 보정신호의 제1 로직구간에 대응하여 전하를 축적하고 제2 로직구간에 대응하여 전하를 방전하여 제2 보정값을 출력함을 특징으로 하는 반도체 장치.
  19. 제 17 항에 있어서,
    상기 듀티비감지부는
    상기 제1 보정값에 대응하는 전하량을 축적하기 위한 제1 전하저장수단;
    상기 제2 보정값에 대응하는 전하량을 축적하기 위한 제2 전하저장수단;
    상기 제1 보정신호의 제1 로직값에 대응하여 상기 제1 전하저장수단에 축적된 전하를 디스차지하기 위한 제1 스위치수단;
    상기 제1 보정신호의 제2 로직값에 대응하여 상기 제1 전하저장수단에 전하를 충전시키기 위한 제2 스위치수단;
    상기 제2 보정신호의 제1 로직값에 대응하여 상기 제2 전하저장수단에 축적된 전하를 디스차지하기 위한 제3 스위치수단; 및
    상기 제2 보정신호의 제2 로직값에 대응하여 상기 제2 전하저장수단에 전하를 충전시키기 위한 제4 스위치수단를 구비하는 것을 특징으로 하는 반도체 장치.
  20. 제 19 항에 있어서,
    상기 듀티비감지부는
    바이어스신호에 응답하여 기준전류를 제공하기 위한 기준전류 생성부;
    상기 기준전류에 연동된 전류를 상기 제1 스위치수단으로부터 제2 스위치수단으로 흐르게 하기 위해, 상기 바이어스신호에 응답하여 활성화되는 제1 바이어스 전류제공부; 및
    상기 기준전류에 연동된 전류를 상기 제3 스위치수단으로부터 제4 스위치수단으로 흐르게 하기 위해, 상기 바이어스신호에 응답하여 활성화되는 제2 바이어스 전류제공부를 구비하는 것을 특징으로 하는 반도체 장치.
  21. 제 20 항에 있어서,
    상기 듀티비 보정부는
    전원전압에 일측이 연결된 제1 저항수단;
    상기 전원전압에 일측이 연결된 제2 저항수단;
    상기 제1 클럭에 응답하여 턴온되며, 상기 제1 저항수단의 타측에 일측이 연결된 제1 스위치수단;
    상기 제2 보정값에 대응하여 그 턴온시간이 정해지며, 상기 제1 스위치수단의 타측과 접지전압에 연결된 제2 스위치수단;
    상기 제1 클럭의 반전된 클럭에 응답하여 턴온되며, 상기 제2 저항수단의 타측에 일측이 연결된 제3 스위치수단; 및
    상기 제1 보정값에 대응하여 그 턴온시간이 정해지며, 상기 제3 스위치수단의 타측과 접지전압에 연결된 제4 스위치수단을 구비하는 것을 특징으로 하는 반도체 장치.
  22. 제1 클럭과 제2 클럭을 입력받아 지연고정동작을 수행하여 지연고정된 클럭과 그 반전된 클럭을 출력하는 단계;
    상기 지연고정된 클럭과 그 반전된 클럭을 입력받아 보정신호에 응답하여 듀티비가 보정된 제1 출력클럭 및 제2 출력클럭 출력하는 단계;
    상기 지연고정된 클럭의 기준천이 시점과 상기 지연고정된 클럭의 반전클럭의 기준천이 시점간의 간격에 대응하는 보정신호를 생성하는 단계; 및
    상기 듀티비가 보정된 제1 출력클럭 및 제2 출력클럭 이용하여 데이터를 출력하는 단계
    를 포함하는 반도체 장치의 구동방법.
  23. 제 22 항에 있어서,
    상기 보정신호를 생성하는 단계는
    상기 보정신호의 제1 로직레벨에 대응하는 제1 보정값과 제2 로직레벨에 대응하는 제2 보정값을 생성하는 단계; 및
    상기 제1 보정값에 대응하여 상기 제1 출력클럭의 듀티비를 보정하고, 상기 제2 보정값에 대응하여 상기 제2 출력클럭의 듀티비를 보정하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 구동방법.
  24. 제 23 항에 있어서,
    상기 보정신호의 제1 로직레벨에 대응하는 상기 제1 보정값과 제2 로직레벨에 대응하는 상기 제2 보정값을 생성하는 단계는
    상기 제1 보정신호의 제1 로직값에 대응하여 제1 전하저장수단에 축적된 전하를 디스차지하는 단계;
    상기 제1 보정신호의 제2 로직값에 대응하여 상기 제1 전하저장수단에 전하를 충전시키는 단계;
    상기 제2 보정신호의 제1 로직값에 대응하여 제2 전하저장수단에 축적된 전하를 디스차지하는 단계;
    상기 제2 보정신호의 제2 로직값에 대응하여 상기 제2 전하저장수단에 전하를 충전시키는 단계;
    상기 제1 전하저장수단에 축적된 전하량에 대응하는 상기 제1 보정값을 출력하는 단계; 및
    상기 제2 전하저장수단에 축적된 전하량에 대응하는 상기 제2 보정값을 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 구동방법.
  25. 제 24 항에 있어서,
    상기 듀티비가 보정된 제1 출력클럭 및 제2 출력클럭 출력하는 단계는
    상기 제2 보정값에 대응하여 상기 제1 클럭의 천이시점을 보정한 상기 듀티비가 보정된 클럭을 출력하는 단계; 및
    상기 제1 보정값에 대응하여 상기 제1 클럭의 반전된 클럭의 천이시점을 보정한 상기 듀티비가 보정된 클럭의 반전된 클럭을 출력하는 것을 포함하는 것을 특징으로 하는 반도체 장치의 구동방법.
  26. 제1 출력클럭의 기준 천이시점과 제2 출력클럭의 기준 천이시점간의 간격에 대응하는 제1 보정신호를 생성하는 제1 보정신호 생성부;
    상기 제2 출력클럭의 기준 천이시점과 상기 제1 출력클럭의 기준 천이시점간의 간격에 대응하는 제2 보정신호를 생성하는 제2 보정신호 생성부;
    상기 제1 보정신호에 대응하여 전하량을 축적하는 제1 전하저장수단;
    상기 제2 보정신호에 대응하여 전하량을 축적하는 제2 전하저장수단;
    제1 클럭을 입력받아 상기 제1 전하저장수단에 축적된 전하량에 대응하여 듀티비가 보정된 상기 제1 출력클럭을 생성하는 제1 클럭 생성부; 및
    제2 클럭을 입력받아 상기 제2 전하저장수단에 축적된 전하량에 대응하여 듀티비가 보정된 상기 제2 출력클럭을 생성하는 제2 클럭 생성부;
    를 구비하는 반도체 장치.
  27. 제 26 항에 있어서,
    상기 제1 보정신호 생성부는
    상기 제1 출력클럭의 제1 천이시점을 기준으로 생성된 제1 기준펄스를 출력하는 제1 펄스생성부;
    상기 제1 출력클럭을 반전한 클럭의 제1 천이시점을 기준으로 생성된 제2 기준펄스를 출력하는 제2 펄스생성부; 및
    상기 제1 기준펄스에 응답하여 제1 천이가 이루어지고, 상기 제2 기준펄스에 응답하여 제2 천이가 이루어지는 상기 제1 보정신호를 생성하는 제1 보정신호 출력부를 구비하는 것을 특징으로 하는 반도체 장치.
  28. 제 27 항에 있어서,
    상기 제1 보정신호의 제1 로직값에 대응하여 상기 제1 전하저장수단에 축적된 전하를 디스차지하기 위한 제1 스위치수단;
    상기 제1 보정신호의 제2 로직값에 대응하여 상기 제1 전하저장수단에 전하를 충전시키기 위한 제2 스위치수단;
    상기 제2 보정신호의 제1 로직값에 대응하여 상기 제2 전하저장수단에 축적된 전하를 디스차지하기 위한 제3 스위치수단; 및
    상기 제2 보정신호의 제2 로직값에 대응하여 상기 제2 전하저장수단에 전하를 충전시키기 위한 제4 스위치수단을 더 구비하는 것을 특징으로 하는 반도체 장치.
  29. 제 28 항에 있어서,
    바이어스신호에 응답하여 기준전류를 제공하기 위한 기준전류 생성부;
    상기 기준전류에 연동된 제1 전류를 상기 제1 스위치수단으로부터 제2 스위치수단으로 흐르게 하기 위해, 상기 바이어스신호에 응답하여 활성화되는 제1 바이어스 전류제공부; 및
    상기 기준전류에 연동된 제2 전류를 상기 제3 스위치수단으로부터 제4 스위치수단으로 흐르게 하기 위해, 상기 바이어스신호에 응답하여 활성화되는 제2 바이어스 전류제공부를 더 구비하는 것을 특징으로 하는 반도체 장치.
  30. 제1 출력클럭의 기준 천이시점과 제2 출력클럭의 기준 천이시점간의 간격에 대응하는 제1 보정신호를 생성하는 단계;
    상기 제2 출력클럭의 기준 천이시점과 상기 제1 출력클럭의 기준 천이 시점간의 간격에 대응하는 제2 보정신호를 생성하는 단계;
    상기 제1 보정신호에 대응하여 전하량을 제1 전하저장수단에 축적하는 단계;
    상기 제2 보정신호에 대응하여 전하량을 제2 전하저장수단에 축적하는 단계;
    제1 클럭을 입력받아 상기 제1 전하저장수단에 축적된 전하량에 대응하여 듀티비가 보정된 상기 제1 출력클럭을 생성하는 단계; 및
    제2 클럭을 입력받아 상기 제2 전하저장수단에 축적된 전하량에 대응하여 듀티비가 보정된 상기 제2 출력클럭을 생성하는 단계
    를 포함하는 반도체 장치의 구동방법.
  31. 제 30 항에 있어서,
    상기 제1 보정신호를 생성하는 단계는
    상기 제1 출력클럭의 제1 천이시점을 기준으로 생성된 제1 기준펄스를 출력하는 단계;
    상기 제1 출력클럭을 반전한 클럭의 제1 천이시점을 기준으로 생성된 제2 기준펄스를 출력하는 단계; 및
    상기 제1 기준펄스에 응답하여 제1 천이가 이루어지고, 상기 제2 기준펄스에 응답하여 제2 천이가 이루어지는 상기 제1 보정신호를 생성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 구동방법.
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