JPH0715312A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0715312A JPH0715312A JP5144001A JP14400193A JPH0715312A JP H0715312 A JPH0715312 A JP H0715312A JP 5144001 A JP5144001 A JP 5144001A JP 14400193 A JP14400193 A JP 14400193A JP H0715312 A JPH0715312 A JP H0715312A
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Abstract
(57)【要約】
【目的】本発明はデータの出力動作にともなって発生す
る電源ノイズによる誤動作を防止し得る半導体記憶装置
を提供することを目的とする。 【構成】制御信号ＣＮＴ１が入力バッファ回路２に入力
され、入力バッファ回路２から内部回路１４に制御信号
ＣＮＴ２が出力される。制御信号ＣＮＴ２に基づいてセ
ル情報が読み出されて出力バッファ回路９から出力デー
タＤout として出力される。入力バッファ回路２と出力
バッファ回路９には電気的に接続される電源Ｖccが供給
される。入力バッファ回路２にはノイズ除去信号ＮＣに
基づいて制御信号ＣＮＴ２に発生するノイズを除去する
ノイズ除去回路１５が備えられる。入力バッファ回路２
には制御信号ＣＮＴ１若しくは制御信号ＣＮＴ２に基づ
いて動作して、ノイズ除去信号ＮＣを出力データＤout
の出力タイミングに同期してノイズ除去回路１５に出力
するノイズ除去信号生成回路１６が接続される。
る電源ノイズによる誤動作を防止し得る半導体記憶装置
を提供することを目的とする。 【構成】制御信号ＣＮＴ１が入力バッファ回路２に入力
され、入力バッファ回路２から内部回路１４に制御信号
ＣＮＴ２が出力される。制御信号ＣＮＴ２に基づいてセ
ル情報が読み出されて出力バッファ回路９から出力デー
タＤout として出力される。入力バッファ回路２と出力
バッファ回路９には電気的に接続される電源Ｖccが供給
される。入力バッファ回路２にはノイズ除去信号ＮＣに
基づいて制御信号ＣＮＴ２に発生するノイズを除去する
ノイズ除去回路１５が備えられる。入力バッファ回路２
には制御信号ＣＮＴ１若しくは制御信号ＣＮＴ２に基づ
いて動作して、ノイズ除去信号ＮＣを出力データＤout
の出力タイミングに同期してノイズ除去回路１５に出力
するノイズ除去信号生成回路１６が接続される。
Description
【０００１】
【産業上の利用分野】この発明は多ビット構成の半導体
記憶装置に関するものである。近年のコンピュータシス
テムでは一括して処理可能なビット数が、８ビットから
１６ビット、そして３２ビットと益々多ビット化が進ん
でいる。このため、このようなコンピュータシステムで
使用する半導体記憶装置においても、同様に多ビット化
が図られている。
記憶装置に関するものである。近年のコンピュータシス
テムでは一括して処理可能なビット数が、８ビットから
１６ビット、そして３２ビットと益々多ビット化が進ん
でいる。このため、このようなコンピュータシステムで
使用する半導体記憶装置においても、同様に多ビット化
が図られている。
【０００２】
【従来の技術】従来、半導体記憶装置では外部から入力
される制御信号ＲＡＳバー及び同ＣＡＳバーに基づいて
動作する。そして、図１１に示すように例えば制御信号
ＣＡＳバーは２段のＣＭＯＳインバータ回路１ａ，１ｂ
を直列に接続して構成される入力バッファ回路を介して
内部回路に入力される。
される制御信号ＲＡＳバー及び同ＣＡＳバーに基づいて
動作する。そして、図１１に示すように例えば制御信号
ＣＡＳバーは２段のＣＭＯＳインバータ回路１ａ，１ｂ
を直列に接続して構成される入力バッファ回路を介して
内部回路に入力される。
【０００３】すなわち、制御信号ＣＡＳバーはＣＭＯＳ
インバータ回路１ａに入力され、同ＣＭＯＳインバータ
回路１ａは制御信号ＣＡＳバーを反転させた出力信号Ｃ
ＡＳをＣＭＯＳインバータ回路１ｂに出力する。
インバータ回路１ａに入力され、同ＣＭＯＳインバータ
回路１ａは制御信号ＣＡＳバーを反転させた出力信号Ｃ
ＡＳをＣＭＯＳインバータ回路１ｂに出力する。
【０００４】ＣＭＯＳインバータ回路１ｂは入力信号Ｃ
ＡＳを反転させた制御信号ＣＡＳＸを内部回路に出力す
る。上記のような半導体記憶装置では、図１２に示すよ
うに例えばＨレベルからＬレベルに立ち下がる制御信号
ＣＡＳバーが入力バッファ回路に入力されると、同入力
バッファ回路から出力される制御信号ＣＡＳＸがＨレベ
ルからＬレベルに立ち下がる。
ＡＳを反転させた制御信号ＣＡＳＸを内部回路に出力す
る。上記のような半導体記憶装置では、図１２に示すよ
うに例えばＨレベルからＬレベルに立ち下がる制御信号
ＣＡＳバーが入力バッファ回路に入力されると、同入力
バッファ回路から出力される制御信号ＣＡＳＸがＨレベ
ルからＬレベルに立ち下がる。
【０００５】そして、内部回路に入力される制御信号Ｃ
ＡＳＸに基づいて読み出し動作が開始され、制御信号Ｃ
ＡＳＸの立ち下がりに基づいて読み出されたセル情報が
出力信号Ｄout として出力される。
ＡＳＸに基づいて読み出し動作が開始され、制御信号Ｃ
ＡＳＸの立ち下がりに基づいて読み出されたセル情報が
出力信号Ｄout として出力される。
【０００６】
【発明が解決しようとする課題】ところが、多ビット化
された半導体記憶装置では、同時に多ビットの出力信号
Ｄout が出力されると、電源ＶccにノイズＮ１が発生す
る。すると、入力バッファ回路を構成するＣＭＯＳイン
バータ回路１ａの出力信号ＣＡＳにノイズＮ２が発生
し、ＣＭＯＳインバータ回路１ｂから出力される制御信
号ＣＡＳＸにノイズＮ３が発生する。
された半導体記憶装置では、同時に多ビットの出力信号
Ｄout が出力されると、電源ＶccにノイズＮ１が発生す
る。すると、入力バッファ回路を構成するＣＭＯＳイン
バータ回路１ａの出力信号ＣＡＳにノイズＮ２が発生
し、ＣＭＯＳインバータ回路１ｂから出力される制御信
号ＣＡＳＸにノイズＮ３が発生する。
【０００７】この結果、制御信号ＣＡＳＸの立ち下がり
に基づいてラッチされたアドレスが、同制御信号ＣＡＳ
Ｘに生じたノイズＮ３で別のアドレスに切り換わって、
誤データが出力されることがある。
に基づいてラッチされたアドレスが、同制御信号ＣＡＳ
Ｘに生じたノイズＮ３で別のアドレスに切り換わって、
誤データが出力されることがある。
【０００８】この発明の目的は、データの出力動作にと
もなって発生する電源ノイズによる誤動作を防止し得る
半導体記憶装置を提供することにある。
もなって発生する電源ノイズによる誤動作を防止し得る
半導体記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、内部回路１４の動作を制御するた
めの第一の制御信号ＣＮＴ１が外部から入力バッファ回
路２に入力され、前記入力バッファ回路２から前記内部
回路１４に第二の制御信号ＣＮＴ２が出力され、前記第
二の制御信号ＣＮＴ２に基づいて前記内部回路１４内で
選択された記憶セルからセル情報が読み出されて出力バ
ッファ回路９から出力データＤout として出力され、前
記入力バッファ回路２と前記出力バッファ回路９には電
気的に接続される電源Ｖccが供給される。前記入力バッ
ファ回路２にはノイズ除去信号ＮＣに基づいて前記第二
の制御信号ＣＮＴ２に発生するノイズを除去するノイズ
除去回路１５が備えられ、前記入力バッファ回路２には
前記第一の制御信号ＣＮＴ１若しくは第二の制御信号Ｃ
ＮＴ２に基づいて動作して、前記ノイズ除去信号ＮＣを
前記出力データＤout の出力タイミングに同期して前記
ノイズ除去回路１５に出力するノイズ除去信号生成回路
１６が接続される。
図である。すなわち、内部回路１４の動作を制御するた
めの第一の制御信号ＣＮＴ１が外部から入力バッファ回
路２に入力され、前記入力バッファ回路２から前記内部
回路１４に第二の制御信号ＣＮＴ２が出力され、前記第
二の制御信号ＣＮＴ２に基づいて前記内部回路１４内で
選択された記憶セルからセル情報が読み出されて出力バ
ッファ回路９から出力データＤout として出力され、前
記入力バッファ回路２と前記出力バッファ回路９には電
気的に接続される電源Ｖccが供給される。前記入力バッ
ファ回路２にはノイズ除去信号ＮＣに基づいて前記第二
の制御信号ＣＮＴ２に発生するノイズを除去するノイズ
除去回路１５が備えられ、前記入力バッファ回路２には
前記第一の制御信号ＣＮＴ１若しくは第二の制御信号Ｃ
ＮＴ２に基づいて動作して、前記ノイズ除去信号ＮＣを
前記出力データＤout の出力タイミングに同期して前記
ノイズ除去回路１５に出力するノイズ除去信号生成回路
１６が接続される。
【００１０】また、図３に示すように前記ノイズ除去回
路は前記第二の制御信号がＮＡＮＤ回路１２ａの一方の
入力端子に入力され、前記ノイズ除去信号に基づいてＬ
レベルとなる信号が前記ＮＡＮＤ回路１２ａの他方の入
力端子に入力される。
路は前記第二の制御信号がＮＡＮＤ回路１２ａの一方の
入力端子に入力され、前記ノイズ除去信号に基づいてＬ
レベルとなる信号が前記ＮＡＮＤ回路１２ａの他方の入
力端子に入力される。
【００１１】
【作用】入力バッファ回路２に第一の制御信号ＣＮＴ１
が入力されると、ノイズ除去信号生成回路２は第一の制
御信号若しくは第二の制御信号に基づき、出力データＤ
out の出力タイミングに同期したノイズ除去信号ＮＣを
ノイズ除去回路１５に出力する。ノイズ除去回路１５は
ノイズ除去信号ＮＣに基づいて第二の制御信号ＣＮＴ２
からノイズを除去する。
が入力されると、ノイズ除去信号生成回路２は第一の制
御信号若しくは第二の制御信号に基づき、出力データＤ
out の出力タイミングに同期したノイズ除去信号ＮＣを
ノイズ除去回路１５に出力する。ノイズ除去回路１５は
ノイズ除去信号ＮＣに基づいて第二の制御信号ＣＮＴ２
からノイズを除去する。
【００１２】
【実施例】図２は本発明を具体化した第一の実施例のＤ
ＲＡＭの全体構成を示す。すなわち、制御信号ＲＡＳバ
ー，ＣＡＳバーは入力バッファ回路２を介して内部回路
に制御信号ＲＡＳＸ，ＣＡＳＸとして出力される。
ＲＡＭの全体構成を示す。すなわち、制御信号ＲＡＳバ
ー，ＣＡＳバーは入力バッファ回路２を介して内部回路
に制御信号ＲＡＳＸ，ＣＡＳＸとして出力される。
【００１３】すなわち、制御信号ＲＡＳＸ，ＣＡＳＸは
アドレスバッファ回路４に入力され、同制御信号ＲＡＳ
Ｘはロウアドレスラッチ信号として入力され、同制御信
号ＣＡＳＸはコラムアドレスラッチ信号として入力され
る。
アドレスバッファ回路４に入力され、同制御信号ＲＡＳ
Ｘはロウアドレスラッチ信号として入力され、同制御信
号ＣＡＳＸはコラムアドレスラッチ信号として入力され
る。
【００１４】また、制御信号ＲＡＳＸ，ＣＡＳＸは後記
入出力バッファ回路９に入力され、同制御信号ＲＡＳＸ
は活性化信号として入力され、同制御信号ＣＡＳＸは入
出力制御信号として入力される。
入出力バッファ回路９に入力され、同制御信号ＲＡＳＸ
は活性化信号として入力され、同制御信号ＣＡＳＸは入
出力制御信号として入力される。
【００１５】また、制御信号ＲＡＳＸ，ＣＡＳＸは後記
ライトクロックジェネレータ１０に入力され、同制御信
号ＲＡＳＸは活性化信号として入力され、同制御信号Ｃ
ＡＳＸはライトイネーブル信号ＷＥバーのラッチ信号と
して入力される。
ライトクロックジェネレータ１０に入力され、同制御信
号ＲＡＳＸは活性化信号として入力され、同制御信号Ｃ
ＡＳＸはライトイネーブル信号ＷＥバーのラッチ信号と
して入力される。
【００１６】前記制御信号ＲＡＳＸはワンショットパル
ス発生回路３にも入力され、同ワンショットパルス発生
回路３の出力信号は前記入力バッファ回路２に入力され
ている。
ス発生回路３にも入力され、同ワンショットパルス発生
回路３の出力信号は前記入力バッファ回路２に入力され
ている。
【００１７】アドレス信号Ａ０〜Ａ９はアドレスバッフ
ァ４を介してロウデコーダ５及びコラムデコーダ６に入
力される。ロウデコーダ５及びコラムデコーダ６はアド
レス信号Ａ０〜Ａ９に基づいて、メモリセル７内の特定
の記憶セルを選択する。
ァ４を介してロウデコーダ５及びコラムデコーダ６に入
力される。ロウデコーダ５及びコラムデコーダ６はアド
レス信号Ａ０〜Ａ９に基づいて、メモリセル７内の特定
の記憶セルを選択する。
【００１８】そして、セル情報の読み出し動作時には選
択された記憶セルから読み出されたセル情報がセンスア
ンプ及びＩ／Ｏゲート８及び入出力バッファ回路９を介
して出力データＤout として出力される。
択された記憶セルから読み出されたセル情報がセンスア
ンプ及びＩ／Ｏゲート８及び入出力バッファ回路９を介
して出力データＤout として出力される。
【００１９】また、セル情報の書き込み動作時には、入
出力バッファ回路９に入力される書き込みデータＤin
が、同入出力バッファ回路９及びセンスアンプ及びＩ／
Ｏゲート８を介して、選択された記憶セルに書き込まれ
る。
出力バッファ回路９に入力される書き込みデータＤin
が、同入出力バッファ回路９及びセンスアンプ及びＩ／
Ｏゲート８を介して、選択された記憶セルに書き込まれ
る。
【００２０】なお、入出力バッファ回路９の動作はライ
トクロックジェネレータ１０を介して同入出力バッファ
回路９に入力される書き込み制御信号ＷＥバーと、同入
出力バッファ回路９に入力される出力制御信号ＯＥバー
及び前記制御信号ＲＡＳＸ及びＣＡＳＸに基づいて制御
される。
トクロックジェネレータ１０を介して同入出力バッファ
回路９に入力される書き込み制御信号ＷＥバーと、同入
出力バッファ回路９に入力される出力制御信号ＯＥバー
及び前記制御信号ＲＡＳＸ及びＣＡＳＸに基づいて制御
される。
【００２１】前記アドレスバッファ４から出力されるア
ドレス信号Ａ０〜Ａ９はアドレス変化検出回路１１に入
力され、アドレス変化検出回路１１はアドレス信号Ａ０
〜Ａ９の変化を検出して、その出力信号を前記入力バッ
ファ回路２に出力する。
ドレス信号Ａ０〜Ａ９はアドレス変化検出回路１１に入
力され、アドレス変化検出回路１１はアドレス信号Ａ０
〜Ａ９の変化を検出して、その出力信号を前記入力バッ
ファ回路２に出力する。
【００２２】前記入力バッファ回路２の具体的な構成を
図３に従って説明すると、同入力バッファ回路２は第一
の入力バッファ回路２ａと、第二の入力バッファ回路２
ｂとから構成される。
図３に従って説明すると、同入力バッファ回路２は第一
の入力バッファ回路２ａと、第二の入力バッファ回路２
ｂとから構成される。
【００２３】前記第一の入力バッファ回路２ａは２段の
インバータ回路１ｃ，１ｄを直列に接続して構成され、
そのインバータ回路１ｃに制御信号ＲＡＳバーが入力さ
れ、インバータ回路１ｄの出力信号が制御信号ＲＡＳＸ
として内部回路に出力される。
インバータ回路１ｃ，１ｄを直列に接続して構成され、
そのインバータ回路１ｃに制御信号ＲＡＳバーが入力さ
れ、インバータ回路１ｄの出力信号が制御信号ＲＡＳＸ
として内部回路に出力される。
【００２４】前記制御信号ＲＡＳＸは前記ワンショット
パルス発生回路３に入力され、同ワンショットパルス発
生回路３の出力信号φ１は前記第二の入力バッファ回路
２ｂのＯＲ回路１１に入力されている。
パルス発生回路３に入力され、同ワンショットパルス発
生回路３の出力信号φ１は前記第二の入力バッファ回路
２ｂのＯＲ回路１１に入力されている。
【００２５】前記制御信号ＣＡＳバーは第二の入力バッ
ファ回路２ｂのインバータ回路１ｅに入力され、同イン
バータ回路１ｅの出力信号φ７はインバータ回路１ｆに
入力され、同インバータ回路１ｆの出力信号φ８はＮＡ
ＮＤ回路１２ａの一方の入力端子に入力される。従っ
て、インバータ回路１ｅ，１ｆはバッファ回路として動
作する。
ファ回路２ｂのインバータ回路１ｅに入力され、同イン
バータ回路１ｅの出力信号φ７はインバータ回路１ｆに
入力され、同インバータ回路１ｆの出力信号φ８はＮＡ
ＮＤ回路１２ａの一方の入力端子に入力される。従っ
て、インバータ回路１ｅ，１ｆはバッファ回路として動
作する。
【００２６】前記アドレス変化検出回路１１の出力信号
φ２は前記ＯＲ回路１１に入力されている。なお、前記
アドレス変化検出回路１１には前記アドレスバッファ４
を構成するコラムアドレスバッファ４ａからコラムアド
レス信号が入力されている。
φ２は前記ＯＲ回路１１に入力されている。なお、前記
アドレス変化検出回路１１には前記アドレスバッファ４
を構成するコラムアドレスバッファ４ａからコラムアド
レス信号が入力されている。
【００２７】そして、コラムアドレスバッファ４ａには
前記制御信号ＲＡＳＸ，ＣＡＳＸが入力され、コラムア
ドレスバッファ４ａは制御信号ＲＡＳＸがＬレベルとな
るとコラムアドレス信号Ａ０〜Ａ９を入力し、制御信号
ＣＡＳＸがＬレベルとなると、入力されているコラムア
ドレス信号Ａ０〜Ａ９をラッチして出力する。
前記制御信号ＲＡＳＸ，ＣＡＳＸが入力され、コラムア
ドレスバッファ４ａは制御信号ＲＡＳＸがＬレベルとな
るとコラムアドレス信号Ａ０〜Ａ９を入力し、制御信号
ＣＡＳＸがＬレベルとなると、入力されているコラムア
ドレス信号Ａ０〜Ａ９をラッチして出力する。
【００２８】前記ＯＲ回路１１の出力信号φ３はＮＡＮ
Ｄ回路１２ｂの一方の入力端子に入力され、同ＮＡＮＤ
回路１２ｂの他方の入力端子には前記ＮＡＮＤ回路１２
ａの出力信号φ４が入力されている。
Ｄ回路１２ｂの一方の入力端子に入力され、同ＮＡＮＤ
回路１２ｂの他方の入力端子には前記ＮＡＮＤ回路１２
ａの出力信号φ４が入力されている。
【００２９】前記ＮＡＮＤ回路１２ｂの出力信号φ５は
前記ＮＡＮＤ回路１２ａの他方の入力端子に入力されて
いる。また、前記ＮＡＮＤ回路１２ａの出力信号φ４は
インバータ回路１ｇに入力され、同インバータ回路１ｇ
の出力信号が前記制御信号ＣＡＳＸとして内部回路に入
力される。
前記ＮＡＮＤ回路１２ａの他方の入力端子に入力されて
いる。また、前記ＮＡＮＤ回路１２ａの出力信号φ４は
インバータ回路１ｇに入力され、同インバータ回路１ｇ
の出力信号が前記制御信号ＣＡＳＸとして内部回路に入
力される。
【００３０】前記ワンショットパルス発生回路３の具体
的構成を図４に従って説明すると、前記制御信号ＲＡＳ
Ｘはインバータ回路１ｈに入力される。前記インバータ
回路１ｈの出力信号はＮＡＮＤ回路１２ｃの一方の入力
端子に入力されるとともに、奇数段のインバータ回路１
ｉを介してＮＡＮＤ回路１２ｃの他方の入力端子に入力
される。
的構成を図４に従って説明すると、前記制御信号ＲＡＳ
Ｘはインバータ回路１ｈに入力される。前記インバータ
回路１ｈの出力信号はＮＡＮＤ回路１２ｃの一方の入力
端子に入力されるとともに、奇数段のインバータ回路１
ｉを介してＮＡＮＤ回路１２ｃの他方の入力端子に入力
される。
【００３１】前記ＮＡＮＤ回路１２ｃの出力信号はイン
バータ回路１ｊに入力され、同インバータ回路１ｊから
前記出力信号φ１が出力される。このように構成された
ワンショットパルス発生回路３では制御信号ＲＡＳＸが
ＨレベルからＬレベルに立ち下がると、インバータ回路
１ｉの動作遅延時間に基づくパルス幅でＨレベルとなる
ワンショットパルス信号が出力信号φ１として出力され
る。
バータ回路１ｊに入力され、同インバータ回路１ｊから
前記出力信号φ１が出力される。このように構成された
ワンショットパルス発生回路３では制御信号ＲＡＳＸが
ＨレベルからＬレベルに立ち下がると、インバータ回路
１ｉの動作遅延時間に基づくパルス幅でＨレベルとなる
ワンショットパルス信号が出力信号φ１として出力され
る。
【００３２】そして、制御信号ＲＡＳＸが立ち下がって
からＨレベルの出力信号φ１が出力されるタイミング
は、制御信号ＲＡＳバーがＬレベルに立ち下がってから
出力信号Ｄout が出力されるまでのタイミングと一致す
るように設定される。
からＨレベルの出力信号φ１が出力されるタイミング
は、制御信号ＲＡＳバーがＬレベルに立ち下がってから
出力信号Ｄout が出力されるまでのタイミングと一致す
るように設定される。
【００３３】前記アドレス変化検出回路１１の具体的構
成を図５に従って説明すると、例えばアドレス信号Ａ０
はインバータ回路１ｋに入力される。前記インバータ回
路１ｋの出力信号はＮＯＲ回路１３ａの一方の入力端子
に入力されるとともに、３段のインバータ回路１ｍを介
してＮＯＲ回路１３ａの他方の入力端子に入力される。
成を図５に従って説明すると、例えばアドレス信号Ａ０
はインバータ回路１ｋに入力される。前記インバータ回
路１ｋの出力信号はＮＯＲ回路１３ａの一方の入力端子
に入力されるとともに、３段のインバータ回路１ｍを介
してＮＯＲ回路１３ａの他方の入力端子に入力される。
【００３４】また、前記インバータ回路１ｋの出力信号
はＮＡＮＤ回路１２ｄの一方の入力端子に入力されると
ともに、３段のインバータ回路１ｎを介して同ＮＡＮＤ
回路１２ｄの他方の入力端子に入力される。
はＮＡＮＤ回路１２ｄの一方の入力端子に入力されると
ともに、３段のインバータ回路１ｎを介して同ＮＡＮＤ
回路１２ｄの他方の入力端子に入力される。
【００３５】前記ＮＯＲ回路１３ａの出力信号はＮＯＲ
回路１３ｂに入力され、前記ＮＡＮＤ回路１２ｄの出力
信号はインバータ回路１ｐを介して同ＮＯＲ回路１３ｂ
に入力される。また、他のアドレス信号Ａ１〜Ａ９も同
様な回路に入力される。前記ＮＯＲ回路１３ｂの出力信
号はインバータ回路１ｑに入力され、同インバータ回路
１ｑから出力信号φ２が出力される。
回路１３ｂに入力され、前記ＮＡＮＤ回路１２ｄの出力
信号はインバータ回路１ｐを介して同ＮＯＲ回路１３ｂ
に入力される。また、他のアドレス信号Ａ１〜Ａ９も同
様な回路に入力される。前記ＮＯＲ回路１３ｂの出力信
号はインバータ回路１ｑに入力され、同インバータ回路
１ｑから出力信号φ２が出力される。
【００３６】このように構成されたアドレス変化検出回
路１１では、例えばアドレス信号Ａ０がＨレベルからＬ
レベルに立ち下がると、インバータ回路１ｎの動作遅延
時間に基づくパルス幅でインバータ回路１ｐからＨレベ
ルのパルス信号がＮＯＲ回路１３ｂに入力される。
路１１では、例えばアドレス信号Ａ０がＨレベルからＬ
レベルに立ち下がると、インバータ回路１ｎの動作遅延
時間に基づくパルス幅でインバータ回路１ｐからＨレベ
ルのパルス信号がＮＯＲ回路１３ｂに入力される。
【００３７】また、アドレス信号Ａ０がＬレベルからＨ
レベルに立ち下がると、インバータ回路１ｍの動作遅延
時間に基づくパルス幅でＮＯＲ回路１３ａからＨレベル
のパルス信号がＮＯＲ回路１３ｂに入力される。
レベルに立ち下がると、インバータ回路１ｍの動作遅延
時間に基づくパルス幅でＮＯＲ回路１３ａからＨレベル
のパルス信号がＮＯＲ回路１３ｂに入力される。
【００３８】従って、このアドレス変化検出回路１１で
は、アドレス信号Ａ０〜Ａ９の少なくともいずれかがＨ
レベルからＬレベル、若しくはＬレベルからＨレベルに
切り換わるとＨレベルのパルス信号が出力信号φ２とし
て出力される。
は、アドレス信号Ａ０〜Ａ９の少なくともいずれかがＨ
レベルからＬレベル、若しくはＬレベルからＨレベルに
切り換わるとＨレベルのパルス信号が出力信号φ２とし
て出力される。
【００３９】そして、アドレス信号Ａ０〜Ａ９の切り換
わりに基づいてアドレス変化検出回路１１からＨレベル
の出力信号φ２が出力されるタイミングは、アドレス信
号Ａ０〜Ａ９の切り換わりから出力信号Ｄout が出力さ
れるまでのタイミングと一致するように設定されてい
る。
わりに基づいてアドレス変化検出回路１１からＨレベル
の出力信号φ２が出力されるタイミングは、アドレス信
号Ａ０〜Ａ９の切り換わりから出力信号Ｄout が出力さ
れるまでのタイミングと一致するように設定されてい
る。
【００４０】次に、上記のように構成された入力バッフ
ァ回路２の動作を図６に従って説明する。制御信号ＲＡ
ＳバーがＨレベルからＬレベルに立ち下がると、第一の
入力バッファ回路２ａから出力される制御信号ＲＡＳＸ
がＨレベルからＬレベルに立ち下がる。
ァ回路２の動作を図６に従って説明する。制御信号ＲＡ
ＳバーがＨレベルからＬレベルに立ち下がると、第一の
入力バッファ回路２ａから出力される制御信号ＲＡＳＸ
がＨレベルからＬレベルに立ち下がる。
【００４１】制御信号ＲＡＳＸがＨレベルからＬレベル
に立ち下がると、ワンショットパルス発生回路３はＨレ
ベルのパルス信号φ１を出力する。また、アドレス信号
Ａ０〜Ａ９が切り換わると、アドレス変化検出回路１１
はＨレベルのパルス信号φ２を出力する。すると、ＯＲ
回路１１の出力信号φ３はパルス信号φ１，φ２の入力
に基づいてＨレベルとなる。
に立ち下がると、ワンショットパルス発生回路３はＨレ
ベルのパルス信号φ１を出力する。また、アドレス信号
Ａ０〜Ａ９が切り換わると、アドレス変化検出回路１１
はＨレベルのパルス信号φ２を出力する。すると、ＯＲ
回路１１の出力信号φ３はパルス信号φ１，φ２の入力
に基づいてＨレベルとなる。
【００４２】制御信号ＣＡＳバーがＬレベルとなると、
ＮＡＮＤ回路１２ａの出力信号φ４はＨレベルとなり、
インバータ回路１ｇの出力信号ＣＡＳＸはＬレベルとな
る。このとき、ＯＲ回路１１の出力信号φ３がＨレベル
となると、ＮＡＮＤ回路１２ｂの出力信号φ５はＬレベ
ルとなる。
ＮＡＮＤ回路１２ａの出力信号φ４はＨレベルとなり、
インバータ回路１ｇの出力信号ＣＡＳＸはＬレベルとな
る。このとき、ＯＲ回路１１の出力信号φ３がＨレベル
となると、ＮＡＮＤ回路１２ｂの出力信号φ５はＬレベ
ルとなる。
【００４３】このように動作する入力バッファ回路２を
備えたＤＲＡＭの動作を図７に従って説明する。さて、
図７に示すようにこのＤＲＡＭの読み出し動作時におい
て、アドレス信号Ａ０〜Ａ９の切り換わりから動作時間
ｔAA後に出力信号Ｄout が出力されるとする。このと
き、多ビットの出力信号Ｄout が同時に出力されると、
電源にノイズが発生してインバータ回路１ｅ，１ｆの出
力信号φ７，φ８にノイズＮ４，Ｎ５が発生する。
備えたＤＲＡＭの動作を図７に従って説明する。さて、
図７に示すようにこのＤＲＡＭの読み出し動作時におい
て、アドレス信号Ａ０〜Ａ９の切り換わりから動作時間
ｔAA後に出力信号Ｄout が出力されるとする。このと
き、多ビットの出力信号Ｄout が同時に出力されると、
電源にノイズが発生してインバータ回路１ｅ，１ｆの出
力信号φ７，φ８にノイズＮ４，Ｎ５が発生する。
【００４４】しかし、アドレス変化検出回路１１の出力
信号φ２に基づいて、ノイズＮ４，Ｎ５が発生するタイ
ミングでＮＡＮＤ回路１２ｂの出力信号φ５がＬレベル
となるため、ＮＡＮＤ回路１２ａの出力信号にノイズは
発生しない。従って、インバータ回路１ｇから内部回路
に出力される制御信号ＣＡＳＸにノイズは発生しない。
信号φ２に基づいて、ノイズＮ４，Ｎ５が発生するタイ
ミングでＮＡＮＤ回路１２ｂの出力信号φ５がＬレベル
となるため、ＮＡＮＤ回路１２ａの出力信号にノイズは
発生しない。従って、インバータ回路１ｇから内部回路
に出力される制御信号ＣＡＳＸにノイズは発生しない。
【００４５】この結果、制御信号ＣＡＳＸが入力される
コラムアドレスバッファ４ａで、ラッチされるアドレス
信号の無用な切り換わりが防止され、誤データの読み出
しを防止することができる。
コラムアドレスバッファ４ａで、ラッチされるアドレス
信号の無用な切り換わりが防止され、誤データの読み出
しを防止することができる。
【００４６】また、図８に示すようにこのＤＲＡＭの読
み出し動作時において、制御信号ＲＡＳバーの立ち下が
りから動作時間ｔRAC 後に出力信号Ｄout が出力される
とする。このとき、多ビットの出力信号Ｄout が同時に
出力されると、電源にノイズが発生してインバータ回路
１ｅ，１ｆの出力信号φ７，φ８にノイズＮ６，Ｎ７が
発生する。
み出し動作時において、制御信号ＲＡＳバーの立ち下が
りから動作時間ｔRAC 後に出力信号Ｄout が出力される
とする。このとき、多ビットの出力信号Ｄout が同時に
出力されると、電源にノイズが発生してインバータ回路
１ｅ，１ｆの出力信号φ７，φ８にノイズＮ６，Ｎ７が
発生する。
【００４７】しかし、ワンショットパルス発生回路３の
出力信号φ１に基づいて、ノイズＮ６，Ｎ７が発生する
タイミングでＮＡＮＤ回路１２ｂの出力信号φ５がＬレ
ベルとなるため、ＮＡＮＤ回路１２ａの出力信号φ４に
ノイズは発生しない。従って、インバータ回路１ｇから
内部回路に出力される制御信号ＣＡＳＸにノイズは発生
しない。
出力信号φ１に基づいて、ノイズＮ６，Ｎ７が発生する
タイミングでＮＡＮＤ回路１２ｂの出力信号φ５がＬレ
ベルとなるため、ＮＡＮＤ回路１２ａの出力信号φ４に
ノイズは発生しない。従って、インバータ回路１ｇから
内部回路に出力される制御信号ＣＡＳＸにノイズは発生
しない。
【００４８】この結果、制御信号ＣＡＳＸが入力される
コラムアドレスバッファ４ａで、ラッチされるアドレス
信号の無用な切り換わりが防止され、誤データの読み出
しを防止することができる。
コラムアドレスバッファ４ａで、ラッチされるアドレス
信号の無用な切り換わりが防止され、誤データの読み出
しを防止することができる。
【００４９】また、この発明は次に示す構成で実施する
こともできる。図９に示す第二の実施例では、制御信号
ＣＡＳＸあるいは出力制御信号ＯＥバーに基づいて、制
御信号ＣＡＳＸに発生するノイズを除去する構成を前記
第一の実施例の構成に加えた。
こともできる。図９に示す第二の実施例では、制御信号
ＣＡＳＸあるいは出力制御信号ＯＥバーに基づいて、制
御信号ＣＡＳＸに発生するノイズを除去する構成を前記
第一の実施例の構成に加えた。
【００５０】すなわち、制御信号ＣＡＳＸはワンショッ
トパルス発生回路３を介してＯＲ回路１１に入力され、
出力制御信号ＯＥバーはインバータ回路１ｒ，１ｓ及び
ワンショットパルス発生回路３を介してＯＲ回路１１に
入力されている。
トパルス発生回路３を介してＯＲ回路１１に入力され、
出力制御信号ＯＥバーはインバータ回路１ｒ，１ｓ及び
ワンショットパルス発生回路３を介してＯＲ回路１１に
入力されている。
【００５１】このような構成により、出力信号Ｄout の
出力にともなって制御信号ＣＡＳＸに発生するノイズ
を、制御信号ＣＡＳＸあるいは出力制御信号ＯＥバーに
基づいて除去するように設定することが可能となる。
出力にともなって制御信号ＣＡＳＸに発生するノイズ
を、制御信号ＣＡＳＸあるいは出力制御信号ＯＥバーに
基づいて除去するように設定することが可能となる。
【００５２】図１０に示す第三の実施例では前記第二の
実施例に、さらに制御信号ＲＡＳＸに発生するノイズを
除去する構成を加えた。すなわち、制御信号ＲＡＳバー
は前記第二の入力バッファ回路２ｂと同様な構成の第三
の入力バッファ回路２ｃに入力される。
実施例に、さらに制御信号ＲＡＳＸに発生するノイズを
除去する構成を加えた。すなわち、制御信号ＲＡＳバー
は前記第二の入力バッファ回路２ｂと同様な構成の第三
の入力バッファ回路２ｃに入力される。
【００５３】第三の入力バッファ回路２ｃから出力され
る制御信号ＲＡＳＸは、内部回路に入力されるととも
に、ワンショットパルス発生回路３に入力される。そし
て、ワンショットパルス発生回路３の出力信号がＯＲ回
路１１に入力され、同ＯＲ回路１１の出力信号は第三の
入力バッファ回路２ｃに入力されている。
る制御信号ＲＡＳＸは、内部回路に入力されるととも
に、ワンショットパルス発生回路３に入力される。そし
て、ワンショットパルス発生回路３の出力信号がＯＲ回
路１１に入力され、同ＯＲ回路１１の出力信号は第三の
入力バッファ回路２ｃに入力されている。
【００５４】このような構成により、出力信号Ｄout の
出力にともなって制御信号ＲＡＳＸに発生するノイズを
除去するように設定することが可能となる。
出力にともなって制御信号ＲＡＳＸに発生するノイズを
除去するように設定することが可能となる。
【００５５】
【発明の効果】以上詳述したように、この発明はデータ
の出力動作にともなって発生する電源ノイズによる誤動
作を防止し得る半導体記憶装置を提供することができる
優れた効果を発揮する。
の出力動作にともなって発生する電源ノイズによる誤動
作を防止し得る半導体記憶装置を提供することができる
優れた効果を発揮する。
【図１】本発明の原理説明図である。
【図２】一実施例の半導体記憶装置を示すブロック図で
ある。
ある。
【図３】一実施例の入力バッファ回路を示す回路図であ
る。
る。
【図４】ワンショットパルス発生回路を示す回路図であ
る。
る。
【図５】アドレス変化検出回路を示す回路図である。
【図６】入力バッファ回路の動作を示す波形図である。
【図７】入力バッファ回路の動作を示す波形図である。
【図８】入力バッファ回路の動作を示す波形図である。
【図９】別の実施例の入力バッファ回路を示す回路図で
ある。
ある。
【図１０】別の実施例の入力バッファ回路を示す回路図
である。
である。
【図１１】入力バッファファ回路の従来例を示す回路図
である。
である。
【図１２】従来例の入力バッファ回路の動作を示す波形
図である。
図である。
２ 入力バッファ回路 ９ 出力バッファ回路 １４ 内部回路 １５ ノイズ除去回路 １６ ノイズ除去信号生成回路 ＣＮＴ１ 第一の制御信号 ＣＮＴ２ 第二の制御信号 Ｄout 出力データ Ｖcc 電源 ＮＣ ノイズ除去信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 堀井 孝 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内
Claims (2)
- 【請求項１】 内部回路（１４）の動作を制御するため
の第一の制御信号（ＣＮＴ１）を外部から入力バッファ
回路（２）に入力し、前記入力バッファ回路（２）から
前記内部回路（１４）に第二の制御信号（ＣＮＴ２）を
出力し、前記第二の制御信号（ＣＮＴ２）に基づいて前
記内部回路（１４）内で選択された記憶セルからセル情
報を読み出して出力バッファ回路（９）から出力データ
（Ｄout ）として出力し、前記入力バッファ回路（２）
と前記出力バッファ回路（９）には電気的に接続されて
いる電源（ＶccまたはＶss）が供給される半導体記憶装
置であって、 前記入力バッファ回路（２）はノイズ除去信号（ＮＣ）
に基づいて前記第二の制御信号（ＣＮＴ２）に発生する
ノイズを除去するノイズ除去回路（１５）を備え、前記
入力バッファ回路（２）には前記第一の制御信号（ＣＮ
Ｔ１）若しくは第二の制御信号（ＣＮＴ２）に基づいて
動作して、前記ノイズ除去信号（ＮＣ）を前記出力デー
タ（Ｄout ）の出力タイミングに同期して前記ノイズ除
去回路（１５）に出力するノイズ除去信号生成回路（１
６）を接続したことを特徴とする半導体記憶装置。 - 【請求項２】 前記ノイズ除去回路は前記第二の制御信
号をＮＡＮＤ回路（１２ａ）の一方の入力端子に入力
し、前記ノイズ除去信号に基づいてＬレベルとなる信号
を前記ＮＡＮＤ回路（１２ａ）の他方の入力端子に入力
して構成したことを特徴とする請求項１記載の半導体記
憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5144001A JPH0715312A (ja) | 1993-06-15 | 1993-06-15 | 半導体記憶装置 |
| US08/210,385 US5440511A (en) | 1993-06-15 | 1994-03-18 | Semiconductor memory device |
| KR1019940005586A KR0136714B1 (ko) | 1993-06-15 | 1994-03-21 | 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5144001A JPH0715312A (ja) | 1993-06-15 | 1993-06-15 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0715312A true JPH0715312A (ja) | 1995-01-17 |
Family
ID=15352013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5144001A Pending JPH0715312A (ja) | 1993-06-15 | 1993-06-15 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5440511A (ja) |
| JP (1) | JPH0715312A (ja) |
| KR (1) | KR0136714B1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002124858A (ja) * | 2000-08-10 | 2002-04-26 | Nec Corp | 遅延回路および方法 |
| JP2006166254A (ja) * | 2004-12-09 | 2006-06-22 | Oki Electric Ind Co Ltd | 入力回路 |
| JP2006319966A (ja) * | 2005-05-10 | 2006-11-24 | Samsung Electronics Co Ltd | 位相補間回路及び位相補間信号の発生方法 |
| JP2009065633A (ja) * | 2007-09-04 | 2009-03-26 | Hynix Semiconductor Inc | 半導体装置及びその駆動方法 |
| JP2016095890A (ja) * | 2014-11-17 | 2016-05-26 | 富士通セミコンダクター株式会社 | 半導体装置及び半導体装置の制御方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3177094B2 (ja) * | 1994-05-31 | 2001-06-18 | 富士通株式会社 | 半導体記憶装置 |
| US6329139B1 (en) | 1995-04-25 | 2001-12-11 | Discovery Partners International | Automated sorting system for matrices with memory |
| US6017496A (en) | 1995-06-07 | 2000-01-25 | Irori | Matrices with memories and uses thereof |
| US6331273B1 (en) | 1995-04-25 | 2001-12-18 | Discovery Partners International | Remotely programmable matrices with memories |
| US5874214A (en) | 1995-04-25 | 1999-02-23 | Irori | Remotely programmable matrices with memories |
| US6416714B1 (en) | 1995-04-25 | 2002-07-09 | Discovery Partners International, Inc. | Remotely programmable matrices with memories |
| US5751629A (en) | 1995-04-25 | 1998-05-12 | Irori | Remotely programmable matrices with memories |
| US6035369A (en) | 1995-10-19 | 2000-03-07 | Rambus Inc. | Method and apparatus for providing a memory with write enable information |
| US6209071B1 (en) | 1996-05-07 | 2001-03-27 | Rambus Inc. | Asynchronous request/synchronous data dynamic random access memory |
| JPH10134563A (ja) * | 1996-10-31 | 1998-05-22 | Fujitsu Ltd | メモリ駆動回路 |
| KR100211149B1 (ko) * | 1996-12-24 | 1999-07-15 | 윤종용 | 반도체 메모리 장치의 데이터 출력버퍼 제어회로 |
| US5903166A (en) * | 1997-03-04 | 1999-05-11 | Sgs-Thomson Microelectronics S.R.L. | Circuit for immunizing an integrated circuit from noise affecting enable signals of the integrated circuit |
| JP4075140B2 (ja) * | 1998-06-25 | 2008-04-16 | 富士通株式会社 | 電子装置及び半導体記憶装置 |
| JP4216415B2 (ja) * | 1999-08-31 | 2009-01-28 | 株式会社ルネサステクノロジ | 半導体装置 |
| US6407963B1 (en) * | 1999-10-19 | 2002-06-18 | Hitachi, Ltd. | Semiconductor memory device of DDR configuration having improvement in glitch immunity |
| KR100865829B1 (ko) * | 2007-03-29 | 2008-10-28 | 주식회사 하이닉스반도체 | 메모리 소자의 신호 처리장치 및 노이즈 제거 회로 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60115092A (ja) * | 1983-11-28 | 1985-06-21 | Nec Corp | 半導体記憶回路 |
| JPS61110396A (ja) * | 1984-11-05 | 1986-05-28 | Fujitsu Ltd | 半導体記憶装置 |
| US4965474A (en) * | 1988-09-16 | 1990-10-23 | Texas Instruments Incorporated | Glitch suppression circuit |
| WO1993004476A1 (en) * | 1991-08-27 | 1993-03-04 | Seiko Epson Corporation | Semiconductor memory device |
-
1993
- 1993-06-15 JP JP5144001A patent/JPH0715312A/ja active Pending
-
1994
- 1994-03-18 US US08/210,385 patent/US5440511A/en not_active Expired - Lifetime
- 1994-03-21 KR KR1019940005586A patent/KR0136714B1/ko not_active IP Right Cessation
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| US8710886B2 (en) | 2007-09-04 | 2014-04-29 | Hynix Semiconductor Inc. | Semiconductor memory device and method for driving the same |
| JP2016095890A (ja) * | 2014-11-17 | 2016-05-26 | 富士通セミコンダクター株式会社 | 半導体装置及び半導体装置の制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950000011A (ko) | 1995-01-03 |
| US5440511A (en) | 1995-08-08 |
| KR0136714B1 (ko) | 1998-04-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030630 |