JP2734957B2 - 半導体記憶回路の制御方法 - Google Patents
半導体記憶回路の制御方法Info
- Publication number
- JP2734957B2 JP2734957B2 JP5327063A JP32706393A JP2734957B2 JP 2734957 B2 JP2734957 B2 JP 2734957B2 JP 5327063 A JP5327063 A JP 5327063A JP 32706393 A JP32706393 A JP 32706393A JP 2734957 B2 JP2734957 B2 JP 2734957B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- write
- buffer
- input
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/2218—Late write
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶回路の制御方
法に関し、特に、パイプライン回路における、ライト、
リード連続動作時の制御方法に関する。
法に関し、特に、パイプライン回路における、ライト、
リード連続動作時の制御方法に関する。
【０００２】
【従来の技術】近年、ＣＰＵの高速化に伴ない、半導体
記憶装置の高速化を要望する声が高まっている。
記憶装置の高速化を要望する声が高まっている。
【０００３】しかし、プロセス微細化の物理的限界や、
大容量化に伴なうチップサイズの増大等により、この要
望は必ずしも果たせているとは言えない。
大容量化に伴なうチップサイズの増大等により、この要
望は必ずしも果たせているとは言えない。
【０００４】そこで、この問題を打破する一つの手段と
して、内部パイプライン構造を持つＤＲＡＭが提案され
ている。
して、内部パイプライン構造を持つＤＲＡＭが提案され
ている。
【０００５】パイプライン構造を持つ従来のＤＲＡＭは
一例として図３に示すように、端子ＤＱよりライトデー
タを入力するライトバッファ４１、信号ＩＣＬＫ１をク
ロックとし、ライトバッファ４１の出力を入力するＤ−
Ｆ／Ｆ回路４２、Ｄ−Ｆ／Ｆ回路４２の出力を入力し、
信号ＩＣＬＫ２をクロックとするＤ−Ｆ／Ｆ回路４３、
Ｄ−Ｆ／Ｆ回路４３の出力を受け、Ｒ／Ｗバス８０をド
ライブするライトアンプ４４とからなるデータインラッ
チ４０と、センスアンプ６０と、Ｒ／Ｗバス８０を受
け、センスアンプ６０にライトデータをドライブするバ
ッファ６１と、センスアンプ６０からメモリセルアレイ
７０までのビット線対とでライトパスが構成され、Ｒ／
Ｗバス８０を受けるバッファ５１、信号ＩＣＬＫ３をク
ロックとし、バッファ５１の出力を入力するＤ−Ｆ／Ｆ
回路５２、Ｄ−Ｆ／Ｆ回路５２の出力を受け、出力がリ
ードデータとして端子ＤＱに導れるデータアウトバッフ
ァ５３とからなるデータアウトラッチ５０と、センスア
ンプ６０の出力を入力し、Ｒ／Ｗバス８０をドライブす
るバッファ６２と、メモリセルアレイ７０からセンスア
ンプ６０までのビット線対とでリードバスが構成され、
外部からのアドレス信号ＡＯ，Ａ１，Ａ２，…，Ａｎを
入力するカラムアドレスバッファ１１、カラムアドレス
バッファ１１の出力を入力し、信号ＩＣＬＫ１をクロッ
クとするＤ−Ｆ／Ｆ回路１２とからなる複数のアドレス
ラッチ１０と、複数のＤ−Ｆ／Ｆ回路１２の出力を受け
るカラムデコーダ２０と、インバータＩＶ１，ＩＶ２お
よび信号ＩＣＬＫ２をゲート入力とするＮチャンネル型
トランジスタＴｒ１からなり、カラムデコーダ２０の出
力を受け、カラムスイッチ信号を出力する複数のカラム
スイッチラッチ３０とで構成されている。ロウアドレス
バッファ、ロウデコーダは図示されていない。
一例として図３に示すように、端子ＤＱよりライトデー
タを入力するライトバッファ４１、信号ＩＣＬＫ１をク
ロックとし、ライトバッファ４１の出力を入力するＤ−
Ｆ／Ｆ回路４２、Ｄ−Ｆ／Ｆ回路４２の出力を入力し、
信号ＩＣＬＫ２をクロックとするＤ−Ｆ／Ｆ回路４３、
Ｄ−Ｆ／Ｆ回路４３の出力を受け、Ｒ／Ｗバス８０をド
ライブするライトアンプ４４とからなるデータインラッ
チ４０と、センスアンプ６０と、Ｒ／Ｗバス８０を受
け、センスアンプ６０にライトデータをドライブするバ
ッファ６１と、センスアンプ６０からメモリセルアレイ
７０までのビット線対とでライトパスが構成され、Ｒ／
Ｗバス８０を受けるバッファ５１、信号ＩＣＬＫ３をク
ロックとし、バッファ５１の出力を入力するＤ−Ｆ／Ｆ
回路５２、Ｄ−Ｆ／Ｆ回路５２の出力を受け、出力がリ
ードデータとして端子ＤＱに導れるデータアウトバッフ
ァ５３とからなるデータアウトラッチ５０と、センスア
ンプ６０の出力を入力し、Ｒ／Ｗバス８０をドライブす
るバッファ６２と、メモリセルアレイ７０からセンスア
ンプ６０までのビット線対とでリードバスが構成され、
外部からのアドレス信号ＡＯ，Ａ１，Ａ２，…，Ａｎを
入力するカラムアドレスバッファ１１、カラムアドレス
バッファ１１の出力を入力し、信号ＩＣＬＫ１をクロッ
クとするＤ−Ｆ／Ｆ回路１２とからなる複数のアドレス
ラッチ１０と、複数のＤ−Ｆ／Ｆ回路１２の出力を受け
るカラムデコーダ２０と、インバータＩＶ１，ＩＶ２お
よび信号ＩＣＬＫ２をゲート入力とするＮチャンネル型
トランジスタＴｒ１からなり、カラムデコーダ２０の出
力を受け、カラムスイッチ信号を出力する複数のカラム
スイッチラッチ３０とで構成されている。ロウアドレス
バッファ、ロウデコーダは図示されていない。
【０００６】次に、図４をも参照しながらライト動作に
ついて説明する。
ついて説明する。
【０００７】サイクルＣ１での外部からの信号ＣＬＫの
立ち上がりで、入力端子の組み合わせをアクティブコマ
ンドとすると、その時のアドレス端子のデータは、ロウ
アドレスとして取り込まれ、ワード線が選択される。
立ち上がりで、入力端子の組み合わせをアクティブコマ
ンドとすると、その時のアドレス端子のデータは、ロウ
アドレスとして取り込まれ、ワード線が選択される。
【０００８】次に、サイクルＣ３でライトコマンドとす
ると、その時のアドレス端子のデータＡ１はカラムアド
レスとして取り込まれる。ライトコマンドが入力される
と、図示しないインターナルクロック発生回路によりイ
ンターナルクロック信号ＩＣＬＫ１，ＩＣＬＫ２，ＩＣ
ＬＫ３が発生する。インターナルクロック信号ＩＣＬＫ
１は、ライトコマンドが入ったサイクルで１ショットハ
イレベルとなり、インターナルクロック信号ＩＣＬＫ２
は、ライトコマンドから１サイクル遅れたサイクルと、
２サイクル遅れたサイクルで１ショットハイレベルとな
り、インターナルクロック信号ＩＣＬＫ３は、ライトコ
マンドから２クロック遅れたサイクルで１ショットハイ
レベルとなる。サイクルＣ３で、インターナルクロック
信号ＩＣＬＫ１が１ショットハイレベルとなると、カラ
ムデコーダ２０にアドレスデータＡ１が伝わり、ラッチ
される。
ると、その時のアドレス端子のデータＡ１はカラムアド
レスとして取り込まれる。ライトコマンドが入力される
と、図示しないインターナルクロック発生回路によりイ
ンターナルクロック信号ＩＣＬＫ１，ＩＣＬＫ２，ＩＣ
ＬＫ３が発生する。インターナルクロック信号ＩＣＬＫ
１は、ライトコマンドが入ったサイクルで１ショットハ
イレベルとなり、インターナルクロック信号ＩＣＬＫ２
は、ライトコマンドから１サイクル遅れたサイクルと、
２サイクル遅れたサイクルで１ショットハイレベルとな
り、インターナルクロック信号ＩＣＬＫ３は、ライトコ
マンドから２クロック遅れたサイクルで１ショットハイ
レベルとなる。サイクルＣ３で、インターナルクロック
信号ＩＣＬＫ１が１ショットハイレベルとなると、カラ
ムデコーダ２０にアドレスデータＡ１が伝わり、ラッチ
される。
【０００９】次に、サイクルＣ４でＩＣＬＫ２が１ショ
ットハイレベルとなると、この１ショットの間に、アド
レスデータＡ１はカラムスイッチラッチ３０に伝わり、
カラムスイッチが選択され、ラッチされる。一方、ライ
トデータとしてサイクルＣ３で、端子ＤＯから入力され
たデータＤＩＮはインターナルクロック信号ＩＣＬＫ
１，ＩＣＬＫ２の１ショットハイレベルパルスにより伝
達され、サイクルＣ４でＲ／Ｗバス８０を経て、センス
アンプ６０に書込まれる、その後、サイクルＣ５の間
に、センスアンプ６０からメモリセルにデータが書き込
まれる。
ットハイレベルとなると、この１ショットの間に、アド
レスデータＡ１はカラムスイッチラッチ３０に伝わり、
カラムスイッチが選択され、ラッチされる。一方、ライ
トデータとしてサイクルＣ３で、端子ＤＯから入力され
たデータＤＩＮはインターナルクロック信号ＩＣＬＫ
１，ＩＣＬＫ２の１ショットハイレベルパルスにより伝
達され、サイクルＣ４でＲ／Ｗバス８０を経て、センス
アンプ６０に書込まれる、その後、サイクルＣ５の間
に、センスアンプ６０からメモリセルにデータが書き込
まれる。
【００１０】なお、インターナルクロック信号ＩＣＬＫ
２は、サイクルＣ５において、カラムスイッチラッチ３
０にラッチされていたアドレスデータをリセットする。
また、ロウアドレス系をリセットするプリチャージコマ
ンドは、メモリセルにデータをライトするサイクルＣ５
で入力可能となる。
２は、サイクルＣ５において、カラムスイッチラッチ３
０にラッチされていたアドレスデータをリセットする。
また、ロウアドレス系をリセットするプリチャージコマ
ンドは、メモリセルにデータをライトするサイクルＣ５
で入力可能となる。
【００１１】次に、図５を参照しながらリード動作につ
いて説明する。
いて説明する。
【００１２】サイクルＣ３でリードコマンドを入力する
と、この時のアドレス端子のデータＡ２は、ライト時同
様カラムアドレスとして取り込まれ、インターナルクロ
ック信号ＩＣＬＫ１，ＩＣＬＫ２，ＩＣＬＫ３がライト
時と同様に発生する。サイクルＣ３でインターナルクロ
ック信号ＩＣＬＫ１が１ショットハイレベルとなると、
カラムデコーダ２０にアドレスデータＡ２が伝わり、ラ
ッチされる。
と、この時のアドレス端子のデータＡ２は、ライト時同
様カラムアドレスとして取り込まれ、インターナルクロ
ック信号ＩＣＬＫ１，ＩＣＬＫ２，ＩＣＬＫ３がライト
時と同様に発生する。サイクルＣ３でインターナルクロ
ック信号ＩＣＬＫ１が１ショットハイレベルとなると、
カラムデコーダ２０にアドレスデータＡ２が伝わり、ラ
ッチされる。
【００１３】次に、サイクルＣ４でインターナルクロッ
ク信号ＩＣＬＫ２がハイレベルとなると、このサイクル
の間にアドレスデータＡ２はカラムスイッチラッチ３０
まで伝わり、カラムスイッチが選択され、ラッチされ
る。カラムスイッチが選択されると、サイクルＣ４の間
に、センスアンプデータはＲ／Ｗバス８０を経て、デー
タアウトラッチ５０にラッチされる。
ク信号ＩＣＬＫ２がハイレベルとなると、このサイクル
の間にアドレスデータＡ２はカラムスイッチラッチ３０
まで伝わり、カラムスイッチが選択され、ラッチされ
る。カラムスイッチが選択されると、サイクルＣ４の間
に、センスアンプデータはＲ／Ｗバス８０を経て、デー
タアウトラッチ５０にラッチされる。
【００１４】次に、サイクルＣ５でインターナルクロッ
ク信号ＩＣＬＫ３がハイレベルとなると、データアウト
ラッチ５０にラッチされていたデータは、端子ＤＱに出
力される。
ク信号ＩＣＬＫ３がハイレベルとなると、データアウト
ラッチ５０にラッチされていたデータは、端子ＤＱに出
力される。
【００１５】リード時は、サイクルＣ４でセンスアンプ
６０のデータは読出されてしまうので、サイクルＣ４で
プリチャージコマンドを入力することが可能である。
６０のデータは読出されてしまうので、サイクルＣ４で
プリチャージコマンドを入力することが可能である。
【００１６】この図４、図５で示した動作は、バースト
長１と呼ばれる動作で、ライトコマンドまたはリードコ
マンド１回に対しアクセスされるアドレスは１つのみ
で、データの入出力も１回しか行なわれない。バスト長
は、アクティブコマンドを入力するよりも前に、モード
レジスタセットなる動作を行って設定される。
長１と呼ばれる動作で、ライトコマンドまたはリードコ
マンド１回に対しアクセスされるアドレスは１つのみ
で、データの入出力も１回しか行なわれない。バスト長
は、アクティブコマンドを入力するよりも前に、モード
レジスタセットなる動作を行って設定される。
【００１７】これに対し、図６はバースト長４のライト
動作を示したものである。サイクルＣ３でライトコマン
ドが入力され、アドレスＡ１−１が入力されると、内部
に設けられた図示しないバーストカウンタにより、サイ
クルＣ４でアドレスＡ１−２、サイクルＣ５でアドレス
Ａ１−３、Ｃ６サイクルでアドレスＡ１−４が生成され
る。この時、インターナルクロック信号ＩＣＬＫ１は４
回、インターナルクロック信号ＩＣＬＫ２は５回、イン
ターナルクロック信号ＩＣＬＫ３は４回発生し、４ビッ
トのデータ書き込みが行なわれる。バースト動作中は、
１サイクルに１ビットのデータ書き込みが行なわれるの
で、バースト長４の場合、ライトコマンド入力から６サ
イクルで４ビットのデータ書き込みが完了することにな
る。
動作を示したものである。サイクルＣ３でライトコマン
ドが入力され、アドレスＡ１−１が入力されると、内部
に設けられた図示しないバーストカウンタにより、サイ
クルＣ４でアドレスＡ１−２、サイクルＣ５でアドレス
Ａ１−３、Ｃ６サイクルでアドレスＡ１−４が生成され
る。この時、インターナルクロック信号ＩＣＬＫ１は４
回、インターナルクロック信号ＩＣＬＫ２は５回、イン
ターナルクロック信号ＩＣＬＫ３は４回発生し、４ビッ
トのデータ書き込みが行なわれる。バースト動作中は、
１サイクルに１ビットのデータ書き込みが行なわれるの
で、バースト長４の場合、ライトコマンド入力から６サ
イクルで４ビットのデータ書き込みが完了することにな
る。
【００１８】
【発明が解決しようとする課題】この従来の半導体記憶
回路の制御方法では、ライトコマンド入力からメモリセ
ルへのデータ書き込みに２クロックサイクルを要し、ま
た、リードコマンド入力からメモリセルのデータ読み出
しに３クロックサイクルを要していたため、たとえば同
一ワード線上でライト、リードを１ビットづつおこなう
時、少なくとも５クロックサイクルが必要となってしま
うなど、パイプライン回路の効率が悪いという欠点があ
った。
回路の制御方法では、ライトコマンド入力からメモリセ
ルへのデータ書き込みに２クロックサイクルを要し、ま
た、リードコマンド入力からメモリセルのデータ読み出
しに３クロックサイクルを要していたため、たとえば同
一ワード線上でライト、リードを１ビットづつおこなう
時、少なくとも５クロックサイクルが必要となってしま
うなど、パイプライン回路の効率が悪いという欠点があ
った。
【００１９】本発明の目的は、パイプライン構成の回路
を有効に使える半導体記憶回路を提供することにある。
を有効に使える半導体記憶回路を提供することにある。
【００２０】
【課題を解決するための手段】本発明の半導体記憶回路
の制御方法は、ロウ、カラム両方向にアレイ状に配置さ
れた複数のメモリセル、これらメモリセルをカラムごと
に共通にそれぞれ接続する複数のビット線対およびロウ
ごとに共通にそれぞれ接続するワード線とを含むメモリ
セルアレイと、前記ビット線対の各々にそのビット線対
の一端で接続され活性化信号に応じて前記ビット線対間
の電位差を増幅するセンスアンプと、アドレス信号の供
給を受けるロウアドレスバッファおよびカラムアドレス
バッファと、前記ロウアドレスバッファの出力信号をデ
コードし、前記メモリセルの前記ロウごとに共通にそれ
ぞれ接続する前記ワード線を駆動するロウデコーダと、
前記カラムアドレスバッファの出力信号をデコードし、
前記メモリセルの前記カラムごとに共通にそれぞれ接続
する前記複数のビット線対を駆動するカラムデコーダ
と、前記メモリセルアレイのリード時に、前記カラムデ
コーダにより選択された前記センスアンプの出力信号を
受けて、信号を増幅するデータアンプと、前記データア
ンプの出力信号を受け入出力端子に信号出力するデータ
アウトバッファと、前記メモリセルアレイのライト時
に、前記入出力端子から入力される書込みデータ信号の
供給をウケル受けるライトバッファと、前記ライトバッ
ファの出力信号を入力し、前記ロウおよびカラムデコー
ダのそれぞれで選択された前記メモリセルへ書き込みデ
ータを出力するライトアンプと、前記ロウおよびカラム
アドレスバッファ、前記ロウおよびカラムデコーダ、前
記データアウトバッファ、前記ライトバッファならびに
前記ライトアンプのそれぞれの前段または後段に配置さ
れ、外部入力クロックにより制御されるラッチ回路とを
備え、前記ライトアンプの前段または後段に配された前
記ラッチ回路と前記センスアンプ間の少なくとも一部の
配線と、前記データアウトバッファの前段または後段に
配された前記ラッチ回路と前記センスアンプ間の少なく
とも一部の配線とを共通のリードライトバスとし、アク
ティブコマンドにより、前記ロウアドレスが決定し、前
記ワード線が選択された後、任意の前記外部入力クロッ
クを第１のクロックとし、該第１のクロック時にライト
コマンドを入力すると、該第１のクロックに同期した、
内部信号をクロックとし、ライトコマンド入力により決
定された前記カラムアドレスを、前記カラムアドレスバ
ッファの前段または後談に配された前記ラッチ回路にラ
ッチし、前記入出力端子から入力された書き込みデータ
を、前記ライトバッファの前段または後段に配された前
記ラッチ回路にラッチし、次に、有効な前記外部入力ク
ロックを第２のクロックとし、該第２のクロックに同期
した内部信号をクロックとし、前記カラムアドレスバッ
ファの出力信号を、前記カラムデコーダの前段または後
段に配された前記ラッチ回路にラッチし、前記ライトバ
ッファの出力を前記ライトアンプの前段または後段に配
された前記ラッチ回路にラッチし、前記第１のクロック
時に、リードコマンドを入力すると、該第１のクロック
に同期した内部信号をクロックとし、リードコマンド入
力により決定された前記カラムアドレスを、前記カラム
アドレスバッファの前段または後段に配された前記ラッ
チ回路にラッチし、前記第２のクロックに同期した内部
信号をクロックとし、前記カラムアドレスバッファの出
力信号を前記カラムデコーダの前段または後段に配され
た前記ラッチ回路にラッチし、次に、有効な前記外部入
力クロックを第３のクロックとし、該第３のクロックに
同期した内部信号をクロックとし、前記データアンプか
らの出力信号を、前記データアウトバッファの前段また
は後段に配された前記ラッチ回路にラッチする半導体記
憶回路において、アクティブコマンドにより前記ロウア
ドレスが決定し、前記ワード線が選択された後にライト
コマンドを入力し、さらに次の前記外部入力クロックの
入力時にリードコマンドを入力し、前記リードライトバ
スでライトデータを伝達した次の前記外部入力クロック
に同期したサイクルにおいて、前記リードライトバスで
リードデータを伝達する。
の制御方法は、ロウ、カラム両方向にアレイ状に配置さ
れた複数のメモリセル、これらメモリセルをカラムごと
に共通にそれぞれ接続する複数のビット線対およびロウ
ごとに共通にそれぞれ接続するワード線とを含むメモリ
セルアレイと、前記ビット線対の各々にそのビット線対
の一端で接続され活性化信号に応じて前記ビット線対間
の電位差を増幅するセンスアンプと、アドレス信号の供
給を受けるロウアドレスバッファおよびカラムアドレス
バッファと、前記ロウアドレスバッファの出力信号をデ
コードし、前記メモリセルの前記ロウごとに共通にそれ
ぞれ接続する前記ワード線を駆動するロウデコーダと、
前記カラムアドレスバッファの出力信号をデコードし、
前記メモリセルの前記カラムごとに共通にそれぞれ接続
する前記複数のビット線対を駆動するカラムデコーダ
と、前記メモリセルアレイのリード時に、前記カラムデ
コーダにより選択された前記センスアンプの出力信号を
受けて、信号を増幅するデータアンプと、前記データア
ンプの出力信号を受け入出力端子に信号出力するデータ
アウトバッファと、前記メモリセルアレイのライト時
に、前記入出力端子から入力される書込みデータ信号の
供給をウケル受けるライトバッファと、前記ライトバッ
ファの出力信号を入力し、前記ロウおよびカラムデコー
ダのそれぞれで選択された前記メモリセルへ書き込みデ
ータを出力するライトアンプと、前記ロウおよびカラム
アドレスバッファ、前記ロウおよびカラムデコーダ、前
記データアウトバッファ、前記ライトバッファならびに
前記ライトアンプのそれぞれの前段または後段に配置さ
れ、外部入力クロックにより制御されるラッチ回路とを
備え、前記ライトアンプの前段または後段に配された前
記ラッチ回路と前記センスアンプ間の少なくとも一部の
配線と、前記データアウトバッファの前段または後段に
配された前記ラッチ回路と前記センスアンプ間の少なく
とも一部の配線とを共通のリードライトバスとし、アク
ティブコマンドにより、前記ロウアドレスが決定し、前
記ワード線が選択された後、任意の前記外部入力クロッ
クを第１のクロックとし、該第１のクロック時にライト
コマンドを入力すると、該第１のクロックに同期した、
内部信号をクロックとし、ライトコマンド入力により決
定された前記カラムアドレスを、前記カラムアドレスバ
ッファの前段または後談に配された前記ラッチ回路にラ
ッチし、前記入出力端子から入力された書き込みデータ
を、前記ライトバッファの前段または後段に配された前
記ラッチ回路にラッチし、次に、有効な前記外部入力ク
ロックを第２のクロックとし、該第２のクロックに同期
した内部信号をクロックとし、前記カラムアドレスバッ
ファの出力信号を、前記カラムデコーダの前段または後
段に配された前記ラッチ回路にラッチし、前記ライトバ
ッファの出力を前記ライトアンプの前段または後段に配
された前記ラッチ回路にラッチし、前記第１のクロック
時に、リードコマンドを入力すると、該第１のクロック
に同期した内部信号をクロックとし、リードコマンド入
力により決定された前記カラムアドレスを、前記カラム
アドレスバッファの前段または後段に配された前記ラッ
チ回路にラッチし、前記第２のクロックに同期した内部
信号をクロックとし、前記カラムアドレスバッファの出
力信号を前記カラムデコーダの前段または後段に配され
た前記ラッチ回路にラッチし、次に、有効な前記外部入
力クロックを第３のクロックとし、該第３のクロックに
同期した内部信号をクロックとし、前記データアンプか
らの出力信号を、前記データアウトバッファの前段また
は後段に配された前記ラッチ回路にラッチする半導体記
憶回路において、アクティブコマンドにより前記ロウア
ドレスが決定し、前記ワード線が選択された後にライト
コマンドを入力し、さらに次の前記外部入力クロックの
入力時にリードコマンドを入力し、前記リードライトバ
スでライトデータを伝達した次の前記外部入力クロック
に同期したサイクルにおいて、前記リードライトバスで
リードデータを伝達する。
【００２１】また、外部入力信号により書き換え可能な
内部レジスタと、外部から入力されたカラムアドレスに
応じて、前記外部入力クロックに同期して、内部でカラ
ムアドレスを発生するバーストカウンタとをさらに備え
る前記半導体記憶回路において、アクティブコマンドに
より、前記ロウアドレスが決定し、前記ワード線が選択
された後、ライトコマンドを入力し、さらに前記バース
トカウンタでライトに必要な全てのカラムアドレスを発
生させた次の前記外部入力クロックの入力時に、リード
コマンドを入力してもよい。
内部レジスタと、外部から入力されたカラムアドレスに
応じて、前記外部入力クロックに同期して、内部でカラ
ムアドレスを発生するバーストカウンタとをさらに備え
る前記半導体記憶回路において、アクティブコマンドに
より、前記ロウアドレスが決定し、前記ワード線が選択
された後、ライトコマンドを入力し、さらに前記バース
トカウンタでライトに必要な全てのカラムアドレスを発
生させた次の前記外部入力クロックの入力時に、リード
コマンドを入力してもよい。
【００２２】
【００２３】
【作用】ライトアドレスに引き続きリードアドレスを入
力し、かつ、ライトデータがセンスアンプに全て書き込
まれた次サイクルからリードデータをセンスアンプより
読み出すように制御したので、同一ワード線上でライ
ト、リードを行う際に必要とするサイクル数が少なく、
パイプライン構成の回路を有効に使える。
力し、かつ、ライトデータがセンスアンプに全て書き込
まれた次サイクルからリードデータをセンスアンプより
読み出すように制御したので、同一ワード線上でライ
ト、リードを行う際に必要とするサイクル数が少なく、
パイプライン構成の回路を有効に使える。
【００２４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２５】図１は本発明の一実施例の動作波形図であ
る。バースト長は１に設定されている。
る。バースト長は１に設定されている。
【００２６】サイクルＣ１でアクティブコマンドを入力
すると、そのサイクルでのアドレスがロウアドレスとし
て取り込まれ、ワード線が選択される。
すると、そのサイクルでのアドレスがロウアドレスとし
て取り込まれ、ワード線が選択される。
【００２７】次に、サイクルＣ３でライトコマンドを入
力すると、アドレスＡ１がカラムアドレスとして取り込
まれる。サイクルＣ３でインターナルクロック信号ＩＣ
ＬＫ１が１ショットハイレベルとなると、図３のカラム
デコーダ２０にアドレスデータＡ１が伝わりラッチされ
る。
力すると、アドレスＡ１がカラムアドレスとして取り込
まれる。サイクルＣ３でインターナルクロック信号ＩＣ
ＬＫ１が１ショットハイレベルとなると、図３のカラム
デコーダ２０にアドレスデータＡ１が伝わりラッチされ
る。
【００２８】次に、サイクルＣ４でインターナルクロッ
ク信号ＩＣＬＫ２が１ショットハイレベルとなると、こ
の１ショットの間にアドレスデータＡ１は、カラムスイ
ッチラッチ３０に伝わり、カラムスイッチが選択され、
ラッチされる。同時に、サイクルＣ４で、リードコマン
ドを入力すると、アドレスＡ２がカラムデコーダ２０に
ラッチされる。
ク信号ＩＣＬＫ２が１ショットハイレベルとなると、こ
の１ショットの間にアドレスデータＡ１は、カラムスイ
ッチラッチ３０に伝わり、カラムスイッチが選択され、
ラッチされる。同時に、サイクルＣ４で、リードコマン
ドを入力すると、アドレスＡ２がカラムデコーダ２０に
ラッチされる。
【００２９】サイクルＣ５では、アドレスデータＡ２が
カラムスイッチ３０に伝わり、カラムスイッチが選択さ
れる。
カラムスイッチ３０に伝わり、カラムスイッチが選択さ
れる。
【００３０】一方、ライトデータとしてサイクルＣ３で
入力されたデータＤＩＮは、サイクルＣ４でＲ／Ｗバス
８０を経てセンスアンプ６０に書き込まれ、サイクルＣ
５でメモリセルに書き込まれる。
入力されたデータＤＩＮは、サイクルＣ４でＲ／Ｗバス
８０を経てセンスアンプ６０に書き込まれ、サイクルＣ
５でメモリセルに書き込まれる。
【００３１】また、サイクルＣ４で入力されたリードコ
マンドの出力データＤＯＵＴは、サイクルＣ５で、セン
スアンプ６０からＲ／Ｗバス８０を経てデータアウトラ
ッチ５０にラッチされ、サイクルＣ６で端子ＤＱに出力
される。
マンドの出力データＤＯＵＴは、サイクルＣ５で、セン
スアンプ６０からＲ／Ｗバス８０を経てデータアウトラ
ッチ５０にラッチされ、サイクルＣ６で端子ＤＱに出力
される。
【００３２】サイクルＣ５で、センスアンプ６０の仕事
はすべて終了するので、このサイクルＣ５で、プリチャ
ージコマンドを入力できる。メモリセルに書き込まれ
る。メモリセルに書き込まれる。図２は本発明の他の実
施例の動作波形図である。本実施例はバースト長を２に
設定した場合の例である。
はすべて終了するので、このサイクルＣ５で、プリチャ
ージコマンドを入力できる。メモリセルに書き込まれ
る。メモリセルに書き込まれる。図２は本発明の他の実
施例の動作波形図である。本実施例はバースト長を２に
設定した場合の例である。
【００３３】サイクルＣ１におけるアクティブコマンド
は、バースト長１と同様である。サイクルＣ３におい
て、ライトコマンドを入力すると、アドレスＡ１−１が
カラムアドレスとして取り込まれラッチされ、次のサイ
クルＣ４において、内部で発生したアドレスＡ１−２が
カラムアドレスとしてラッチされる。カラムスイッチ
は、サイクルＣ４、サイクルＣ５で、それぞれアドレス
Ａ１−１，Ａ１−２が選択され、ラッチされる。
は、バースト長１と同様である。サイクルＣ３におい
て、ライトコマンドを入力すると、アドレスＡ１−１が
カラムアドレスとして取り込まれラッチされ、次のサイ
クルＣ４において、内部で発生したアドレスＡ１−２が
カラムアドレスとしてラッチされる。カラムスイッチ
は、サイクルＣ４、サイクルＣ５で、それぞれアドレス
Ａ１−１，Ａ１−２が選択され、ラッチされる。
【００３４】サイクルＣ５でリードコマンドを入力する
と、同様にアドレスＡ２−１がカラムアドレスとして取
り込まれラッチされ、サイクルＣ６でアドレスＡ２−２
が内部で発生し、カラムアドレスとしてラッチされる。
サイクルＣ６、サイクルＣ７では、アドレスＡ２−１，
Ａ２−２のカラムスイッチが選択され、ラッチされる。
と、同様にアドレスＡ２−１がカラムアドレスとして取
り込まれラッチされ、サイクルＣ６でアドレスＡ２−２
が内部で発生し、カラムアドレスとしてラッチされる。
サイクルＣ６、サイクルＣ７では、アドレスＡ２−１，
Ａ２−２のカラムスイッチが選択され、ラッチされる。
【００３５】ライトデータは、サイクルＣ３、サイクル
Ｃ４でそれぞれＤＩＮ−１，ＤＩＮ−２が入力され、サ
イクルＣ４、サイクルＣ５でそれぞれＲ／Ｗバス８０を
経てセンスアンプ６０に書き込まれる。そしてサイクル
Ｃ５、サイクルＣ６でそれぞれメモリセルに書き込まれ
る。
Ｃ４でそれぞれＤＩＮ−１，ＤＩＮ−２が入力され、サ
イクルＣ４、サイクルＣ５でそれぞれＲ／Ｗバス８０を
経てセンスアンプ６０に書き込まれる。そしてサイクル
Ｃ５、サイクルＣ６でそれぞれメモリセルに書き込まれ
る。
【００３６】また、サイクルＣ５でリードコマンドが入
力されると、サイクルＣ６、サイクルＣ７でそれぞれＤ
ＯＵＴ−１，ＤＯＵＴ−２のデータがセンスアンプ６０
からＲ／Ｗバス８０を経てデータアウトラッチ５０にラ
ッチされ、サイクルＣ７、サイクルＣ８でそれぞれ端子
ＤＱに出力される。
力されると、サイクルＣ６、サイクルＣ７でそれぞれＤ
ＯＵＴ−１，ＤＯＵＴ−２のデータがセンスアンプ６０
からＲ／Ｗバス８０を経てデータアウトラッチ５０にラ
ッチされ、サイクルＣ７、サイクルＣ８でそれぞれ端子
ＤＱに出力される。
【００３７】プリチャージコマンドはセンスアンプ６０
の読み出しが終了するサイクルＣ７で入力できる。
の読み出しが終了するサイクルＣ７で入力できる。
【００３８】
【発明の効果】以上説明したように本発明は、ライトア
ドレスに引き続きリードアドレスを入力し、かつ、ライ
トデータがセンスアンプに全て書き込まれた次サイクル
からリードデータをセンスアンプより読み出すように制
御したので、同一ワード線上でライト、リードを行う際
に必要とするサイクル数が少なく、パイプライン構成の
回路を有効に使えるという効果を有する。
ドレスに引き続きリードアドレスを入力し、かつ、ライ
トデータがセンスアンプに全て書き込まれた次サイクル
からリードデータをセンスアンプより読み出すように制
御したので、同一ワード線上でライト、リードを行う際
に必要とするサイクル数が少なく、パイプライン構成の
回路を有効に使えるという効果を有する。
【図１】本発明の一実施例の動作波形図である。
【図２】本発明の他の実施例の動作波形図である。
【図３】ＤＲＡＭの従来例のブロック図である。
【図４】図３のＤＲＡＭの動作波形図である。
【図５】図３のＤＲＡＭの動作波形図である。
【図６】図３のＤＲＡＭの動作波形図である。
１０ カラムアドレスラッチ １１ カラムアドレスバッファ １２ Ｄ−Ｆ／Ｆ ２０ カラムデコーダ ３０ カラムスイッチラッチ ４０ データインラッチ ４１ ライトバッファ ４２，４３ Ｄ−Ｆ／Ｆ ４４ ライトアンプ ５０ データアウトラッチ ５１ データアンプ ５２ Ｄ−Ｆ／Ｆ ５３ データアウトバッファ ６０ センスアンプ ６１，６２ バッファ ７０ メモリセルアレイ ８０ Ｒ／Ｗバス Ｔｒ１ Ｎチャンネル型トランジスタ ＩＶ１，ＩＶ２ インバータ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−21786（ＪＰ，Ａ) 特開 平４−243085（ＪＰ，Ａ) 特開 平４−295693（ＪＰ，Ａ) 特開 平５−120114（ＪＰ，Ａ) 特開 平６−76566（ＪＰ，Ａ) 特開 平２−91877（ＪＰ，Ａ) 特開 平２−116088（ＪＰ，Ａ)
Claims (2)
- 【請求項１】 ロウ、カラム両方向にアレイ状に配置さ
れた複数のメモリセル、これらメモリセルをカラムごと
に共通にそれぞれ接続する複数のビット線対およびロウ
ごとに共通にそれぞれ接続するワード線とを含むメモリ
セルアレイと、前記ビット線対の各々にそのビット線対
の一端で接続され活性化信号に応じて前記ビット線対間
の電位差を増幅するセンスアンプと、アドレス信号の供
給を受けるロウアドレスバッファおよびカラムアドレス
バッファと、前記ロウアドレスバッファの出力信号をデ
コードし、前記メモリセルの前記ロウごとに共通にそれ
ぞれ接続する前記ワード線を駆動するロウデコーダと、
前記カラムアドレスバッファの出力信号をデコードし、
前記メモリセルの前記カラムごとに共通にそれぞれ接続
する前記複数のビット線対を駆動するカラムデコーダ
と、前記メモリセルアレイのリード時に、前記カラムデ
コーダにより選択された前記センスアンプの出力信号を
受けて、信号増幅するデータアンプと、前記データアン
プの出力信号を受け、入出力端子に信号を出力するデー
タアウトバッファと、前記メモリセルアレイのライト時
に、前記入出力端子から入力される書き込みデータ信号
の供給を受けるライトバッファと、前記ライトバッファ
の出力信号を入力し、前記ロウおよびカラムデコーダの
それぞれで選択された前記メモリセルへ書き込みデータ
を出力するライトアンプと、前記ロウおよびカラムアド
レスバッファ、前記ロウおよびカラムデコーダ、前記デ
ータアウトバッファ、前記ライトバッファならびに前記
ライトアンプのそれぞれの前段または後段に配置され、
外部入力クロックにより制御されるラッチ回路とを備
え、前記ライトアンプの前段または後段に配された前記ラッ
チ回路と前記センスアンプ間の少なくとも一部の配線
と、前記データアウトバッファの前段または後段に配さ
れた前記ラッチ回路と前記センスアンプ間の少なくとも
一部の配線とを共通のリードライトバスとし、 アクティブコマンドにより前記ロウアドレスが決定し、
前記ワード線が選択された後、任意の前記外部入力クロ
ックを第１のクロックとし、該第１のクロック時にライ
トコマンドを入力すると、該第１のクロックに同期した
内部信号をクロックとし、ライトコマンド入力により決
定された前記カラムアドレスを、前記カラムアドレスバ
ッファの前段または後段に配された前記ラッチ回路にラ
ッチし、前記入出力端子から入力された書き込みデータ
を、前記ライトバッファの前段または後段に配された前
記ラッチ回路にラッチし、 次に、有効な前記外部入力クロックを第２のクロックと
し、該第２のクロックに同期した内部信号をクロックと
し、前記カラムアドレスバッファの出力信号を、前記カ
ラムデコーダの前段または後段に配された前記ラッチ回
路にラッチし、前記ライトバッファの出力を、前記ライ
トアンプの前段または後段に配された前記ラッチ回路に
ラッチし、 前記第１のクロック時にリードコマンドを入力すると、
該第１のクロックに同期した内部信号をクロックとし、
リードコマンド入力により決定された前記カラムアドレ
スを、前記カラムアドレスバッファの前段または後段に
配された前記ラッチ回路にラッチし、前記第２のクロッ
クに同期した内部信号をクロックとし、前記カラムアド
レスバッファの出力信号を前記カラムデコーダの前段ま
たは後段に配された前記ラッチ回路にラッチし、 次に、有効な前記外部入力クロックを第３のクロックと
し、該第３のクロックに同期した内部信号をクロックと
し、前記データアンプからの出力信号を、前記データア
ウトバッファの前段または後段に配された前記ラッチ回
路にラッチする、半導体記憶回路の制御方法において、 アクティブコマンドにより前記ロウアドレスが決定し、
前記ワード線が選択された後にライトコマンドを入力
し、さらに次の前記外部入力クロックの入力時にリード
コマンドを入力し、前記リードライトバスでライトデー
タを伝達した次の前記外部入力クロックに同期したサイ
クルにおいて、前記リードライトバスでリードデータを
伝達することを特徴とする、半導体記憶回路の制御方
法。 - 【請求項２】 ロウ、カラム両方向にアレイ状に配置さ
れた複数のメモリセル、これらメモリセルをカラムごと
に共通にそれぞれ接続する複数のビット線対およびロウ
ごとに共通にそれぞれ接続するワード線とを含むメモリ
セルアレイと、前記ビット線対の各々にそのビット線対
の一端で接続され活性化信号に応じて前記ビット線対間
の電位差を増幅するセンスアンプと、アドレス信号の供
給を受けるロウアドレスバッファおよびカラムアドレス
バッファと、前記ロウアドレスバッファの出力信号をデ
コードし、前記メモリセルの前記ロウごとに共通にそれ
ぞれ接続する前記ワード線を駆動するロウデコーダと、
前記カラムアドレスバッファの出力信号をデコードし、
前記メモリセルの前記カラムごとに共通にそれぞれ接続
する前記複数のビット線対を駆動するカラムデコーダ
と、前記メモリセルアレイのリード時に、前記カラムデ
コーダにより選択された前記センスアンプの出力信号を
受けて、信号増幅するデータアンプと、前記データアン
プの出力信号を受け、入出力端子に信号を出力するデー
タアウトバッファと、前記メモリセルアレイのライト時
に、前記入出力端子から入力される書込みデータ信号の
供給を受るライトバッファと、前記ライトバッファの出
力信号を入力し、前記ロウおよびカラムデコーダのそれ
ぞれで選択された前記メモリセルへの書き込みデータを
出力するライトアンプと、前記ロウおよびカラムアドレ
スバッファ、前記ロウおよびカラムデコーダ、前記デー
タアウトバッファ、前記ライトバッファならびに前記ラ
イトアンプのそれぞれの前段または後段に配置され、外
部入力クロックにより制御されるラッチ回路と、外部入
力信号により書き換え可能なモードレジスタと、外部か
ら入力されたカラムアドレスに応じて、前記外部入力ク
ロックに同期して内部でカラムアドレスを発生するバー
ストカウンタとを備え、前記ライトアンプの前段または後段に配された前記ラッ
チ回路と前記センスアンプ間の少なくとも一部の配線
と、前記データアウトバッファの前段または後段に配さ
れた前記ラッチ回路と前記センスアンプ間の少なくとも
一部の配線とを共通のリードライトバスとし、 アクティブコマンドにより前記ロウアドレスが決定し、
前記ワード線が選択された後、任意の前記外部入力クロ
ックを第１のクロックとし、該第１のクロック時にライ
トコマンドを入力すると、該第１のクロックに同期した
内部信号をクロックとし、ライトコマンド入力により決
定された前記カラムアドレスを前記カラムアドレスバッ
ファの前段または後段に配された前記ラッチ回路にラッ
チし、前記入出力端子から入力された書き込みデータ
を、前記ライトバッファの前段または後段に配された前
記ラッチ回路にラッチし、 次に、有効な前記外部入力クロックを第２のクロックと
し、該第２のクロックに同期した内部信号をクロックと
し、前記カラムアドレスバッファの出力信号を、前記カ
ラムデコーダの前段または後段に配された前記ラッチ回
路にラッチし、前記ライトバッファの出力を、前記ライ
トアンプの前段または後段に配された前記ラッチ回路に
ラッチし、 前記第１のクロック時にリードコマンドを入力すると、
該第１のクロックに同期した内部信号をクロックとし、
リードコマンド入力により決定された前記カラムアドレ
スを、前記カラムアドレスバッファの前段または後段に
配された前記ラッチ回路にラッチし、前記第２のクロッ
クに同期した内部信号をクロックとし、前記カラムアド
レスバッファの出力信号を前記カラムデコーダの前段ま
たは後段に配された前記ラッチ回路にラッチし、 次に、有効な前記外部入力クロックを第３のクロックと
し、該第３のクロックに同期した内部信号をクロックと
し、前記データアンプからの出力信号を、前記データア
ウトバッファの前段または後段に配された前記ラッチ回
路にラッチする半導体記憶回路の制御方法において、 アクティブコマンドにより前記ロウアドレスが決定し、
前記ワード線が選択された後にライトコマンドを入力
し、さらに、前記バーストカウンタでライトに必要な全
てのカラムアドレスを発生させた次の前記外部入力クロ
ックの入力時にリードコマンドを入力し、前記リードラ
イトバスでライトデータを伝達した次の前記外部入力ク
ロックに同期したサイクルにおいて、前記リードライト
バスでリードデータを伝達することを特徴とする、半導
体記憶回路の制御方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5327063A JP2734957B2 (ja) | 1993-12-24 | 1993-12-24 | 半導体記憶回路の制御方法 |
| US08/362,157 US5539693A (en) | 1993-12-24 | 1994-12-22 | Method of controlling semiconductor storage circuit |
| EP94120546A EP0660328B1 (en) | 1993-12-24 | 1994-12-23 | Method of controlling semiconductor storage circuit |
| DE69421156T DE69421156T2 (de) | 1993-12-24 | 1994-12-23 | Steuerverfahren für eine Halbleiterspeicherschaltung |
| KR1019940036950A KR0147011B1 (ko) | 1993-12-24 | 1994-12-23 | 반도체 기억 회로 제어 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5327063A JP2734957B2 (ja) | 1993-12-24 | 1993-12-24 | 半導体記憶回路の制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07182854A JPH07182854A (ja) | 1995-07-21 |
| JP2734957B2 true JP2734957B2 (ja) | 1998-04-02 |
Family
ID=18194890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5327063A Expired - Lifetime JP2734957B2 (ja) | 1993-12-24 | 1993-12-24 | 半導体記憶回路の制御方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5539693A (ja) |
| EP (1) | EP0660328B1 (ja) |
| JP (1) | JP2734957B2 (ja) |
| KR (1) | KR0147011B1 (ja) |
| DE (1) | DE69421156T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3183321B2 (ja) * | 1995-11-10 | 2001-07-09 | 日本電気株式会社 | 半導体記憶装置 |
| US5715476A (en) * | 1995-12-29 | 1998-02-03 | Intel Corporation | Method and apparatus for controlling linear and toggle mode burst access sequences using toggle mode increment logic |
| JP3277112B2 (ja) * | 1996-01-31 | 2002-04-22 | 株式会社東芝 | 半導体記憶装置 |
| US5666324A (en) * | 1996-03-15 | 1997-09-09 | Mitsubishi Denki Kabushiki Kaisha | Clock synchronous semiconductor memory device having current consumption reduced |
| JPH09312553A (ja) * | 1996-05-22 | 1997-12-02 | Nec Corp | 論理回路 |
| JPH1055674A (ja) * | 1996-08-09 | 1998-02-24 | Nec Corp | 半導体記憶装置 |
| US5745427A (en) * | 1996-12-27 | 1998-04-28 | Lucent Technologies Inc. | Phase-shifted embedded ram apparatus and method |
| KR100270959B1 (ko) * | 1998-07-07 | 2000-11-01 | 윤종용 | 반도체 메모리 장치 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6421786A (en) * | 1987-07-15 | 1989-01-25 | Nec Corp | Semiconductor memory |
| JP3179788B2 (ja) * | 1991-01-17 | 2001-06-25 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH04295693A (ja) * | 1991-03-20 | 1992-10-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3992757B2 (ja) * | 1991-04-23 | 2007-10-17 | テキサス インスツルメンツ インコーポレイテツド | マイクロプロセッサと同期するメモリ、及びデータプロセッサ、同期メモリ、周辺装置とシステムクロックを含むシステム |
| JP2830594B2 (ja) * | 1992-03-26 | 1998-12-02 | 日本電気株式会社 | 半導体メモリ装置 |
| JPH06290582A (ja) * | 1993-04-02 | 1994-10-18 | Nec Corp | 半導体記憶装置 |
-
1993
- 1993-12-24 JP JP5327063A patent/JP2734957B2/ja not_active Expired - Lifetime
-
1994
- 1994-12-22 US US08/362,157 patent/US5539693A/en not_active Expired - Lifetime
- 1994-12-23 DE DE69421156T patent/DE69421156T2/de not_active Expired - Lifetime
- 1994-12-23 KR KR1019940036950A patent/KR0147011B1/ko not_active IP Right Cessation
- 1994-12-23 EP EP94120546A patent/EP0660328B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07182854A (ja) | 1995-07-21 |
| KR0147011B1 (ko) | 1998-09-15 |
| EP0660328A2 (en) | 1995-06-28 |
| EP0660328B1 (en) | 1999-10-13 |
| EP0660328A3 (en) | 1996-06-26 |
| KR950020127A (ko) | 1995-07-24 |
| DE69421156T2 (de) | 2000-08-17 |
| US5539693A (en) | 1996-07-23 |
| DE69421156D1 (de) | 1999-11-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100518397B1 (ko) | 반도체 메모리 장치 및 제어 방법 | |
| JP3013714B2 (ja) | 半導体記憶装置 | |
| US6035371A (en) | Method and apparatus for addressing a static random access memory device based on signals for addressing a dynamic memory access device | |
| US5808961A (en) | Internal clock generating circuit for clock synchronous type semiconductor memory device | |
| US20060168470A1 (en) | Random access memory with post-amble data strobe signal noise rejection | |
| JP3177094B2 (ja) | 半導体記憶装置 | |
| JPH0430677B2 (ja) | ||
| KR100384775B1 (ko) | 쿼드 데이터 레이트 싱크로노스 에스램의 리드/라이트를위한 워드라인 및 비트라인 구동 방법 및 그 회로 | |
| US4799198A (en) | Image memory | |
| US6982923B2 (en) | Semiconductor memory device adaptive for use circumstance | |
| JPH0715312A (ja) | 半導体記憶装置 | |
| US6172938B1 (en) | Electronic instrument and semiconductor memory device | |
| KR19980018543A (ko) | 레지스터의 수가 감소된 동기식 반도체 메모리 | |
| US6542569B2 (en) | Memory device command buffer apparatus and method and memory devices and computer systems using same | |
| US6073219A (en) | Semiconductor memory device with high speed read-modify-write function | |
| JP2734957B2 (ja) | 半導体記憶回路の制御方法 | |
| JPH09320261A (ja) | 半導体記憶装置および制御信号発生回路 | |
| US6201756B1 (en) | Semiconductor memory device and write data masking method thereof | |
| JP4827399B2 (ja) | 半導体記憶装置 | |
| US6341100B1 (en) | Semiconductor integrated circuit having circuit for writing data to memory cell | |
| US7522458B2 (en) | Memory and method of controlling access to memory | |
| JPH0770213B2 (ja) | 半導体メモリ装置 | |
| US6011728A (en) | Synchronous memory with read and write mode | |
| KR100403315B1 (ko) | 데이터 버스의 등화 및 프리차지 제어신호 발생 장치 | |
| US6477093B2 (en) | Semiconductor memory and method of operating same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080109 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090109 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100109 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110109 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110109 Year of fee payment: 13 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110109 Year of fee payment: 13 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110109 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120109 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130109 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130109 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140109 Year of fee payment: 16 |
|
| EXPY | Cancellation because of completion of term |