KR0147011B1

KR0147011B1 - 반도체 기억 회로 제어 방법

Info

Publication number: KR0147011B1
Application number: KR1019940036950A
Authority: KR
Inventors: 야스지 고시까와; 야스히로 다까이
Original assignee: 가네꼬 히사시; 니뽄 덴끼 가부시끼 가이샤
Priority date: 1993-12-24
Filing date: 1994-12-23
Publication date: 1998-09-15
Also published as: JP2734957B2; JPH07182854A; EP0660328A2; EP0660328B1; EP0660328A3; KR950020127A; DE69421156T2; US5539693A; DE69421156D1

Abstract

본 발명의 반도체 집적 회로에 있어서, 판독 어드레스는 기록 어드레스가 입력된 후에 입력되고, 판독 데이타는 모든 데이타가 감지 증폭기에 기억된 후의 다음 싸이클로부터 출발하는 감지 증폭기로부터 판독되는 경우에 기록 및 판독 동작이 연속적으로 실행된다.

Description

반도체 기억회로 제어방법

제1도는 블럭 형태로서 종래의 DRAM의 회로 다이어그램도.

제2도는 제1도에 도시한 DRAM의 기록 동작을 도시하는 타이밍 챠트.

제3도는 제1도에 도시한 DRAM의 판독 동작을 도시하는 타이밍 챠트.

제4도는 제1도에 도시한 DRAM의 기록 동작을 도시하는 타이밍 챠트.

제5도는 본 발명의 제1 실시예를 도시하는 타이밍 챠트.

제6도는 본 발명의 제2 실시예를 도시하는 타이밍 챠트.

* 도면의 주요부분에 대한 부호의 설명

10:열어드레스 래치 70:메모리셀 어레이

90:행어드레스 버퍼 100:행디코더

[발명의 배경]

[발명의 분야]

본 발명은 반도체 기억 회로를 제어하는 방법에 관한 것으로, 특히 파이프라인 회로에서 실행되어질 연속적인 기록 및 판독 동작을 제어하는 방법에 관한 것이다.

[종래 기술]

최근에, CPU 의 동작 속도 진보와 함께, 고속으로 동작하는 반도체 기억 장치에 대한 수요가 증가하고 있다.

그러나, 디바이스 제조 공정의 미세한 부분화에 대한 물리적인 제한이나, 소정의 캐페시터의 확장으로 인해 증가된 칩크기때문에, 고속 반도체 기억 장치에 대한 수요를 충분히 만족하고 있다고 말할 수 없다.

그러므로, 상기 문제를 해결하기 위한 수단으로서, 내부 파이프라인 구조를 갖는 DRAM 을 제안하고 있다.

제1도는 파이프라인 구조를 갖는 종래의 DRAM 을 도시하는 블럭 형태로서 회로 다이어그램이다. 블럭 다이어그램에 있어서, 데이타-인 래치(40)는 단자(DO)로부터 기록 데이타를 수신하는 기록 버퍼(41)와, 내부 클럭 신호(ICLK1)의 타이밍을 가진 기록 버터(4)의 출력을 래치하는 D-F/F 회로(42)와, 내부 클럭 신호(ICLK2)의 타이밍을 가진 D-F/F 회로(42)의 출력을 래치하는 D-F/F 회로(43) 및, D-F/F 회로(43)의 출력을 수신하고 이를 R/W 버스(80)로 출력하는 기록 증폭기(44)를 포함한다. 버퍼(61)는 R/W 버스(80)상의 데이타를 감지 증폭기(60)로 출력하며, 버퍼(62)는 감지 증폭기(60)의 출력을 수신하고 이를 R/W 버스(80)로 출력한다. 감지 증폭기(60) 및 메모리셀 어레이(70)간의 다수의 비트 라인쌍은 기록/판독 경로를 구성한다. 메모리셀 어레이(70)는 어레이의 형태로 행 및 열의 방향으로 배치된 다수의 메모리셀을 포함한다. 데이타-아웃 래치(50)는 R/W 버스(80)상의 데이타를 수신하는 버퍼(15)와, 내부 클럭 신호(ICLK3)의 타이밍을 가진 버퍼(51)의 출력을 래치하는 D-F/F 회로(52) 및, D-F/F 회로(52)의 출력을 수신하고 수신된 출력을 판독데이타로서 단자(DO)에 송신하는 데이타-아웃 버퍼(53)를 포함한다. 열어드레스 래치(10)는 외측으로부터 각각 어드레스 신호(A0, A1, A2, ..., An)를 수신하는 열 어드레스 버퍼(11) 및, 내부 클럭 신호(ILCK1)의 타이밍을 가진 열어드레스 버퍼(11)의 출력을 래치하는 D-F/F 회로(12)를 포함한다. 버스트 카운터(120)는 D-F/F 회로(12)에 래치된 열어드레스를 기초로 열어드레스를 발생한다.

발생될 다수의 열어드레스는 버스트 길이가 동일하다. 열디코더(20)는 버스트 카운터(12)의 출력으로 공급된다. 열어드레스 래치(30)는 그 게이트상의 내부 클럭 신호(ICLK2)를 수신하고, 열스위치 신호를 출력하기 위해 열디코더(20)로부터의 출력을 수신하는 인버터(IV1, IV2) 및 N 채널형 트랜지스터(Tr1)를 포함한다. 행어드레스 버퍼(90)는 각각 외측으로부터 어드레스(A0, A1, A2, ..., An)를 수신한다. 행디코더(100)는 행어드레스 버퍼(90)의 출력을 수신하고 디코드하며, 메모리셀(70)과 접속된 워드라인(110)을 구동한다.

제1도에 도시한 DRAM 의 기록 동작을 제2도를 참조로 기술하고자 한다.

제2도에 있어서, 한 싸이클(C1)에서, 외측에서 나온 외부 클럭 신호(CLK)의 상승 구간에서 활성 명령으로 입력 단자에 공급된 데이타의 결함을 선택했을때, 그때의 어드레스 단자상의 데이타는 행어드레스로서 행어드레스 버퍼(90)에 래치되고, 워드라인을 선택하기 위해 디코드된다.

다음, 싸이클(C3)에서, 기록 명령으로 입력 단자에 공급된 데이타의 결합을 선택했을때, 그때에 어드레스 단자상의 데이타(A1)는 열어드레스로서 내부 클럭 신호(ICLK1)의 타이밍을 가진 D-F/F(12)에 래치된다. 기록 명령을 입력했을때, 내부 클럭 신호(ICLE1, ICLK2 및 ICLK3)는 도시하지 않은 내부 클럭 발생 회로에 의해 발생된다.내부 클럭 신호(ICLK1)는 기록 명령이 입력되는 싸이클(C3)에서 1회만 하이 레벨이 된다.

내부 클럭 신호(ICLK2)는 각각 1 싸이클 및 2 사이클에 의해 기록 명령으로부터 지연된 싸이클(C4 및 C5)에서 하이 레벨이 된다. 내부 클럭 신호(ICLK3)는 두 싸이클에 의해 기록 명령으로부터 지연된 싸이클(C5)에서 1 회만 하이 레벨이 된다. 내부 클럭 신호(ICLK1)가 싸이클(C3)에서 1 회만 하이 레벨 상태가 될때, 어드레스 데이타(A1)는 여기에 래치될 열디코더(20)로 전송된다.

다음, 내부 클럭 신호(ICLK2)는 싸이클(C4)에서 1 회만 하이 레벨이 되고, 어드레스 데이타(A1)는 열어드레스 래치(30)로 전송되며 하이 레벨 상태의 기간동안에 여기에 래치된다. 한편, 싸이클(C3)에서 기록 데이타로서 단자(DO)로부터 입력된 데이타(DIN)는 하이 레벨 상태의 내부 클럭 신호(ICLK1 및 ICLK2)에 의해 송신되고, 싸이클(C4)에서 R/W 버스(80)를 통해 감지 증폭기(60)에 기록된다. 따라서, 데이타(DIN)는 싸이클(C5)에서 감지 증폭기(60)로부터 메모리셀에 기록된다.

내부 클럭 신호(ICLK2)는 싸이클(C5)에서 열어드레스 래치(30)에 래치된 어드레스 데이타를 리셋한다. 또한, 데이타가 메모리셀에 기록되는 경우에 행어드레스를 리셋하는 프리차지 명령이 싸이클(C5)에서 먼저 입력될 수 있다.

제1도에 도시한 DRAM 의 판독 동작은 제3도를 참조로 기술하고자 한다.

판독 명령이 싸이클(C3)에 입력될 때, 이때의 어드레스 단자상의 데이타(A2)는 기록 시간내에서 동일 방법의 열어드레스로서 열어드레스 버퍼(10)에 래치되며, 내부 클럭 신호(ICLK1, ICLK2, ICLK3)는 기록 동작에서와 같은 방법으로 발생된다. 내부 클럭 신호(ICLK1)가 싸이클(C3)에서 1 회만 하이 레벨이 될때, 어드레스 데이타(A2)는 열디코더(20)로 송신되고 여기에서 래치된다.

계속해서, 내부 클럭 신호(ICLK2)가 싸이클(C4)에서 하이 레벨이 될때, 열어드레스 래치(30)는 이 싸이클동안 어드레스 데이타(A2)를 열어드레스 래치(30)로 전송하기 위해 선택된후, 어드레스 데이타(A2)는 열어드레스 래치(30)에 래치된다.

열어드레스 래치를 선택했을때, 감지 증폭기(60)의 데이타는 R/W 버스(80)를 통해 전송되며, 싸이클(C4)에서 데이타-아웃 래치(50)에 의해 래치된다.

다음에, 내부 클럭 신호(ICLK3)가 씨이클(C5)에서 하이 레벨이 될때, 데이타-아웃 래치(50)에 래치된 데이타는 단자(DO)로 출력된다.

판독 동작에 있어서, 감지 증폭기에 기억된 데이타는 싸이클(C4)에서 판독되며, 그리고 난후 이 싸이클(C4)에서 프리차지 명령을 입력할 수 있다.

제2도 및 제3도에 도시한 동작은 1 과 동일한 버스트 길이로서 동작하는데, 하나의 어드레스만이 하나의 기록 명령 또는 하나의 판독 명령을 위해 액세스되며, 또한 데이타는 이 명령을 위해 한번만 입력되거나 출력된다. 버스트 길이는 활성 명령을 입력하기 전 모드 레지스터 세트 동작에 의해 결정된다.

제4도는 4와 동일한 버스트 길이의 경우에 기록 동작을 나타낸다. 기록 명령이 싸이클(C3)에 입력되고 어드레스 데이타(A1-1)가 입력될 때, 어드레스 데이타(A1-2, A1-3, A1-4)는 내부 버스트 카운터(120)에 의하여 각각 싸이클(C3, C5, C6)로서 생성된다. 이때에, 내부 클럭 신호(ICLK1, ICLK2, ICLK3)는 각각 4, 5, 6 배 에너지화되고, 4 비트 데이타는 이에 의해 기록된다. 1 비트 데이타가 버스트 동작 동안에 하나의 싸이클로 기록되기 때문에, 버스트 길이가 4 일때, 4 비트 데이타의 기록은 6 싸이클로서 완성되는데, 이 6 싸이클은 기록 명령을 입력하기 위한 싸이클로부터 출발한다.

반도체 기억 회로를 제어하는 종래의 방법에 의하면, 3 클럭 싸이클은 기록 명령의 입력으로부터 메모리셀에 기록하는 데이타에 대해 요구되며, 또한 3 클럭 싸이클은 판독 명령의 입력으로부터 메모리셀로부터 판독하는 데이타에 대해 요구된다. 따라서, 기록의 경우에, 판독 동작은 동일 워드라인에서 1 비트로 각각 동작되며, 최소한 6 싸이클은 부족한 효율의 파이프라인 회로를 생성할때 필요해진다.

[발명의 요약]

본 발명의 목적은 반도체 기억 회로를 제어하는 방법을 제공하는 것으로서, 반도체 기억 회로내의 파이프라인 구조의 회로를 효과적으로 이용할 수 있다.

본 발명의 목적을 성취하기 위해서, 본 발명에 따르면 반도체 기억 회로를 제어하는 방법을 제공하는데, 반도체 기억 회로는 어레이의 형태로 행 및 열의 방향으로 배치된 다수의 메모리셀을 갖는 메모리셀 어레이와, 이들 메모리셀에 접속된 다수의 비트 라인쌍과, 활성 신호에 응답해서 비트 라인쌍의 두 라인 사이에 전기 포텐셜 차를 증폭하기 위해 각각의 비트 라인쌍의 종단에 접속되는 감지 증폭기와, 행어드레스 버퍼의 출력 신호를 디코드하고 메모리셀과 접속된 워드라인을 분할하는 행디코더와, 열어드레스 버퍼의 출력 신호를 디코드하고 메모리셀과 접속된 비트 라인쌍을 분할하는 열디코더와, 열디코더에 의해 선택된 감지 증폭기의 출력 신호를 수신하고 데이타를 메모리셀 어레이로부터 판독할때의 시간에 수신된 신호를 증폭하는 데이타 증폭기와, 데이타 증폭기의 출력 신호를 수신하고 수신된 신호를 입력/출력 단자로 출력하는 데이타-아웃 버퍼와, 데이타를 메모리셀 어레이에 기록할때의 시간에 입력/출력 단자로부터 공급된 기록 데이타 신호를 수신하는 기록 버퍼와, 기록 버퍼의 출력 신호를 수신하고 행 및 열디코더에 의해 선택된 메모리셀로 기록 데이타를 출력하는 기록 증폭기 및, 열어드레스 버퍼, 열디코더, 데이타-아웃 버퍼, 기록 버퍼 및 기록 증폭기 각각의 바로 전 혹은 바로 후에 배치된 래치 회로를 포함하며, 그 제어 방법은 행어드레스를 결정하기 위해 활성 명령을 입력하는 단계와, 기록 명령을 입력하는 단계와, 상기 열어드레스 버퍼의 바로 앞 혹은 바로 후에 배치된 상기 래치 회로에 상기 기록 명령의 입력을 통해 결정된 열어드레스를 래치하는 단계 및, 상기 기록 명령을 입력했을때 싸이클에서 외부 클럭 신호와 동기된 제 1 내부 클럭 신호에 응답하여, 상기 기록 버퍼의 바로 전 혹은 바로 후에 배치된 상기 래치 회로의 상기 입력/출력 단자로부터 입력되는 기록 데이타를 래치하는 단계와, 상기 기록 명령를 입력했을때, 상기 싸이클의 다음 싸이클에서 외부 클럭 신호가 동기된 제2 내부 클럭 신호에 응답하여, 상기 열디코더 바로 전 혹은 바로 후에 배치된 상기 래치 회로에 상기 열어드레스 버퍼의 출력 신호를 래치하는 단계와 상기 기록 증폭기 바로 전 혹은 바로 후에 배치된 상기 래치 회로의 상기 기록 버퍼의 출력을 래치하는 단계와, 상기 기록 명령를 입력했을때 상기 싸이클 다음의 싸이클에서 판독 명령을 입력하는 단계와, 상기 판독 명령을 입력했을때 상기 싸이클에서 외부 클럭 신호와 동기된 제 1 내부 클럭 신호에 응답하여, 상기 열어드레스 버퍼의 바로 전 혹은 바로 후에 배치된 상기 래치 회로의 상기 판독 명령의 입력을 통해 결정된 열어드레스를 래치하는 단계와, 상기 판독 명령을 입력했을때 상기 싸이클의 다음 싸이클에서 외부 클럭 신호와 동기된 제 2 내부 클럭 신호에 응답하여, 상기 열어드레스의 바로 전 혹은 바로 후에 배치된 상기 래치 회로에 상기 열어드레스 버퍼의 출력 신호를 래치하는 단계 및, 상기 판독 명령을 입력했을때 상기 싸이클의 다음 싸이클에서 외부 클럭 신호와 동기된 제 3 내부 클럭 신호에 응답하여, 상기 데이타-아웃 버퍼의 바로 전 혹은 바로 후에 배치된 상기 래치 회로의 상기 데이타 증폭기의 출력 신호를 래치하는 단계를 포함한다.

상기 반도체 기억 회로내에는 외측으로부터 입력된 열어드레스에 의존하고 외부 클럭 신호와 동기된 열어드레스(들)를 발생하는 버스트 카운트를 더 포함하며, 이것은 활성 명령과 워드라인에 의해 결정된 행어드레스가 선택된 후에, 기록을 위해 필요한 모든 어드레스가 버스트 카운터에 의해 발생되는 싸이클의 바로 다음에 이어지는 한 싸이클에서 외부 클럭의 타이밍으로 기록 명령을 입력하고 판독 명령을 입력하는 것이 실용적이다.

또한, 반도체 기억 회로는 기록 증폭기와 감지 증폭기의 바로 전 혹은 바로 후에 배치된 래치 회로 사이에 제공된 적어도 와이어링의 일부와, 데이타-아웃 버퍼와 감지 증폭기의 바로 전 혹은 후에 배치된 래치 회로 사이에서 제공된 적어도 와이어링의 일부로 구성된 판독/기록 버스를 포함하며, 반도체 기억 회로는 기록 데이타가 판독/기록 버스를 통해 전송되는 싸이클 바로 후에 이어지는 외부 입력 클럭과 동기된 싸이클에서 판독 데이타가 판독/기록 버스를 통해 전송되도록 더 구성될 수 있다.

본 발명에 있어서, 반도체 기억 회로는 판독 어드레스가 입력된후에 기록 어드레스가 입력되고, 모든 기록 데이타가 감지 증폭기에 입력되는 싸이클의 바로 후에 이어지는 싸이클부터 출발하는 감지 증폭기로부터 판독 데이타가 판독할 수 있도록 제어된다.

그러므로, 동일 워드라인상에서 기록 및 판독 동작을 수행하기 위해 요구될 싸이클의 수는 감소될 수 있고, 파이프라인 구조의 회로를 효과적으로 이용할 수 있게 된다.

본 발명의 상기와 다른 목적, 특징 및 장점은 본 발명의 예시적인 예인 첨부도면을 참조로 다음의 설명에서 명확해진다.

[양호한 실시예의 설명]

버스트 길이를 1 로 설정한 본 발명의 제 1 실시예는 제1도 및 제5도를 참조로 후술하겠다.

활성 명령을 싸이클(C1)에 입력했을때, 싸이클(C1)내의 어드레스 데이타는 행어드레스로서 행어드레스 버퍼(90)에 래치되고 행디코더에 의해 해당하는 워드라인이 선택된다.

다음에, 기록 명령을 싸이클(C3)에 입력했을때, 어드레스 데이타(A1)는 열어드레스로서 열어드레스 버퍼(11)에 래치된다. 내부 클럭 신호(ICLK1)가 싸이클(C3)에서 하이 레벨이 될때 어드레스 데이타(A1)는 D-F/F 회로(12)에 전송되고 이곳에 래치된다.

계속해서, 내부 클럭 신호(ICLK2)가 싸이클(C4)에서 하이 레벨이 될때, 열어드레스 래치(30)가 선택된다. 그러므로, 어드레스 데이타(A1)는 내부 클럭 신호(ICLK2)의 하이 레벨 상태의 기간동안 열어드레스에 래치되도록 열어드레스 래치(30)로 전송된다. 동시에 판독 명령을 싸이클(C4)에 입력했을때, 어드레스 데이타(A2)는 D-F/F 회로(12)에 래치된다.

내부 클럭 신호(ICLK2)를 싸이클(C5)에서 하이 레벨이 될때, 어드레스 데이타(A2)는 이곳에 래치될 열어드레스 래치(30)로 전송된다.

한편, 내부 클럭 신호(ICLK2)가 싸이클(4)에서 하이 레벨이 될때, 싸이클(C3)의 기록 데이타로서 단자(DO)로부터 입력된 데이타(DIN)는 D-F/F 회로(43)에 래치되고, 싸이클(C4)로서 기록 증폭기(44), R/W 버스(80) 및 버퍼(61)를 통과해 감지 증폭기(60)로 공급되어 싸이클(C5)로 메모리셀에 기록된다.

내부 클럭 신호(ICLK3)가 싸이클(C5)에서 하이 레벨일때, 싸이클(C4)로 입력된 판독 명령에 응답해서 출력된 출력 데이타(DOUT)는 R/W 버스(80)를 통해 싸이클(C5)로 이곳에 래치되도록 감지 증폭기(60)로부터 데이타-아웃 래치(50)로 전송되고 나서 싸이클(C6)로 단자(DO)로 출력된다.

감지 증폭기(60)의 동작이 싸이클(C5)에서 종료되기 때문에, 프리차지 명령은 연속해서 이 싸이클(C5)로 입력될 수 있다.

버스트 길이가 2 로 설정된 본 발명의 제 2 실시예는 제1도 및 제6도를 참고로 후술하고자 한다.

활성 명령은 1 과 동일한 버스트 길이로서 동일 방법의 싸이클(C1)로 입력된다. 기록 명령이 싸이클(C3)로 입력되고 제 1 내부 클럭 신호(ICLK1)가 하이 레벨이 될때, 어드레스 데이타(A1-1)는 열어드레스로서 열어드레스 래치(10)에 래치된다. 다음 싸이클(C4)에서, 내부 클럭 신호(ICLK1)가 하이 레벨이 될때, 버스트 카운터(120)에 의해 발생된 어드레스 데이타(A1-2)는 열디코더(20)에 래치된다. 싸이클(C4 및 C5)에서, 제 2 내부 클럭 신호(ICLK2)가 하이 레벨이 될때, 어드레스 데이타(A1-1, A1-2)의 열어드레스 래치(30)는 각각 어드레스 데이타를 래치하기 의해 선택된다.

판독 명령이 싸이클(C5)로 입력되고 제 1 내부 클럭 신호(ICLK1)가 하이 레벨이 될때, 어드레스 데이타(A2-1)는 상기와 같은 방법으로 열어드레스로서 열어드레스 래치(10)에 래치된다. 제 2 내부 클럭 신호(ICLK2)가 싸이클(6)에서 하이 레벨이 될때, 어드레스 데이타(A2-2)는 버스트 카운터(120)에 의해 발생되고 열어드레스로서 열 디코더(20)에 래치된다. 제 2 내부 클럭 신호(ICLK2)가 싸이클(C6, C7)에서 하이 레벨이 될때, 어드레스 데이타(A2-1, A2-2)의 열어드레스 래치(30)가 선택되고 어드레스 데이타는 선택된 열어드레스 래치에 래치된다.

제 1 내부 클럭 신호(ICLK1)가 하이 레벨이 될때, 기록 데이타(DIN-1 및 DIN-2)는 각각 싸이클(C3 및 C4)에 입력된다. 제 2 내부 클럭 신호(ICLK2)가 하이 레벨이 될때, 데이타(DIN-1 및 DIN-2)는 D-F/F 회로(43)에 래치되고 싸이클(C4 및 C5)로서 기록 증폭기(44), R/W 버스(80) 및 버퍼(1)를 통해 감지 증폭기(60)로 각각 입력되며, 또한 싸이클(C5 및 C6)로 메모리셀에 기록된다.

제 3 내부 클럭 신호(ICLK3)가 싸이클(C6 및 C7)에서 하이 레벨이 될때, 메모리셀 어레이(70)로부터 판독된 데이타(DOUT-1 및 DOUT-2)는 버퍼(62), R/W 버스(8)를 통해 감지 증폭기(60)로부터 각각 싸이클(C6 및 C7)로서 래치되돌고 데이타-아웃 래치(50)로 전송되어, 각각 싸이클(C7 및 C8)로서 단자(DO)로 출력된다.

프리차지 명령은 감지 증폭기(60)로부터의 데이타의 판독이 싸이클(C7)에서 종료될때 싸이클(C7)로 입력될 수 있다.

본 발명의 양호한 실시예가 특정한 용어를 이용해서 기술되는 동안, 그러한 기술은 예시적인 목적을 위해서 있고, 다음 청구항의 정신과 범위로부터 벗어남이 없이 변경 및 수정이 행해질 수 있음을 이해하게 될 것이다.

Claims

어레이 형태로서 행과 열의 방향으로 배치된 다수의 메모리셀을 갖는 메모리셀 어레이와, 이들 메모리셀과 접속된 다수의 비트 라인쌍과, 이들 메모리셀과 접속된 다수의 워드라인과, 활성 신호에 응답하여 상기 비트 라인쌍중 두 라인 사이의 전기 포텐셜 전위차를 증폭하기 위해 상기 비트라인 라인쌍 각각의 종단에 접속되는 감지 증폭기와, 행어드레스 버퍼 및 어드레스 신호를 수신하는 열어드레스 버퍼와, 상기 행어드레스 버퍼의 출력 신호를 디코드하고 상기 메모리셀과 접속된 상기 워드라인을 구동하는 행디코더와, 상기 열어드레스 버퍼의 출력 신호를 디코드하고 상기 메모리셀과 접속된 상기 비트 라인쌍을 구동하는 열디코더와, 상기 열디코더에 의해 선택된 상기 감지 증폭기의 출력 신호를 수신하고 상기 메로리셀 어레이로부터 데이타를 판독할때의 시간에 수신된 신호를 증폭하는 데이타 증폭기와, 상기 메모리셀 어레이로 데이타가 기록될때의 시간에 상기 입력/출력 단자로부터 공급된 기록 데이타 신호를 수신하는 기록 버퍼와, 상기 기록 버퍼의 출력 신호를 수신하고 상기 행과 열디코더에 의해 선택된 상기 메모리셀로 기록 데이타를 출력하는 기록 증폭기 및, 상기 열어드레스 버퍼, 상기 열디코더, 상기 데이타-아웃 버퍼, 상기 기록 버퍼 및 상기 기록 증폭기 각각의 바로 전 혹은 바로 후에 배치되어 외부 출력 신호에 의해 제어되는 래치 회로를 포함하는 반도체 기억 회로를 제어하는 방법에 있어서, 상기 제어 방법이 행어드레스를 결정하기 위해 활성 명령을 입력하는 단계와, 기록 명령을 입력하는 단계와, 상기 열어드레스 버퍼의 바로 전 혹은 바로 후에 배치된 상기 래치 회로에 상기 기록 명령의 입력을 통해 정해진 열어드레스를 래치하는 단계와, 상기 기록 명령을 입력했을때 상기 싸이클로서 외부 클럭 신호와 동기된 제 1 내부 클럭 신호에 응답해서 상기 기록 버퍼의 바로 전 혹은 바로 후에 배치된 상기 래치 회로에 상기 입력/출력 단자로부터 입력된 기록 데이타를 래치하는 단계와, 상기 열디코더 바로 전 혹은 바로 후에 배치된 상기 래치 회로에 상기 열어드레스 버퍼의 출력 신호를 래치하고 상기 기록 명령을 입력했을때의 싸이클 다음의 싸이클에서 외부 클럭 신호와 동기된 제 2 내부 클럭 신호에 응답하여, 상기 기록 증폭기의 바로 전 혹은 바로 후에 배치된 상기 래치 회로에 상기 기록 버퍼의 출력을 래치하는 단계와, 상기 기록 명령을 입력했을때의 싸이클 다음의 싸이클에서 판독 명령을 입력하는 단계와, 상기 판독 명령을 입력했을때의 싸이클에서 외부 클럭 신호와 동기된 제 1 내부 클럭 신호에 응답하여, 상기 열어드레스 버퍼의 바로 전 혹은 바로 후에 배치된 상기 래치 회로에 상기 판독 명령의 입력을 통해 결정된 상기 열어드레스를 래치하는 단계와, 상기 판독 명령을 입력했을때 상기 싸이클의 다음 싸이클에서 외부 클럭 신호와 동기된 제 2 내부 클럭 신호에 응답하여, 상기 열디코더의 바로 전 혹은 바로 후에 배치된 상기 래치 회로에 상기 열어드레스 버퍼의 출력 신호를 래치하는 단계 및, 상기 판독 명령을 입력했을때 상기 싸이클의 다음 싸이클에서 외부 클럭 신호와 동기된 제 3내부 클럭 신호에 응답하여, 상기 데이타-아웃 버퍼의 바로 전 혹은 바로 후에 배치된 상기 래치 회로에 상기 데이타 증폭기의 출력 신호를 래치하는 단계를 포함하는 것을 특징으로 하는 반도체 기억 회로를 제어하는 방법.
어레이 형태로서 행과 열의 방향으로 배치된 다수의 메모리셀을 갖는 메모리셀 어레이와, 이들 메모리셀과 접속된 다수의 비트 라인쌍과, 이들 메모리셀과 접속된 다수의 워드라인과, 활성 신호에 응답하여 상기 비트 라인쌍중 두 라인 사이의 전기 포텐셜 차를 증폭하기 위해 상기 비트라인 라인쌍 각각의 종단에 접속되는 감지 증폭기와, 행어드레스 버퍼 및 어드레스 신호를 수신하는 열어드레스 버퍼와, 상기 행어드레스 버퍼의 출력 신호를 디코드하고 상기 메모리셀과 접속된 상기 워드라인을 구동하는 행디코더와, 상기 열어드레스 버퍼의 출력 신호를 디코드하고 상기 메모리셀과 접속된 상기 비트 라인쌍을 구동하는 열디코더와, 상기 열디코더에 의해 선택된 상기 감지 증폭기의 출력 신호를 수신하고 상기 메모리셀 어레이로부터 데이타를 판독할때의 시간에 수신된 신호를 증폭하는 데이타 증폭기와, 상기 메모리셀 어레이로 데이타가 기록될때의 시간에 상기 입력/출력 단자로부터 공급된 기록 데이타 신호를 수신하는 기록 버퍼와, 상기 기록 버퍼의 출력 신호를 수신하고 상기 행과 열디코더에 의해 선택된 상기 메모리셀로 기록 데이타를 출력하는 기록 증폭기 및, 상기 열어드레스 버퍼, 상기 열디코더, 상기 데이타-아웃 버퍼, 상기 기록 버퍼 및 상기 기록 증폭기 각각의 바로 전 혹은 바로 후에 배치되어 외부 클럭 신호에 의해 제어되는 래치 회로와, 상기 외부 클럭 신호와 동기된 외측으로부터 출력된 열어드레스를 기초로 열어드레스(들)를 발생하는 버스트 카운트를 포함하는 반도체 기억 회로를 제어하는 방법에 있어서, 상기 제어 방법이 행어드레스를 결정하기 위해 활성 명령을 입력하는 단계와, 기록 명령을 입력하는 단계와, 상기 열어드레스 버퍼의 바로 전 혹은 바로 후에 배치된 상기 래치 회로에 상기 기록 명령의 입력을 통해 결정된 열어드레스와 상기 버스트 카운터의 열어드레스(들)를 연속해서 래치하는 단계와, 상기 기록 명령을 입력했을때의 싸이클로 시작되는 싸이클에서 외부 클럭 신호와 각각 동기된 제 1 내부 클럭 신호에 응답하여, 상기 기록 버퍼의 바로 전 혹은 바로 후에 배치된 상기 래치 회로에 상기 입력/출력 단자로부터 입력된 기록 데이타를 연속해서 래치하는 단계와, 상기 열디코더의 바로 전에 혹은 바로 후에 배치된 상기 래치 회로에 상기 열어드레스 버퍼의 출력 신호를 연속해서 래치하는 단계와, 상기 기록 명령을 입력했을때의 싸이클 다음 싸이클로 출발하는 싸이클에서 외부 클럭 신호와 동기된 제 2 내부 클럭 신호에 응답하여, 상기 기록 증폭기의 바로 전 혹은 바로 후에 배치된 상기 래치 회로에 상기 기록 버퍼의 출력을 래치하는 단계와, 상기 열어드레스 버퍼의 바로 전 혹은 바로 후에 배치된 상기 래치 회로에 열어드레스의 래치 단계를 종결한 후에 싸이클로 판독 명령을 입력하는 단계와, 상기 판독 명령을 입력했을때의 싸이클로 시작되는 싸이클에서 외부 클럭 신호와 동기된 제 1 내부 클럭 신호에 응답해서, 상기 판독 명령의 입력과, 상기 열어드레스 버퍼의 바로 전 혹은 바로 후에 배치된 상기 래치 회로에 상기 버스트 카운터에 의해 발생된 열어드레스(들)를 통해 결정된 열어드레스를 연속해서 래치하는 단계와, 상기 판독 명령을 입력했을때의 싸이클 다음의 싸이클에서 출발하는 싸이클에서 외부 클럭 신호와 동기된 제 2 내부 클럭 신호에 응답해서, 상기 열디코더 바로 전 혹은 바로 후에 배치된 상기 래치 회로에 상기 열어드레스 버퍼의 출력 신호를 연속해서 래치하는 단계 및, 상기 판독 명령을 입력했을때의 싸이클 다음의 싸이클에서 출발하는 싸이클에서 외부 출력 신호와 동기된 제 3 내부 클럭 신호에 응답해서, 상기 데이타-아웃 버퍼의 바로 전 혹은 바로 후에 배치된 상기 래치 회로에 상기 데이타 증폭기의 출력 신호를 연속해서 래치하는 단계를 포함하는 것을 특징으로 하는 반도체 기억 회로를 제어하는 방법.
제1항에 있어서, 상기 반도체 기억 회로는 상기 기록 증폭기와 상기 감지 증폭기의 바로 전 혹은 바로 후에 배치된 상기 래치 회로 사이에 제공된 와이어링의 적어도 일부 및 상기 데이타-아웃 버퍼와 상기 감지 증폭기의 바로 전후에 배치된 상기 래치 회로 사이에 제공된 상기 와이어링의 적어도 일부로 구성된 판독/기록 버스를 포함하며, 판독 데이타는 상기 판독/기록 버스를 통해 기록 데이타가 전송되는 싸이클의 바로 후에 이어지는 상기 외부 클럭 신호와 동기된 싸이클에서 상기 판독/기록 버스를 통해 전송되는 것을 특징으로 하는 반도체 기억 회로를 제어하는 방법.
제2항에 있어서, 상기 반도체 기억 회로는 상기 기록 증폭기와 상기 감지 증폭기의 바로 전 혹은 바로 후에 배치된 상기 래치 회로 사이에 제공된 와이어링의 적어도 일부 및 상기 데이타-아웃 버퍼와 상기 감지 증폭기의 바로 전후에 배치된 상기 래치 회로 사이에 제공된 상기 와이어링의 적어도 일부로 구성된 판독/기록 버스를 포함하며, 판독 데이타는 상기 판독/기록 버스를 통해 기록 데이타가 전송되는 싸이클의 바로 후에 이어지는 상기 외부 클럭 신호와 동기된 싸이클에서 상기 판독/기록 버스를 통해 전송되는 것을 특징으로 하는 반도체 기억 회로를 제어하는 방법.