KR19980018543A - 레지스터의 수가 감소된 동기식 반도체 메모리 - Google Patents

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KR19980018543A
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Abstract

입력 게이트를 개방시킴으로써 입력 게이트와 출력 게이트 간에 판독 데이타를 보유하고, 출력 게이트를 개방시킴으로써 상기 보유된 데이타를 출력하기 위한, 입력 게이트와 출력 게이트를 갖는 레지스터를 구비한 동기식 DRAM이 개시된다. 입력 게이트의 개방/폐쇄를 제어하기 위한 입력 게이트 제어 회로에는 출력 게이트 스위치 신호와 동기하여 상기 출력 게이트의 개방/폐쇄를 제어하기 위한 출력 게이트 제어 회로에 의해 발생된 원-샷 펄스 형태의 출력 스위치 궤환 신호가 공급되어, 레지스터에 보유된 데이타가 레지스터의 외부로 출력된 후에만, 판독/기록 버스에서 레지스터로 연속적으로 전송될 다음 데이타가 레지스터에 실제적으로 래치되게 된다.

Description

레지스터의 수가 감소된 동기식 반도체 메모리
본 발명은 동기식 반도체 메모리에 관한 것이고, 특히, 감소된 수의 레지스터를 갖는 동기식 다이나믹 랜덤 액세스 메모리(dynamic random access memory : DRAM)에 관한 것이다.
현재, 마이크로프로세서의 동작 속도의 증가는 상당하고, 동작 주파수는 100㎒ 이상에 달한다. 마이크로프로세서의 동작 주파수하에 동작할 수 있는 메모리를 얻기 위한 개발이 활발히 진행되고 있다.
고속으로 동작하는 메모리중, 특히 동기식 다이나믹 램덤 액세스 메모리(약자로 동기식 DRAM)가 가장 수요가 많다. 간단하게, 상기 동기식 DRAM은 외부 클럭을 수신하기 위한 클럭 입력 단자를 가지고, 상기 클럭 입력 단자에 공급된 클럭 펄스의 상승에 동기하여 판독 명령과 기록 명령과 같은 명령을 래치시키고, 정보-판독 데이타를 출력하거나 기록된 데이타를 수신하도록 구성된다.
도 1를 참조하여, 종래의 동기식 DRAM의 모든 구성을 설명한 블록도가 도시되며, 이는 이른바 출력 래칭 방법에 따라 구성된다.
상기 도시된 동기식 DRAM은 다수의 명령 신호 22-1 내지 22-m을 수신하는 명령 버퍼(101), 클럭 신호(23)를 수신하는 클럭 버퍼(103), 및 다수의 어드레스 신호 21-1 내지 21-n를 수신하는 어드레스 버퍼(104)를 포함한다. 상기 클럭 버퍼(103)는 상기 외부 클럭 신호(23)에 동기로 내부 기준 클럭(25)을 발생시킨다.
상기 명령 버퍼(101), 상기 어드레스 버퍼(104), 및 버스트 제어 회로(105)에 상기 내부 기준 클럭(25)이 공급된다. 상기 내부 기준 클럭(25)이 로우 레벨에서 하이 레벨로 변하는 상기 내부 기준 클럭(25)의 이른바 하이 에지 시간에서, 상기 명령 버퍼(102)는 상기 명령 신호 22-1 내지 22-m에 대응하는 다수의 내부 명령 신호 26-1 내지 26-m를 래치하고 출력하며, 상기 어드레스 버퍼(104)는 상기 명령 신호 21-1 내지 21-n에 대응하는 다수의 내부 어드레스 신호 24-1 내지 24-n를 래치하고 출력한다. 따라서, 로우 레벨에서 하이 레벨로 변하는 상기 클럭 신호 시간에서, 상기 명령 신호 22-1 내지 22-m과 상기 어드레스 신호 21-1 내지 21-n이 상기 명령 버퍼(101)과 상기 어드레스 버퍼(104)로 각각 훼치(fetch)되는 것으로 생각될 수 있다.
판독, 기록, 활성, 프리챠지(precharge) 등을 포함한 다양한 기능의 시작을 유발하는 판독 명령(27), 기록 명령(227), 활성 명령(228), 프리챠지 명령(229) 등을 포함한 다양한 내부 명령을 출력시키기 위해서, 명령 디코더(102)는 상기 내부 명령 신호 26-1 내지 26-m을 수신하고 디코딩한다. 다음에는, 상기 판독 동작에 관한 부분만이 서술될 것이다.
상기 판독 명령(27)이 상기 버스트 제어 회로(105)에 공급되며, 이는 상기 판독 명령(27)에 응답하고 상기 내부 기준 클럭(25)에 동기로 다양한 제어 신호를 발생시킨다.
여기서, 상기 버스트 또는 버스트 모드는 상기 동기식 DRAM을 특성화한 다양한 특징중에 하나이다. 종래의 다이나믹 랜덤 액세스 메모리(DRAM)에서, 외부로 부터 공급된 판독 어드레스에 대한 응답으로, 상기 판독 어드레스에 저장된 데이타가 정보-판독되어, 하나의 어드레스 입력에 대한 응답으로 하나의 데이타가 출력된다. 다른 한편으로, 상기 동기식 DRAM에서, 하나의 어드레스가 외부로 부터 공급될 때, 상기 외부로 부터 공급된 상기 어드레스에서 시작하는 일련의 내부 어드레스는 상기 외부 클럭(23)과 같은 일련의 클럭 신호에 동기로, 상기 동기식 DRAM의 내부에서 순차적으로, 정상적으로 발생되어, 내부적으로 상기 발생된 어드레스에 저장된 데이타 항목은 상기 클럭 신호에 동기로 계속적으로 정보-판독된다.
상기 클럭 신호에 동기로 다수의 연속 데이타 항목을 정보-판독하는 상술된 동작은 버스트 동작이라 칭하고, 하나의 어드레스를 표현함으로써 정보-판독되고 출력될 수 있는 데이타 트레인(train)의 길이는 버스트 길이라 칭한다. 총체적으로, 상기 버스트 길이는 2, 4, 및 8을 포함하며, 하나의 입력/출력핀을 통해 공급된 하나의 판독 명령 각각에 대해, 2개 비트, 또는 4개 비트, 또는 8개 비트의 데이타가 상기 클럭 신호에 동기로 정보-판독된다.
도 1를 참조하여, 상기 버스트 제어 회로(105)는 상기 버스트 길이의 비트수에 의해 상기 판독 동작을 반복시키고자 한다. 이러한 목적을 위해서, 상기 내부 기준 클럭(25)에 동기로 발생되는 활성 신호 235, 236, 및 210 각각에 의해 열 디코더(107), 데이타 증폭기(110), 및 입력 게이트 제어 회로(111)를 상기 버스트 제어 회로(105)는 구동한다.
메모리 셀 어레이(106)로 부터 데이타의 선택과 정보-판독은 종래의 DRAM에 형성된 것과 유사하다. 간단하게, 상기 판독 동작이 시작하기 전에 상기 메모리 셀 어레이(106)에 관련된 행 디코더는 행 어드레스 신호 29-1 내지 219-q로 구성된 행 어드레스를 디코딩하고 워드선을 선택한다. 상기 선택된 워드선에 연결된 모든 게이트에 연결된 메모리 셀의 데이타가 상기 메모리 셀 어레이(106)에 관련된 센스 증폭기 블록(109)에 공급되고, 상기 센스 증폭기 블록(109)에 보유된다.
상기 메모리 셀 어레이(106)와 상기 열 어드레스 신호 24-1 내지 24-n으로 구성된 열 어드레스의 수신과 디코딩에 관련된 상기 열 디코더(107)에 의해 상기 센스 증폭기 블록(109)으로 부터 하나의 센스 증폭기가 선택된다. 따라서, 상기 데이타 증폭기(110)의 정보-판독선 쌍(211과 212)을 통해 상기 선택된 센스 증폭기로 부터 상기 정보-판독 데이타가 공급된다.
상술된 구성과 동작에 이은 구성과 동작은 상기 동기식 DRAM의 특정화된 부분이다. 상기 데이타 증폭기(110)는 상기 정보-판독선(211과 212)의 데이타를 더 증폭시키고, 제1 입력 게이트(113)와 제2 입력 게이트(115)의 판독/기록 버스선 쌍(213과 214)을 통해 상기 증폭된 데이타를 전송한다.
여기서, 상기 신호(235와 236)와 상당히 동일한 시간에서 상기 버스트 제어 회로(105)로 부터 출력된 신호(210)에 대한 응답으로, 상기 입력 게이트 제어 회로(111)가 대기 상태로 된다. 이러한 대기 상태에서, 상기 제1 입력 게이트(113)와 상기 제2 입력 게이트(115) 각각의 상기 판독/기록 버스선(213과 214)을 통해 상기 데이타 신호에 전송되는 상당히 동일한 시간에서 상기 데이타 증폭기(110)로 부터 전송되는 데이타 출력 신호(215)에 대한 응답으로 상기 입력 게이트 제어 회로(111)는 제1 입력 게이트 스위치 신호(222)를 출력한다. 이 제1 입력 게이트 스위치 신호(222)가 상기 제1 입력 게이트(113)에 공급되고, 이는 원-샷(one-shot) 펄스의 형태이며, 그 결과 상기 원-샷의 형태로 상기 제1 입력 게이트 스위치 신호(222)가 활성하는 주기 동안만, 상기 제1 입력 신호 게이트(113)가 개방되며, 다시 말해서, 도전이 된다. 그 결과로써, 상기 판독/기록 버스선(213과 214)을 통해 전송된 상기 버스트의 데이타의 제1 항목이 제1 레지스터에 래치되고, 상기 제1 입력 게이트(113)의 출력선(216과 217)에 보유된다.
상술된 동작이후, 다음 클럭 신호(23)에 대한 응답으로, 상기 버스트의 데이타의 제2 항목이 상기 판독/기록 버스선(213과 214)에 전송되고, 그 다음 상기 상술된 동작에 유사하게 제2 레지스터(241)에 래치된다.
여기서, 상기 동기식 DRAM의 상기 판독 동작으로 특정화된 레이턴시(latency)가 서술될 것이다. 상기 클럭 신호(23)의 사이클(또는 주기)는 클럭 사이클이라 칭하며, 만약 상기 제1 데이타가 상기 제1 레지스터(240)에 래칭될 때 상기 판독 명령이 훼치되고 종료하는 상기 클럭 신호(23)의 하이 에지로 부터 시작하는 시간 길이가 상기 클럭 사이클과 상당히 동일하다면, 상기 동기식 DRAM은 상기 레이턴시(2)의 동기식 DRAM으로 사용된다고 한다.
상기 레이턴시(3)에서, 제1 데이다가 상기 제1 레지스터(240)에 래칭될 때까지 2배의 상기 클럭 사이클이 요구된다. 상기 레이턴시(4)에서, 상기 제1 데이타가 상기 제1 레지스터(240)로 래칭될 때까지 3배의 상기 클럭 사이클이 요구된다. 이러한 관계로 부터 상기 클럭 사이클이 작을 수록(짧을 수록), 상기 레이턴시는 점점 커지는 것으로 인식된다.
상기 레이턴시(2)의 경우에서, 상기 판독 명령을 훼치하기 위한 상기 클럭 신호(23)는 제1 클럭이고, 상기 판독 명령을 훼치하기 위한 상기 클럭 신호(23) 다음에 공급된 상기 클럭 신호는 제2 클럭이라 생각하며, 상기 제2 클럭에 대한 응답으로 상기 정보-판독 데이타가 출력된다. 이는 상기 데이타가 래칭될 때까지 하나의 사이클의 시간이 요구되고 상기 데이타를 출력할 준비가 된다는 것을 의미한다.
이 레이턴시(2)의 상기 레이턴시 제어가 도 1를 참조하여 다시 서술될 것이다.
레이턴시 제어 회로(117)는 상기 내부 기준 클럭(25)과 상기 판독 명령(27)을 수신하고, 상기 제2 내부 기준 클럭(25)의 상기 하이 에지에 동기로 출력 인에이블(enable) 신호(224)를 발생시킨다.
상기 출력 인에이블 신호(224)에 응답하고 상기 내부 기준 클럭(25)에 동기하여, 출력 게이트 제어 회로(112)는 원-샷 펄스의 형태로 제1 출력 게이트 스위치 신호(223)를 제1 출력 게이트(114)에 발생시킨다. 상기 원-샷 펄스의 형태로 상기 제1 출력 게이트 스위치 신호(223)의 활성 주기동안, 상기 제1 레지스터(240)에 래칭된 데이타가 판독 버스선 쌍(218과 219)으로 전송되고, 상기 제1 출력 게이트 스위치 신호(223)의 상기 원-샷 펄스의 종료에서 상기 판독 버스선(218과 219)에 래칭된다. 외부 입력/출력핀(230)의 출력 버퍼(118)를 통해 상기 래칭된 데이타가 출력된다.
유사하게, 상기 내부 기준 클럭(25), 선택적으로, 상기 제1 출력 게이트 스위치 신호(223)의 동기로 발생된 원-샷 펄스의 형태로 제2 출력 게이트 스위치 신호(234)에 의해 개방되거나 도전하게 된 제2 출력 게이트(116)를 통해 상기 제2 레지스터(241)에 래칭된 상기 데이타가 전송된다. 따라서, 외부 입력/출력(230)의 상기 출력 버퍼(118)를 통해 상기 제2 레지스터(241)에 래칭된 데이타가 출력된다.
도 2를 참조하여, 상기 두개의 레지스터(240과 241)가 어떻게 선택적으로 전송되고 출력되는가를 설명한 타이밍도가 도시된다. 도 2에서, 다양한 신호 파형에 제시된 참조 번호는 도 1의 동일한 참조 번호로 제시된 노드에 대응하고, 비록 상기 동작이 이미 설명되었을 지라도, 상기 설명이 도 2를 참조하여 지금 다시 진행될 것이다.
다시 말해서, 상기 입력 게이트 제어 신호(111)로 부터 상기 제1 게이트 스위치 신호(222)의 원-샷 펄스의 상승에 동기하여, 상기 제1 입력 게이트(113)의 상기 출력선(216과 217)의 상기 제1 입력 게이트(113)를 통해 DATA 1이 전송된다. 상기 출력 게이트 제어 회로(112)로 부터 상기 제1 출력 게이트 스위치 신호(223)의 원-샷 펄스의 하강 에지에서, 상기 판독 버스선(218과 219)의 상기 제1 출력 게이트(114)를 통해 상기 제1 입력 게이트(113)의 상기 출력선(216과 217)의 DATA 1이 전송된다. 다른 한편으로, 상기 입력 신호 제어 회로(111)로 부터 상기 제2 게이트 스위치 신호(233)의 원-샷 펄스의 상승에 동기하여, 상기 제1 입력 게이트(115)의 출력선(218과 219)의 제2 입력 게이트(115)를 통해 DATA 2가 전송된다. 상기 출력 게이트 제어 회로(112)로 부터 상기 제2 출력 게이트 스위치 신호(234)의 원-샷 펄스의 하강 에지에서, 상기 입력선(218과 219)의 상기 제2 입력 게이트(116)를 통해 상기 제2 입력 게이트(115)의 상기 출력선(218과 219)에 DATA 2가 전송된다. 그 후에, 상기 출력 데이타가 상기 버스트 길이에 이를때 까지 DATA 3와 계속되는 데이타가 유사한 방법으로 출력된다.
지금, 왜 상기 제1과 제2 레지스터(240과 241)이 도 1에 도시된 동기식 DRAM에 요구되는가, 다시 말해서, 왜 두개의 레지스터가 종래의 동기식 DRAM의 상기 레이턴시(2)의 경우에 요구되는가가 도 3을 참조하여 서술될 것이다.
도 3에서, 상기 동기식 DRAM내에 내부 데이타의 흐름을 고려하여, 상기 레지스터(240과 241)의 입력 게이트의 경계로 사용됨으로써, 상기 내부 데이타 전송 흐름이 두 단계, 다시 말해서, 전자 단계와 후자 단계로 분리될 때, 전자 단계는 단계 1이라 칭한다. 게다가, 단계 2-1은 상기 제1 레지스터(240)를 의미하고, 단계 2-2는 상기 제2 레지스터(241)를 의미한다. 단계 3은 상기 판독 버스선 쌍(218과 219)에 대응하는다.
지금, 제1 데이타 전송 시간은 상기 내부 기준 클럭(25)에 대한 응답으로 상기 판독 동작이 시작하는 순간부터 상기 정보-판독 데이타가 레지스터에 도달하는 순간까지의 시간이다. 이 제1 데이타 전송 시간은 상기 클럭 사이클에 독립적이며, 다시 말해서, 상기 클럭에 비동기적이다. 제2 데이타 전송 시간은 제1 데이타 전송 시간과 동일한 시간을 요구한다.
단계 2-1에서, 상기 제1 데이타 전송 시간에 대응하고 동작하지 않는 제1 데이타 대기 시간이 있다. 게다가, 상기 데이타가 상기 제1 레지스터(240)에 공급되고 상기 제1 레지스터(240)에 래칭되는 래칭 시간(시간 4-2로 부터 시간 4-3까지)이 요구된다. 계속적으로, 상기 데이타가 상기 단계 3에 출력되는 출력 시간(상기 시간 4-3으로 부터 시간 4-4까지)이 요구된다. 이 때, 상기 단계 2-1의 출력 시간의 시작(시간 4-3)전, 근방, 후에, 상기 제2 데이타 전송 시간이 시작하기 위해서 단계 1은 상기 내부 기준 클럭(25)을 수신한다.
상술한 바와 같이, 상기 제2 데이타 전송 시간은 상수 시간 길이를 가지기 때문에, 상기 래칭이 상기 단계 2-2에서 시작하는 시간 4-6이 상기 내부 기준 클럭(25)의 하이 에지로 부터 상수 시간 길이에 의해 결정된다. 그러나, 상기 시간 4-3으로 부터 시작하고 상기 시간 4-4에 종료하는 상기 제1 데이타의 출력 시간이 상기 클럭 사이클에 따라 좌우된다. 따라서, 바람직한 것은 제2와 제3 클럭 신호(23)간의 중간 시간에서 상기 데이타가 출력되는 것이다.
따라서, 만약 상기 클럭 사이클이 짧으면, 상기 단계 2-1의 출력 시간과 상기 단계 3의 입력 시간이 시간의 순방향으로 쉬프트되고, 만약 상기 클럭 사이클이 길면, 시간의 역방향으로 쉬프트된다.
상기에 도시된 바와 같이, 만약 상기 클럭 사이클이 길게 되고 어떤 값을 초과하면, 상기 단계 2-1의 출력 시간과 상기 단계 2-2의 제2 데이타 래칭 시간은 시간에 오버랩한다. 따라서, 만약 하나의 레지스터만 준비되었다면, 데이타 충돌이 발생한다.
이 데이타 충돌을 방지하기 위해서, 도 1에 도시된 바와 같이 두개의 레지스터가 제공된다.
도 4를 참조하여, 도 1에 도시된 상기 동기식 DRAM에 포함된 상기 두개의 레지스터(240과 241)의 회로도가 도시된다.
도 4에 도시된 회로에서, 제1과 제2 레지스터(830과 831)은 도 1에 도시된 상기 동기식 DRAM에 포함된 상기 레지스터(240과 241)에 각각 대응하는다. 따라서, 도 4에 도시된 레지스터의 회로 스케일이 가상될 수 있다.
게다가, 도 4에 도시된 회로에서,선(85와 86)은 판독/기록 버스선 쌍(213과 214)에 각각 대응하는다. 따라서, PMOS 트랜지스터(Q801)과 NMOS 트랜지스터 Q802로 형성된 인버터와 PMOS 트랜지스터(Q803)과 NMOS 트랜지스터(Q804)로 형성된 다른 인버터가 상기 데이타 증폭기(110)의 마지막 단계를 구성하는 것으로 고려될 수 있다.
단일선(87)은 상기 제1 입력 게이트 스위치 신호(222)에 대응하여, 상기 선(85와 86)에 각각 연결되고 상기 신호선(87)에 의해 제어되는 전송 게이트쌍(850과 851)(상기 제1 레지스터(830)가 포함됨)은 상기 제1 입력 게이트(113)를 구성한다. 신호선(814)은 상기 제2 입력 게이트 스위치 신호(233)에 대응하여, 상기 선(85와 86)에 각각 연결되고 상기 신호선(814)에 의해 제어되는 전송 게이트쌍(852과 853)(상기 제2 레지스터(831)가 포함됨)은 상기 제2 입력 게이트(115)를 구성한다.
라인쌍(812와 813)은 도 1에 도시된 상기 제1 레지스터(240)의 선(216과 217)에 각각 대응하고,선 쌍(815와 816)은 도 1에 도시된 상기 제2 레지스터(241)의선(231과 232)에 각각 대응하는다. 선 쌍(812와 813)은 도 1에 도시된 판독 버스선 쌍(218과 219)에 대응하고, 단자(811)는 상기 외부 입력/출력핀(230)에 대응하는다. 게다가, 신호선(839)은 도 1에 도시된 상기 출력 인에이블 신호(224)에 대응하여, 상기선(820과 839)에 연결된 두개의 입력을 갖는 AND 게이트(840), 상기선(821)에 연결된 제1 입력과 상기선(839)의 인버터(842)를 통해 연결된 제2 입력을 갖는 NOR 게이트(841), 및 상기 AND 게이트(840)의 출력에 연결된 게이트와 상기 출력 단자(811)에 연결된 드레인을 갖는 PMOS 트랜지스터(Q805)와 상기 NOR 게이트(841)의 출력에 연결된 게이트와 상기 출력 단자(811)에 연결된 드레인을 갖는 NMOS 트랜지스터(Q806)로 구성된다.
단일선(810)은 상기 제1 출력 게이트 스위치 신호(223)에 대응하여, 상기 선(820과 821)에 각각 연결되고 상기 신호선(810)에 의해 제어되는 전송 게이트쌍(854과 855)(상기 제1 레지스터(830)가 포함됨)은 상기 제1 출력 게이트(114)를 구성한다. 단일선(819)은 상기 제2 출력 게이트 스위치 신호(234)에 대응하여, 상기선(820과 821)에 각각 연결되고 상기 신호선(819)에 의해 제어되는 전송 게이트쌍(856과 857)(상기 제2 레지스터(831)가 포함됨)은 상기 제2 출력 게이트(116)를 구성한다.
게다가, 대응하는선의 데이타를 양성으로 보유하기 위해, 참조 번호(832, 833, 834, 835, 836, 및 837)는 대응하는선(812, 813, 815, 816, 820 및 821)에 각각 삽입되거나 연결된 플립플롭 회로를 표현하고, 참조 번호(Q81, Q82, Q83, Q84, Q85, 및 Q86)는 상기 플립플롭 회로(832, 833, 834, 835, 836, 및 837)에 관련된 리셋 스위치를 각각 나타낸다. 이러한 리셋 스위치(Q81, Q82, Q83, Q84, Q85, 및 Q86)가 제어 신호(88, 89, 817, 818, 817, 및 818)를 수신하기 위해서 각각 연결되며, 상기 판독 동작에서 상기 기록 동작으로 동작이 변화될 때, 상기 대응하는 리셋 스위치에 연결된 선의 데이타를 리셋하고자 활성된다.
상술한 바와 같이, 상기 종래의 동기식 DRAM에서, 상기 제1 레지스터(240 또는 830)과 제2 레지스터(241 또는 831), 다시 말해서, 두개의 레지스터가 하나의 외부 입력/출력핀(230 또는 811)에 각각 요구된다. 따라서, ×4의 상기 동기식 DRAM에서, 8개의 레지스터가 요구되고, ×8의 상기 동기식 DRAM에서, 16개의 레지스터가 요구된다. 게다가, ×16의 상기 동기식 DRAM에서, 32개의 레지스터가 요구되고, ×32의 상기 동기식 DRAM에서, 64개의 레지스터가 요구된다.
현재의 시장은 ×16과 ×32과 같은, 큰 비트수를 갖는 제품을 요구하고 있다. 도 4에 참조하여 상술된 바와 같이, 상기 레지스터 회로 자체는 회로 스케일로 그렇게 크지는 않으나, 만약 32 레지스터 또는 64 레지스터가 요구된다면, 상기 동기식 DRAM의 칩의 영역이 증가하게 된다.
그 결과로써, 상기 종래의 동기식 DRAM은 상기 종래의 DRAM의 것보다 약 10% 정도 큰 칩의 영역을 갖고, 또한, 상기 칩의 증가로 비용이 증가하게 된다. 현재, 상기 비용의 절감이 제품의 요구를 증가시킬 수 있기 때문에, 제조업자는 이윤을 확신하고 증가시킨다. 따라서, 개발자의 목표는 제조 비용을 가능한한 작게 하는 것이다.
따라서, 본 발명의 목적은 상기 종래의 상술된 결함을 극복하는 동기식 DRAM을 제공하고자 하는 것이다.
본 발명의 다른 목적은 최소한의 레지스터수를 갖는 동기식 DRAM을 제공하는 것이다.
레지스터의 판독/기록 버스를 통해, 메모리 셀 어레이에 연결된 센스 증폭기에 연결된 데이타 증폭기로 부터 데이타가 전송되고, 다음에, 제1 데이타와 제2 데이타가 외부로 계속적으로 출력되기 위해서 선정된 요구 시간이후 데이타가 마지막 출력 버퍼에 전송되도록 구성된 동기식 반도체 메모리로서, 상기 동기식 반도체 메모리는 상기 데이타 증폭기로부터 상기 판독/기록 버스를 통해 전송된 데이타를 수신하고 보유하기 위한 단지 하나의 레지스터, 및 상기 동기식 반도체 메모리에서 상기 외부로 상기 제2 데이타를 출력하기 위한 기준을 제공하는 내부 클럭 직전의 한 클럭 선행하는 내부 클럭, 상기 제2 데이타가 상기 레지스터에 도달하였다는 것을 가리키는 제1 신호, 및 상기 제1 데이타의 다음 위치에 있는 상기 레지스터로 전송된 상기 제2 데이타가 상기 제1 데이타를 보유하는 상기 레지스터로 실제로 래치되게 하기 위한 입력 조건으로서 상기 제1 데이타가 상기 레지스터로부터 출력되었다는 것을 의미하는 제2 신호를 수신하기 위한 수단을 구비하되, 상기 수단은 상기 제2 데이타가 상기 레지스터로 실제로 래치되도록 상기 한 클럭 선행하는 내부 클럭 입력, 상기 제1 신호 및 상기 제2 신호 모두가 수신될 때 상기 레지스터에 입력 제어 신호를 발생한다.
본 발명의 상기와 다른 목적, 특징, 및 장점은 첨부된 도면을 참조하여 본 발명의 바람직한 실시예의 다음 설명으로 부터 명확해질 것이다.
도 1은 종래의 동기식 DRAM의 모든 구성을 설명한 블록도.
도 2는 도 1에 도시된 상기 종래의 동기식 DRAM의 두개의 레지스터의 데이타가 어떻게 선택적으로 전송되고 출력되는가를 설명한 타이밍도.
도 3은 도 1에 도시된 상기 종래의 동기식 DRAM의 레이턴시(2)의 경우에 두개의 레지스터가 왜 요구되는가를 설명한 타이밍도.
도 4는 도 1에 도시된 상기 동기식 DRAM에 포함된 상기 두개의 레지스터의 회로도.
도 5는 본 발명에 따른 상기 동기식 DRAM의 제1 실시예의 모든 구성을 설명한 블록도.
도 6은 도 5에 도시된 상기 동기식 DRAM의 실시예에 포함된 상기 레지스터의 회로도.
도 7은 도 5에 도시된 상기 동기식 DRAM의 동작을 설명한 타이밍도.
도 8은 도 5에 도시된 상기 동기식 DRAM의 상기 제1 실시예로 수행된 레지스터 제어 방법을 설명한 타이밍도.
도 9는 본 발명에 따른 상기 동기식 DRAM의 상기 실시예에 포함된 상기 출력 게이트 제어 회로예의 회로도.
도 10은 본 발명에 따른 상기 동기식 DRAM의 실시예에 포함된 출력 게이트 제어 회로예의 회로도.
도 11은 본 발명에 따른 상기 동기식 DRAM의 상기 제2 실시예의 모든 구성을 설명한 블록도.
도 12는 본 발명에 따른 상기 동기식 DRAM의 상기 실시예에 포함된 데이타 증폭기의 회로도.
도 13은 도 11에 도시된 상기 동기식 DRAM에 포함된 상기 레지스터의 회로도.
도 14는 도 11에 도시된 상기 동기식 DRAM의 동작을 설명한 타이밍도.
도면의 주요 부분에 대한 부호의 설명
101 : 명령 버퍼
102 : 명령 디코더
103 : 클럭 버퍼
104 : 어드레스 버퍼
105 : 버스트 제어 회로
106 : 메모리 셀 어레이
107 : 열 디코더
108 : 행 디코더
109 : 센스 증폭기
110 : 데이타 증폭기
111A : 입력 게이트 제어 회로
112A : 출력 게이트 제어 회로
113 : 입력 게이트
114 : 출력 게이트
117 : 레이턴시 제어 회로
118 : 출력 버퍼
135 : 레지스터
도 5를 참조하여, 본 발명에 따른 상기 동기식 DRAM의 제1 실시예의 모든 구성을 설명한 블록도가 도시된다. 도 5에서, 도 1에 도시된 것과 유사하거나 대응하는 소자가 동일한 참조 번호로 주어지고, 그 설명은 간략화를 위해서 생략될 것이다.
도 1과 도 5간의 비교로 부터 도시된 바와 같이, 도 5에 도시된 상기 제1 실시예는 도 1에 도시된 종래의 동기식 DRAM과 차이가 있으며, 종래의 동기식 DRAM의 레이턴시의 수에 일치하도록 요구된 레지스터수를 감소시키고자, 참조 번호(111) 대신에 참조 번호(111A)로 표현된 입력 게이트 회로가 참조 번호(112) 대신에 참조 번호(112A)로 표현된 출력 게이트 제어 회로에서 발생된 출력 스위치 궤환 신호(131)를 수신하도록 구성되고, 게다가, 도 1에 도시된 종래의 DRAM의 상기 두개의 레지스터(240과 241) 대신에 단지 하나의 레지스터(135)가 제공된다. 따라서, 상기 입력 게이트 제어 회로(111A)는 상기 레지스터(135)의 입력 게이트(113)만을 제어하고, 상기 출력 게이트 제어 회로(112A)는 상기 레지스터(135)의 상기 출력 게이트(114)만을 제어한다.
도 6을 참조하여, 도 5에 도시된 상기 동기식 DRAM의 실시예에 포함된 상기 레지스터(135)의 회로도가 도시된다. 도 6에서, 도 5에 도시된 것에 대응하는 신호가 동일한 참조 번호로 주어지고, 또한, 도 4에 도시된 것에 대응하는 신호와 소자가 동일한 참조 번호로 제시된다. 도 4와 도 6간의 비교로 부터 도시된 바와 같이, 도 6에 도시된 회로는 도 4에 도시된 회로로 부터 상기 제2 레지스터(831)를 제거함함으로써 얻어진 하나로 대응하고, 도 6에 도시된 구성의 설명과 회로의 동작은 생략될 것이다.
여기서, 상기 출력 스위치 궤환 신호(131)의 기능은 상기 제1 실시예의 필수적인 특징을 구성하고, 상기 다른 소자의 동작이 도 1에 도시된 종래의 동기식 DRAM과 결부하여 이미 설명되었기 때문에, 도 7를 참조하여 상기 출력 스위치 궤환 신호(131)의 기능이 서술될 것이며, 도 5에 도시된 상기 동기식 DRAM의 동작을 설명한 타이밍도이다.
상기 버스트 제어 회로(104)로 부터 상기 데이타 증폭기 활성 신호(236)가 로우 레벨로 되는 로우 레벨 시간에서, 상기 데이타 증폭기(110)로 증폭된 상기 데이타 신호 DATA 1가 상기 판독/기록 버스선 쌍(213과 214)에 전송된다.
그 이후, 상기 입력 게이트 제어 회로(111A)로 부터 상기 입력 게이트(113)로 양성 원-샷 펄스의 형태로 입력 게이트 스위치 신호(122)가 출력되어, 상기 입력 게이트 스위치 신호(122)가 활성인 주기동안, 상기 DATA 1가 상기 레지스터(135)의 데이타 보유 노드(116과 117)로 전송되고 상기 레지스터(135)의 데이타 보유 노드(116과 117)에 래칭된다.
이 때, 상기 원-샷 펄스의 형태로 상기 입력 게이트 스위치 신호(122)의 로우 에지에 대한 응답으로 상기 판독/기록 버스선 쌍(213과 214)이 프리챠지된다.
게다가, 음성 원-샷 펄스의 형태로 출력 게이트 스위치 신호(123)가 상기 출력 게이트 제어 회로(112A)로 부터 상기 출력 게이트(114)로 출력되어, 상기 레지스터(135)의 데이타 보유 노드(116과 117)에 래칭된 상기 DATA 1가 상기 출력 버퍼(118)에 연결된 판독 버스선 쌍(218과 219)에 전송된다. 이 때, 상기 출력 게이트 스위치 신호(123)의 출력과 상당히 동일한 시간에서, 상기 출력 게이트 스위치 신호(123)의 것과 동일한 펄스폭을 갖는 음성 원-샷 펄스의 형태로 상기 출력 스위치 궤환 신호(131)가 상기 출력 게이트 제어 회로(112A)로 부터 상기 입력 게이트 제어 회로(111A)로 출력된다.
상기 출력 스위치 궤환 신호(131)가 하이 레벨로 되거나 복귀되는 상기 출력 스위치 궤환 신호(131)의 하이 레벨 시간에서, 상기 입력 게이트 제어 회로(111A)는 원-샷 펄스의 형태로 상기 입력 게이트 스위치 신호(122)를 상기 입력 게이트(113)에 발생시키며, 상기 DATA 2를 상기 레지스터(135)에 래칭되게 한다.
상기 출력 게이트(114)의 개폐의 종료이후 상기 다음의 데이타 DATA 2가 래칭되는 것을 의미한다고 말할 수 있다. 게다가, 상기 다음의 데이타 DATA 2가 상기 레지스터(135)의 상기 데이타 보유 노드(116과 117)에 래칭되기 전에 상기 판독/기록 버스선 쌍(213과 214)으로 부터 상기 다음의 데이타 DATA 2가 사라지는 것을 방지하기 위해서, 상기 입력 게이트 스위치 신호(122)의 로우 에지까지 상기 판독/기록 버스선 쌍(213과 214)에 다음의 데이타 DATA 2가 보유된다.
상술된 방법으로, 계속되는 DATA 3과 DATA 4가 상기 레지스터(135)에 순서적으로 래칭되고 다음에 상기 출력 버퍼(118)에 출력된다.
상기에, 상기 레이턴시(2)의 경우에서, 종래의 동기식 DRAM은 하나의 비트 각각에 대해 두개의 레지스터를 요구한다. 지금, 도 4의 것과 유사한 파형도의 도 7를 참조하여 상기 동기식 DRAM의 도시된 실시예로, 상기 레이턴시(2)의 경우에 만약 하나의 비트 각각에 단지 하나의 레지스터가 제공되면 충분할 것이라고 서술하고 있다. 도 3에 도시된 예제와 유사한 도 8에서, 단계 1은 상기 레지스터(135)전의 부분에 대응하고, 단계 2-1은 상기 레지스터(135)에 대응하는다. 단계 3은 상기 판독 버스선 쌍(218과 219)에 대응하는다.
우선, 도 3에 도시된 예제와 유사하게도, 시간 5-2에서 상기 제1 데이타가 상기 단계 2(레지스터(135))에서 래칭되고, 이는 상기 시간 5-2로 부터 시간 5-3까지의 주기동안 유지된다. 상기 시간 5-2로 부터 시간 5-3까지의 주기동안 상기 레지스터(135)에 래칭된 상기 제1 데이타가 상기 단계 3에 래칭되고, 그 후, 상기 제2 단계는 제2 데이타 대기 시간(상기 시간 5-4에서 시작해서 상기 시간 5-5에서 끝나는 시간)으로 된다. 상기 제2 데이타 대기 시간이 경과한 후, 다시 말해서, 시간 5-4에서, 상기 제2 데이타가 상기 단계 2(레지스터(135))에서 래칭된다.
여기서, 도 7에 도시된 타이밍도에서, 단지 상기 제1 데이타(DATA 1)가 상기 레지스터(135)로 부터 출력된 후, 상기 제2 데이타(DATA 2)가 상기 레지스터에 래칭된다. 그러나, 도 7에 도시된 타이밍도와 다르게, 도 8에 도시된 타이밍도에서, 상기 제1 데이타가 상기 레지스터(135)로 부터 출력된 후 상기 제2 데이타가 상기 레지스터에 래칭되지 않는다. 이런 이유는 도 8에 도시된 클럭 사이클이 도 7에 도시된 클럭 사이클보다 짧기 때문이다.
만약 도 8에 도시된 상기 클럭 사이클이 길게 되면, 상대적으로 상기 출력 시간은 상기 제2 데이타 래칭 시간에, 다시 말해서, 상기 시간 5-5, 접근한다. 그러나, 도시된 실시예에서, 상기 시간 5-5가 상기 시간 5-4보다 늦다는 관계가 유지되고 상기 레지스터가 상기 제2 데이타를 래칭할 준비가 될 때까지 상기 제2 데이타가 상기 단계 1에 유지되기 때문에, 상기 레이턴시를 갖는 상기 동기식 DRAM이 하나의 비트 각각에 대해 단지 하나의 레지스터를 갖도록 구성될 수 있다.
상술된 바와 같이, 상기 출력 게이트 제어 회로(112A)는 상기 출력 게이트 스위치 신호(123)에 동기하여 상기 스위치 궤환 신호(131)를 발생시키고, 상기 입력 게이트 제어 회로(111A)가 상기 출력 스위치 궤환 신호(131)를 수신한 후 상기 입력 게이트 제어 회로(111A)는 상기 입력 게이트 스위치 신호(122)를 발생시키고, 다른 한편으로, 상기 입력 게이트 스위치 신호(122)가 발생될 때까지 상기 다음의 데이타가 상기 판독/기록 버스선 쌍의 존재를 확신하기 위해서, 상기 입력 게이트 스위치 신호(122)에 대한 응답으로 상기 다음의 데이타가 상기 레지스터에 래칭될 때까지의 레지스터 바로 전에 상기 다음의 데이타가 상기 판독/기록 버스선 쌍에 보유되는 그와 같은 제어 방법으로 상기 도시된 실시예가 특성화된다. 따라서, 상기 레이턴시(2)의 경우에서, 필수적인 레지스터수가 하나의 비트 각각에 의해 감소될 수 있다.
도 9를 참조하여, 본 발명에 따른 상기 동기식 DRAM의 실시예에 포함된 상기 게이트 제어 회로(111A)의 예제의 회로도가 도시된다. 도 9에서, 도 5에 도시된 것에 대응하는 신호가 동일한 참조 번호로 제시된다. 비록 상기 리셋 신호(1004)가 도 5에 도시되지는 않지만, 참조 번호(1004)는 상기 입력 게이트 제어 회로(111A)를 리세(또는 셋팅)하기 위한 신호를 표현한다.
도 9에 도시된 바와 같이, 3개의 래치(1020, 1021, 및 1022), 인버터(G3, G6, G12, 및 G21), NAND 게이트(G4, G5, G8, 및 G10), AND 게이트(G22)과, 지연 회로(D1과 D2)를 상기 입력 게이트 제어 회로(111A)는 포함한다. 상기 래치(1020)는 도시된 바와 같이 연결된 NAND 게이트(G1과 G2)와 OR 게이트(G23)로 구성된다. 상기 래치(1021)는 도시된 바와 같이 연결된 AND 게이트(G7)와 OR 게이트(G24)로 구성된다. 상기 래치(1022)는 도시된 바와 같이 연결된 NAND 게이트(G9과 G11)로 구성된다. 각각의 상기 지연 회로(D1과 D2)는 3개의 캐스케이드(cascaded) 인버터로 구성된다.
도 10를 참조하여, 본 발명에 따른 상기 동기식 DRAM의 실시예에 포함된 상기 출력 게이트 제어 회로의 예의 회로도가 도시된다. 도 10에서, 도 5에 도시된 것에 대응하는 신호가 동일한 참조 번호로 제시된다. 비록 도 5에 도시되지는 않지만, 상기 입력 게이트 스위치 신호(122)가 도 10에 도시된 상기 출력 게이트 제어 회로에 공급된다.
도 10에 도시된 바와 같이, 도시된 바와 같이 연결된, 래치(1023), 인버터(G14, G17, 및 G18), NAND 게이트(G15와 G20), 및 NOR 게이트(G19)를 상기 출력 게이트 제어 회로(112A)는 포함한다. 도시된 바와 같이 연결된, AND 게이트(G13)와 OR 게이트(G25)로 상기 래치(1023)는 구성된다.
지금, 상기 입력 게이트 제어 회로와 상기 출력 게이트 제어 회로의 동작이 도 9와 도 10를 참조하여 서술될 것이다.
도 9에서, 상기 동작이 상기 판독 동작으로 진입하기 전에 상기 리셋 신호(1004)가 하이 레벨로 유지되어, 오기능을 방지하고자 리셋 레벨에서 다양한 노드가 유지된다. 다시 말해서, 노드(1006)가 하이 레벨로 유지되고, 노드(1007)가 로우 레벨로 유지된다. 게다가, 노드(1008)가 하이 레벨로 유지되어, 상기 입력 게이트 스위치 신호(122)가 로우 레벨로 유지된다. 따라서, 상기 입력 게이트 제어 회로(111A)가 초기 상태로 유지된다.
만약 상기 입력 명령이 상기 동기식 DRAM에 공급된다면, 상기 리셋 신호(1004)가 상기 로우 레벨로 되어, 상기 래치(1020, 1021, 및 1022)와, NAND 게이트(G5)가 인에이블 상태로 들어간다. 이러한 상태에서, 동시에 상기 제1 데이타가 전송되려고 하기 때문에, 상기 활성 신호(210)가 상기 버스트 제어 회로(105)에 의해 상기 로우 레벨로 유지되었고, 원-샷 펄스의 형태로 상기 하이 레벨이 되어, 상기 래치(1021)는 상기 하이 레벨을 래치하고, 따라서, 상기 노드(1007)가 상기 하이 레벨로 유지된다.
또한, 제1 데이타가 레지스터(135)의 입력 게이트(113)로 전송되는 것과 동일한 시간에, 데이타 증폭기(110)에 의해 하이 레벨로 유지되었던 데이타 출력 신호(215)가 원-샷 펄스의 형식으로 로우 레벨에 되어, 래치(1022)는 하이 레벨을 래치하고, 따라서, 노드(1008)는 하이 레벨로 유지된다.
이때, 노드(1007 및 1006)와 출력 스위치 궤환 신호(131)가 하이 레벨에 있기 때문에, NAND 게이트(G4)는 로우 레벨을 출력한다. 따라서, NAND 게이트(G8)는 하이 레벨을 출력하고, 노드(108)이 하이 레벨에 있기 때문에, NAND 게이트(G10)는 로우 레벨을 출력한다. NAND 게이트(G10)의 로우 레벨 출력에 응답하여, 래치(1021)의 하이 레벨 래칭이 해제되어, 노드(1007)가 로우 레벨로 된다. 결국, NAND 게이트(G4)는 하이 레벨을 출력하여, NAND 게이트(G6)는 로우 레벨을 출력한다. 따라서, AND 게이트(G22)는 인버터(G21)와 지연 회로(D2)와 협동하여 지연 회로(D2)의 지연 시간에 대응하는 펄스 폭을 갖는 양의 원-샷 펄스 형태로 입력 게이트 스위치 신호(122)를 발생한다.
이와 같이, 제1 데이타가 레지스터(135)의 입력 게이트(113)로 전송되는 것과 같은 시간에, 제1 데이타는 입력 게이트(113)를 통과하고, 다음에 비력 게이트 스위치 신호(122)는 레지스터(135)에 제1 데이타를 보유하기 위해 로우 레벨로 복귀된다.
그후, 도 10에 도시된 출력 게이트 제어 회로(122A)는 클럭 신호에 응답하여 동작한다.
도 10에 도시된 출력 게이트 제어 회로(112A)의 초기 조건에서, 입력 게이트 스위치 신호(122)는 로우 레벨에 있고, 다른 한편, 출력 스위치 궤환 신호(131)는 하이 레벨에 있다. 그러나, 래치(1023)가 로우 레벨을 출력하여, NOR 게이트(G19)는 로우 레벨을 출력하고, 따라서, 출력 게이트 스위치 신호(123)는 하이 레벨로 유지된다.
이와 같은 조건으로부터, 제1 데이타는 입력 게이트(113)로 전송되고, 입력 게이트 스위치 신호(122)의 양의 원-샷 펄스에 응답하여 레지스터(135)에서 래치된다. 입력 게이트 스위치 신호(122)의 양의 원-샷 펄스에 응답하여, 래치(1023)는 하이 레벨을 래치한다. 그후 즉시, 입력 게이트 스위치 신호(122)는 로우 레벨로 복귀되고, 다른 한편, 출력 인에이블 신호(224)는 원-샷 펄스 형태로 하이 레벨로 활성화된다. 이와 같이, 출력 게이트 스위치 신호(123)와 출력 스위치 궤환 신호(131)는 로우 레벨로 된다. 출력 스위치 궤환 신호(131)의 로우 레벨에 응답하여, 래치(1023)의 하이 레벨 래칭이 해제되어, 래치(1023)는 다시 로우 레벨을 출력한다. 따라서, NAND 게이트(G15와 G20가 로우 레벨을 수신하기 때문에, 출력 게이트 스위치 신호(123)와 출력 스위치 궤환 신호(131)는 실질적으로 동일한 시간으로 다시 하이 레벨로 된다. 따라서, 출력 게이트 스위치 신호(123) 및 출력 스위치 궤환 신호(131)는 원-샷 펄스 형태로 발생된다.
결국, 제1 데이타는 동기식 DRAM의 외부로 출력되고, 다른 한편, 도 9에 도시된 입력 게이트 제어 회로(111A)는 제2 데이타를 레지스터(135)로 훼치하기 위한 준비 동작을 시작한다.
여기서, 준비 동작은 본 실시예에서 중요하다. 래지스터(135)에서 래치된 제1 데이타가 출력 게이트(114)를 통해 판독 버스선 쌍(218및 219)에 출력되거나 또는 전송되는 것과 같은 시간에, 원-샷 펄스 형태의 활성화 신호(210)가 래치(1021)에 공급되어, 래치(1021)는 하이 레벨을 래치한다. 도 9에 도시된 입력 게이트 제어 회로에서, 결국, 출력 스위치 궤환 신호(131) 이외의 NAND 게이트(G4)의 입력은 하이 레벨로 된다.
그러나, 제1 데이타가 레지스터로부터 출력되기 때문에, 이 시간에서 입력 게이트 스위치 신호(122)를 하이 레벨로 하는 제2 데이타를 레지스터로 훼치하는 동작은 피하여야 한다.
따라서, 출력 스위치 궤환 신호(131)가 로우 레벨에 있기 때문에, NAND 게이트(G4)의 출력이 하이 레벨로 유지되어, 입력 게이트 스위치 신호(122)가 로우 레벨로 유지된다. 이때, 래치(1020)가 출력 스위치 궤환 신호(131)를 수신하기 때문에, 래치(1020)는 하이 레벨을 출력하는 래치된 동작에 있다.
레지스터로부터의 제1 데이타의 출력이 완료되면, 출력 게이트 스위치 신호(123)와 출력 스위치 궤환 신호(131)는 하이 레벨로 복귀된다.
출력 스위치 궤환 신호(131)의 하이 레벨에 응답하여 NAND 게이트(G4)이 로우 레벨을 출력하여, NAND 게이트(G5)는 최종적으로 인버터(G21)와 지연 회로(D2)와 협동하여, AND 게이트(G2)로 하여금 양의 원-샷 펄스 형태의 입력 게이트 스위치 신호(122)를 발생하게 한다. 따라서, 제2 데이타가 레지시터(135)에서 래치된다. 다른 한편, 제2 데이타가 입력 게이트로 전송되는 시간에서, 데이타 출력 신호(215)가 양의 원-샷 펄스의 형태로 활성화되기 때문에, 래치(1022)는 제1 데이타와 유사하게 하이 레벨을 래치하고, NAND 게이트(G10)가 로우 레벨을 출력하여, 래치(1021)가 로우 레벨로 해제된다. 따라서, NAND 게이트(G4)는 하이 레벨을 출력하고, NAND 게이트(G5)는 입력 게이트 스위치 신호(122)를 로우 레벨로 유지한다. 따라서, 제2 데이타가 레지스터에서 래치된다.
이와 유사하게, 제2 데이타에 다음에 오는 데이타가 래치되어 출력된다. 다른 말로 표현하면, 동일한 동작이 버스트 길이에 대응하는 비트 수 만큼 반복된다.
상술된 실시예에서, 입력 게이트(113)는 데이터 증폭기로 교체될 수 있으며, 입력 게이트 스위치 신호(112)는 이에 대응하여 데이타 증폭기 활성 신호로 교체될 수 있다.
도 11을 참조하면, 본 발명에 따른 동기식 DRAM의 제2 실시예의 전체 구성을 도시하는 블럭도가 도시되어 있다. 도 11에서, 도 5에 도시된 것과 유사한 구성요소는 동일한 참조번호가 부여되어 있으며, 그 설명은 생략될 것이다.
도 5와 도 11간의 비교로부터 알 수 있는 바와 같이, 제2 실시예는 레지스터(135) 대신에 레지스터(335)를 그리고 입력 게이트 제어 회로(111A) 대신에 제2 증폭기 제어 회로(311)를 구비한다. 레지스터(335)는 입력 게이트(113) 대신에 출력 게이트(114)와 제2 데이타 증폭기(311)를 구비하고, 제2 증폭기 제어 회로(311)는 제2 데이타 증폭기(313)에 제2 증폭기 활성 신호(322)를 출력한다. 제2 데이타 증폭기(313)의 한쌍의 출력(316 및 317)는 출력 게이트(114)에 접속된다.
도 12를 참조하면, 본 발명에 따른 동기식 DRAM의 실시예에 일체화된 데이타 증폭기의 회로도가 도시되어 있다. 도 12에서, 데이타 증폭기는 도시된 바와 같이 접속된 PMOS 트랜지스터(Q93및 Q94)와 NMOS 트랜지스터(Q95및 Q96)으로 구성된 다이나믹 증폭기를 구비한다. 참조번호(94와 95)는 한쌍의 판독/기록 버스선(입력)을 가리키고, 참조번호(93)는 데이타 증폭기 활성 신호를 가리킨다. 참조번호(91 및 92)는 한쌍의 판독 버스선(출력)을 가리킨다.
동작에서, 데이타 증폭기 활성 신호(93)가 하이 레벨에 있을 때, 판독/기록 버스선(입력)(94와 95)쌍의 한쌍의 데이타 항목은 데이타 증폭기 활성 신호(93)에 의해 제어되는, 한싸의 전송 게이트(Q91및 Q92)(PMOS 트랜지스터)를 통해 다이나믹 증폭기의 한쌍의 상보성 입력으로 전송된다. 그후, 만일 데이타 증폭기 활성 신호(93)가 로우 레벨로 되면, 전송 게이트(Q91및 Q93)는 폐쇄되고, 다이나믹 증폭기는 활성화되어, 훼치된 데이타가 증폭된다. 부수적으로, NOR 게이트(Q97및 Q98)가 데이타 증폭기 활성 신호(93)에 의해 인에이블되어, 한쌍의 상보성 증폭된 데이타 항목이 각각 NOR 게이트(Q97및 Q98)를 통해 다이나믹 증폭기로부터 출력되어 한쌍의 판독 버스선(출력)(91 및 92)에 접속된 NMOS 트랜지스터(Q99및 Q910)를 출력한다. 이와 같이, 데이타 증폭기의 출력은 판독 버스선(91 또는 92)중 어느 하나가 로우 레벨로 풀 다운되는 방식으로 NMOS 트랜지스터(Q99및 Q910)으로부터 출력된다.
도 13을 참조하면, 도 11에 도시된 동기식 DRAM에 일체화되고 도 12에 도시된 것과 같은 두개의 데이타 증폭기를 사용함으로써 구성된 레지스터(335)의 회로도가 도시되어 있다. 도 13에서, 도 6 및 도 11에 도시된 것과 유사하거나 또는 이에 대응하는 구성요소와 신호는 동일한 참조번호가 부여되어 있고, 그 설명은 생략될 것이다. 도 13에 도시된 회로 구성과 그 동작이 기술분야의 숙련자에게는 명확하고 도 13에 도시된 회로 구성의 세부도가 본 발명에 필수적인 것이 아니기 때문에, 그 설명은 다음에 한정하기로 한다.
상기 서술되고 도 12에 도시된 바와 같이, 데이타 증폭기의 출력은 NMOS 트랜지스터(Q99및 Q910)으로부터 도 12에 있는 판독 버스선(91 및 92)중 어느 하나, 즉 도 13의 판독 버스선(213 및 214)중 어느 하나가 로우 레벨로 풀 다운되는 방식으로 출력된다. 그러나, 클램핑 회로(900)가 판독/기록 버스선(213 및 214) 각각의 반대쪽에 접속되어 있기 때문에, 판독/기록 버스선(213 및 214)의 레벨이 접지 레벨로 풀 다운되는 것이 방지되고, 판독/기록 버스선(213 및 214)의 레벨은 클램핑 회로(900)를 구성하는 NMOS 트랜지스터의 임계값에 의해 하이 레벨 전압미만인 레벨로 유지된다. 이와 같은 회로 배열로서, 판독/기록 버스선 쌍(213 및 214)이 판독/기록 버스선 쌍(213 및 214)에 접속되고 프리챠지 제어 신호(915)에 의해 제어되는 프리챠지 회로(902)에 의해 충전되고 방전될 때, 소비된 전류의 양을 감소시킬 수 있으며, 또한 판독/기록 버스선 쌍(213 및 214)이 충전되고 방전될 때 발생되는 노이즈를 감소시킬 수 있다.
또한, 데이타가 전송되지 않는 대기 주기에, 판독/기록 버스선 쌍(213 및 214)이 프리챠지 회로(902)에 의해 하이 레벨로 프리챠지된다. 도 13에 도시된 다른 부분은 도 6에 도시된 부분과 실질적으로 동일하다.
상기 설명으로부터 알 수 있는 바와 같이, 도 6에 도시된 회로는 도 5에 도시된 제1 실시예에서 레지스터(135)를 도시하고, 도 12 및 도 13에 도시된 회로는 도 11에 도시된 제2 실시예에서 레지스터(335)를 도시한다. 따라서, 도 5에 도시된 제1 실시예와 도 11에 도시된 제2 실시예는 회로 스케일이 실질적으로 동일하다.
도 14를 참조하면, 도 11에 도시된 동기식 DRAM의 동작을 설명하는 타이밍도가 도시되어 있다. 도 14에서, 도 11에 도시된 것에 대응하는 신호는 동일한 참조번호가 부여되어 있다.
외부 클럭 신호(23)에 응답하여, 내부 기준 클럭(25)이 클럭 버퍼(103)에 의해 발생되고, 열 디코더 활성 신호(235)가 내부 기준 클럭(25)과 동기하여 버스트 제어 회로(105)에 의해 발생되어, 데이타는 메모리 셀 어레이(106)로부터 판독되고, 판독라인(211 및 212)을 통해 센스 증폭기 블럭(109)로부터 제1 데이타 증폭기(110)로 출력된다. 판독선(211 및 212) 상의 판독 데이타는 내부 기준 클럭(25)과 동기하여 버스트 제어 회로(105)에 의해 발생되는, 제1 데이타 증폭기 활성 신호(236)에 응답하여 활성화된 제1 데이타 증폭기(110)에 의해 증폭된다.
제1 데이타 증폭기(110)에 의해 증폭된 판독 데이타는 판독/기록 버스선(213 및 214)로 출력된다. 판독/기록 버스선(213 및 214) 상의 증폭된 데이타는 제2 데이타 증폭기 활성 신호(322)에 응답하여 활성화된 제2 데이타 증폭기(313)에 의해 증폭되고, 제2 데이타 증폭기(313)의 출력선(316 및 317)로 출력된다. 제2 데이타 증폭기(313)의 출력선(316 및 317) 상의 증폭된 데이타는 제2 데이타 증폭기 활성 신호(322)의 활성 주기 (로우 레벨 주기) 동안 유지된다. 제2 데이타 증폭기(313)의 출력선(316 및 317) 상에 유지된 증폭된 데이타는 출력 게이트 스위치 신호(123)에 의해 활성화된 출력 게이트(114)를 통해 판독 버스선 쌍(218 및 219)으로 출력되고, 또 출력 버퍼(118)를 통해 외부 입력/출력 핀(230)으로 출력된다.
도 11에 도시된 동기식 DRAM의 제2 실시예에서 판독 데이타의 흐름은 도 14의 타이밍도로부터 명확히 알 수 있을 것이다. 상기 제2 실시예는 신호(322)가 로우 레벨에서 하이 레벨로 변하는, 제2 데이타 증폭기 활성 신호(322)의 하이 에지 시간이 원-샷 펄스 형태인 출력 게이트 스위치 신호(123)가 출력 게이트(114)로 출력되는 시간보다 늦다는 데 특징이 있다. 상기 제2 데이타 증폭기 활성 신호(322)는 도 9에 도시된 회로에서 노드(105) (NAND 게이트(G5)의 출력)으로부터 달성될 수 있다.
본 발명이 특정 실시예를 참조로 도시되고 서술되었다. 그러나, 본 발명은 설명된 구조의 세부사항에 결코 제한된 것이 아니며 첨부된 특허청구의 범위 이내에서 변경되고 수정될 수 있다는 것을 알아야 한다.
상기 설명으로부터 알 수 있는 바와 같이, 동기식 DRAM에서, 입력 게이트 제어 회로 (또는 제2 데이타 증폭기 제어 회로)에는 출력 게이트 스위치 신호와 동기하여 발생된 원-샷 펄스의 형태로 출력 스위치 궤환 신호가 공급되어, 레지스터에 유지된 데이타가 레지스터의 외부로 출력된 후에만, 즉, 레지스터의 데이타 전송 동작이 완료된 후, 판독/기록 버스에서 레지스터로 연속적으로 전송될 다음 데이타가 레지스터에 실제로 래치되게 된다. 이와 같은 특징으로, 래치턴시 2를 갖는 종래의 동기식 DRAM에서 각각 하나의 입력/출력 핀에 요구되었던 두개의 레지스터가 한개의 레지스터로 축소될 수 있다. 따라서, 레이턴시 3 또는 4의 경우, 두개의 레지스터가 생략될 수 있거나 또는 각각 한개의 입력/출력 핀으로 대체될 수 있다.
따라서, 레이턴시 2를 갖는 x16의 동기식 DRAM에서, 16 레지스터가 생략될 수 있어, 칩 면적과 비용이 이에 대응하여 감소될 수 있다.

Claims (4)

  1. 데이타가 메모리 셀 어레이에 접속된 센스 증폭기에 접속된 데이타 증폭기로 부터 판독/기록 버스를 통해 레지스터로 전송되며, 다음에 제1 데이타와 제2 데이타가 외부로 연속해서 출력되도록 선정된 소정 시간후 최종 출력 버퍼로 전송되도록 구성된 동기식 반도체 메모리에서,
    상기 동기식 반도체 메모리는
    상기 데이타 증폭기로부터 상기 판독/기록 버스를 통해 전송된 데이타를 수신하고 보유하기 위한 단지 하나의 레지스터, 및
    상기 동기식 반도체 메모리에서 상기 외부로 상기 제2 데이타를 출력하기 위한 기준을 제공하는 내부 클럭 직전의 한 클럭 선행하는 내부 클럭, 상기 제2 데이타가 상기 레지스터에 도달하였다는 것을 가리키는 제1 신호, 및 상기 제1 데이타의 다음 위치에 있는 상기 레지스터로 전송된 상기 제2 데이타가 상기 제1 데이타를 보유하는 상기 레지스터로 실제로 래치되도록 하기 위한 입력 조건으로서 상기 제1 데이타가 상기 레지스터로부터 출력되었다는 것을 의미하는 제2 신호를 수신하기 위한 수단
    을 구비하되,
    상기 수단은 상기 제2 데이타가 상기 레지스터로 실제로 래치되도록 상기 한 클럭 선행하는 내부 클럭 입력, 상기 제1 신호, 및 상기 제2 신호 모두가 수신될 때 상기 레지스터에 입력 제어 신호를 발생하는 것을 특징으로 하는 동기식 반도체 메모리.
  2. 동기식 반도체 메모리가, 메모리 셀 어레이, 상기 메모리 셀 어레이에 접속된 센스 증폭기, 상기 센스 증폭기의 출력에 접속된 데이타 증폭기, 판독/기록 버스를 통해 상기 데이타 증폭기의 출력에 접속된 레지스터, 및 상기 레지스터의 출력에 접속된 출력 버퍼를 구비하여, 상기 메모리 셀 어레이로부터 판독된 데이타가 상기 센스 증폭기와 상기 데이타 증폭기를 통해 상기 레지스터로 전송되고 상기 레지스터에 보유된 다음, 상기 출력 버퍼를 통해 상기 레지스터로부터 출력되며, 이로 인해 선정된 버스트 길이의 데이타가 상기 동기식 반도체 메모리로부터 연속적으로 판독 및 출력되되,
    상기 레지스터는
    상기 판독/기록 버스에 접속된 입력을 갖는 입력 게이트 수단, 및
    상기 입력 게이트의 출력에 접속된 입력과 상기 출력 버퍼에 접속된 출력을 갖는 출력 게이트 수단을 구비하고,
    상기 동기식 반도체 메모리는
    상기 판독/기록 버스 상의 데이타를 수신하기 위해 상기 입력 게이트 수단을 개방시키고, 상기 입력 게이트 수단과 상기 출력 게이트 수단 간에 상기 수신된 데이타를 래치하기 위해 상기 입력 게이트 수단을 폐쇄하기 위한 제1 제어 수단, 및
    상기 입력 게이트 수단과 상기 출력 게이트 수단 간에 래치된 데이타를 상기 출력 버퍼로 전송하기 위해 상기 출력 게이트 수단을 개방시키고, 상기 입력 게이트 수단과 상기 출력 게이트 수단 간의 데이타를 보유 상태로 유지하기 위해 상기 출력 게이트 수단을 폐쇄하기 위한 제2 제어 수단을 더 구비하고,
    상기 제1 제어 수단은 상기 입력 게이트 수단과 상기 출력 게이트 수단 간에 래치된 데이타가 상기 출력 버퍼로 출력되고 상기 레지스터의 다음에 래치될 후속하는 데이타가 상기 판독/기록 버스로 출력될 때에만 상기 입력 게이트 수단을 개방시키도록 구성되어 있는 것을 특징으로 하는 동기식 반도체 메모리.
  3. 제2항에 있어서,
    상기 입력 게이트 수단은 상기 판독/기록 버스에 접속된 입력 전송 게이트로 구성되고, 상기 출력 게이트 수단은 상기 입력 전송 게이트와 상기 출력 버퍼 간에 접속된 출력 전송 게이트로 구성되는 것을 특징으로 하는 동기식 반도체 메모리.
  4. 제2항에 있어서,
    상기 입력 게이트 수단은 상기 판독/기록 버스에 접속된 입력을 갖는 제2 데이타 증폭기로 구성되고, 상기 출력 게이트 수단은 상기 제2 데이타 증폭기의 출력과 상기 출력 버퍼 간에 접속된 출력 전송 게이트로 구성되는 것을 특징으로 하는 동기식 반도체 메모리.
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