JP3319637B2 - 半導体記憶装置及びその制御方法 - Google Patents
半導体記憶装置及びその制御方法Info
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置及びその
制御方法に関するものであり、特に、複数の入出力シリ
アルアクセスポートを備えた場合のシリアル／パラレル
変換部、及びパラレル／シリアル変換部の改良に関す
る。
制御方法に関するものであり、特に、複数の入出力シリ
アルアクセスポートを備えた場合のシリアル／パラレル
変換部、及びパラレル／シリアル変換部の改良に関す
る。
【０００２】
【従来の技術】従来、シリアルアクセスポートを複数ポ
ート備えた半導体記憶装置は知られている。このような
半導体記憶装置として、例えば１入力ポート、２出力ポ
ート型のものを図４に示す。この半導体装置は、１本の
ライトバスと、２本のリードバスＡ，Ｂと、リセット直
後のデータを記憶するラインレジスタと、複数（０〜２
ｎ＋１）のビット線対を有するメモリセルアレイ部と、
これ等のビット線対と同数設けたライトレジスタと、一
方のリードバスＡに対応して前記ビット線対と同数設け
たリードＡレジスタと、他方のリードバスＢに対応して
前記ビット線対と同数設けたリードＢレジスタとを備
え、前記ラインレジスタと前記メモリセルアレイ部の各
ビット線対に対するデータのライト動作では、シリアル
データをクロックに同期してライトバスに順次入力しつ
つ、先ずリセット直後の０〜２ｎ＋１番目のデータは、
前記ラインレジスタ選択用のゲートを順次ＯＮさせるこ
とにより、各ラインレジスタへの書き込みを行ない、そ
の後、前記ライトレジスタ選択用のゲートを順次クロッ
クに同期してＯＮさせることにより、各ライトレジスタ
へのデータの書き込みを行い、その後、各ライトレジス
タに接続したライトデータ転送ゲートを同時にＯＮさせ
て、前記各ライトレジスタのデータをメモリセルアレイ
部に転送してその各ビット線対にパラレルに記憶する。
また、一方のリードバスＡからのデータのリード動作に
ついては、先ず、前記リードＡレジスタへのデータ転送
Ａ用ゲートを同時にＯＮさせて前記メモリセルアレイ部
の各ビット線対のパラレルデータを各リードＡレジスタ
に転送すると同時に、ラインレジスタリードＡ用ゲート
を順次クロックに同期してＯＮさせて各ラインレジスタ
のデータをリードバスＡに読み出した後、各リードＡレ
ジスタ選択用ゲートを順次クロックに同期してＯＮさせ
て各リードＡレジスタのデータをリードバスＡに順次シ
リアルに読み出して行く。リードバスＢへのデータのリ
ード動作についても前記リードバスＡへのリード動作と
同様の方法で読み出して行く構成である。
ート備えた半導体記憶装置は知られている。このような
半導体記憶装置として、例えば１入力ポート、２出力ポ
ート型のものを図４に示す。この半導体装置は、１本の
ライトバスと、２本のリードバスＡ，Ｂと、リセット直
後のデータを記憶するラインレジスタと、複数（０〜２
ｎ＋１）のビット線対を有するメモリセルアレイ部と、
これ等のビット線対と同数設けたライトレジスタと、一
方のリードバスＡに対応して前記ビット線対と同数設け
たリードＡレジスタと、他方のリードバスＢに対応して
前記ビット線対と同数設けたリードＢレジスタとを備
え、前記ラインレジスタと前記メモリセルアレイ部の各
ビット線対に対するデータのライト動作では、シリアル
データをクロックに同期してライトバスに順次入力しつ
つ、先ずリセット直後の０〜２ｎ＋１番目のデータは、
前記ラインレジスタ選択用のゲートを順次ＯＮさせるこ
とにより、各ラインレジスタへの書き込みを行ない、そ
の後、前記ライトレジスタ選択用のゲートを順次クロッ
クに同期してＯＮさせることにより、各ライトレジスタ
へのデータの書き込みを行い、その後、各ライトレジス
タに接続したライトデータ転送ゲートを同時にＯＮさせ
て、前記各ライトレジスタのデータをメモリセルアレイ
部に転送してその各ビット線対にパラレルに記憶する。
また、一方のリードバスＡからのデータのリード動作に
ついては、先ず、前記リードＡレジスタへのデータ転送
Ａ用ゲートを同時にＯＮさせて前記メモリセルアレイ部
の各ビット線対のパラレルデータを各リードＡレジスタ
に転送すると同時に、ラインレジスタリードＡ用ゲート
を順次クロックに同期してＯＮさせて各ラインレジスタ
のデータをリードバスＡに読み出した後、各リードＡレ
ジスタ選択用ゲートを順次クロックに同期してＯＮさせ
て各リードＡレジスタのデータをリードバスＡに順次シ
リアルに読み出して行く。リードバスＢへのデータのリ
ード動作についても前記リードバスＡへのリード動作と
同様の方法で読み出して行く構成である。
【０００３】
【発明が解決しようとする課題】しかしながら、前記従
来の半導体記憶装置では、メモリセルアレイ部の各ビッ
ト線対に対して、リードバスＡに対応するリードＡレジ
スタと、リードバスＢに対応するリードＢレジスタとの
双方が接続されるため、これ等のリードＡレジスタ及び
リードＢレジスタの何れか一方は他方が配置されたレー
ンの外方のレーンにレイアウトされて、チップサイズが
大きくなる欠点を有する。また、ラインレジスタもリー
ドＡレジスタ、リードＢレジスタのレーンの外方のレー
ンにレイアウトされるため、チップサイズが大きくなる
欠点を有する。
来の半導体記憶装置では、メモリセルアレイ部の各ビッ
ト線対に対して、リードバスＡに対応するリードＡレジ
スタと、リードバスＢに対応するリードＢレジスタとの
双方が接続されるため、これ等のリードＡレジスタ及び
リードＢレジスタの何れか一方は他方が配置されたレー
ンの外方のレーンにレイアウトされて、チップサイズが
大きくなる欠点を有する。また、ラインレジスタもリー
ドＡレジスタ、リードＢレジスタのレーンの外方のレー
ンにレイアウトされるため、チップサイズが大きくなる
欠点を有する。
【０００４】本発明は上記問題点を解決するものであ
り、その目的は、リードバスを複数本備えた（つまり、
出力ポートが複数の）半導体記憶装置であっても、リー
ドレジスタの数を少く制限して、チップサイズを小型化
することにある。
り、その目的は、リードバスを複数本備えた（つまり、
出力ポートが複数の）半導体記憶装置であっても、リー
ドレジスタの数を少く制限して、チップサイズを小型化
することにある。
【０００５】
【課題を解決するための手段】前記の目的を達成するた
め、本発明では、各リードバスに対応してリードレジス
タを設けるが、これ等のリードレジスタの各々をメモリ
セルアレイ部の複数のビット線対で共用する構成とす
る。
め、本発明では、各リードバスに対応してリードレジス
タを設けるが、これ等のリードレジスタの各々をメモリ
セルアレイ部の複数のビット線対で共用する構成とす
る。
【０００６】すなわち、請求項１記載の発明の半導体記
憶装置では、１本のライトバスと、複数本（ｋ本（ｋは
２以上の整数））のリードバスと、複数のビット線対を
有するメモリセルアレイ部と、前記ライトバスからデー
タが入力される複数個のライトレジスタと、前記複数本
のリードバスに対応して各々複数個設けられた複数組の
リードレジスタとを備えた半導体記憶装置において、前
記複数個のライトレジスタは各々前記メモリセルアレイ
部の対応するビット線対に接続されると共に、前記複数
個のライトレジスタをｋ個で１組として、前記ライトバ
スのデータを各組の１番目のライトレジスタに転送する
第１のデータ書込手段と、前記ライトバスのデータを各
組の１＋ｉ番目（ｉ＝１…ｋ−１）のビット線対に転送
する第２…第ｋのデータ書込手段と、前記メモリセルア
レイ部のビット線対をｋ本で１組として、前記メモリセ
ルアレイ部の各組の１番目のビット線対のデータを前記
複数組のリードレジスタに転送可能な第１のリードデー
タ転送手段と、前記メモリセルアレイ部の各組の１＋ｉ
番目のビット線対のデータを前記複数組のリードレジス
タに転送可能な第２…第ｋのリードデータ転送手段とを
備えたことを特徴とする。
憶装置では、１本のライトバスと、複数本（ｋ本（ｋは
２以上の整数））のリードバスと、複数のビット線対を
有するメモリセルアレイ部と、前記ライトバスからデー
タが入力される複数個のライトレジスタと、前記複数本
のリードバスに対応して各々複数個設けられた複数組の
リードレジスタとを備えた半導体記憶装置において、前
記複数個のライトレジスタは各々前記メモリセルアレイ
部の対応するビット線対に接続されると共に、前記複数
個のライトレジスタをｋ個で１組として、前記ライトバ
スのデータを各組の１番目のライトレジスタに転送する
第１のデータ書込手段と、前記ライトバスのデータを各
組の１＋ｉ番目（ｉ＝１…ｋ−１）のビット線対に転送
する第２…第ｋのデータ書込手段と、前記メモリセルア
レイ部のビット線対をｋ本で１組として、前記メモリセ
ルアレイ部の各組の１番目のビット線対のデータを前記
複数組のリードレジスタに転送可能な第１のリードデー
タ転送手段と、前記メモリセルアレイ部の各組の１＋ｉ
番目のビット線対のデータを前記複数組のリードレジス
タに転送可能な第２…第ｋのリードデータ転送手段とを
備えたことを特徴とする。
【０００７】また、請求項２記載の発明では、前記請求
項１記載の半導体記憶装置の制御方法として、１本のラ
イトバスから順次データを第１のデータ書込手段により
各組の１番目のライトレジスタに入力した後、前記ライ
トバスに順次入力されるデー タを第（１＋ｉ）のデータ
書込手段により各組の１＋ｉ番目のライトレジスタに入
力することを繰返し、その後、各ライトレジスタに入力
されたデータをメモリセルアレイ部の各ビット線対に書
き込み、その後、前記メモリセルアレイ部の各組の１番
目のビット線対のデータを第１のリードデータ転送手段
により、データの読み出しに使用するリードバスに対応
する１組のリードレジスタに転送し、順次前記リードバ
スから読み出し、次いで、前記メモリセルアレイ部の各
組の１＋ｉ番目のビット線対のデータを順次第（１＋
ｉ）のリードデータ転送手段により前記１組のリードレ
ジスタに転送し、順次前記リードバスから読み出すこと
を繰返して、前記メモリセルアレイ部の各ビット線対の
データを読み出すことを特徴とする。
項１記載の半導体記憶装置の制御方法として、１本のラ
イトバスから順次データを第１のデータ書込手段により
各組の１番目のライトレジスタに入力した後、前記ライ
トバスに順次入力されるデー タを第（１＋ｉ）のデータ
書込手段により各組の１＋ｉ番目のライトレジスタに入
力することを繰返し、その後、各ライトレジスタに入力
されたデータをメモリセルアレイ部の各ビット線対に書
き込み、その後、前記メモリセルアレイ部の各組の１番
目のビット線対のデータを第１のリードデータ転送手段
により、データの読み出しに使用するリードバスに対応
する１組のリードレジスタに転送し、順次前記リードバ
スから読み出し、次いで、前記メモリセルアレイ部の各
組の１＋ｉ番目のビット線対のデータを順次第（１＋
ｉ）のリードデータ転送手段により前記１組のリードレ
ジスタに転送し、順次前記リードバスから読み出すこと
を繰返して、前記メモリセルアレイ部の各ビット線対の
データを読み出すことを特徴とする。
【０００８】
【作用】以上の構成により、請求項１及び請求項２記載
の発明では、複数のリードバスを有する複数の出力ポー
ト型の半導体記憶装置であっても、メモリセルアレイ部
の相い隣る複数組のビット線対で１個のリードレジスタ
が共用されるので、各リードバスで複数個のリードレジ
スタを設けても、リードレジスタの総個数はメモリセル
アレイ部のビット線対の総数以下に制限できる。従っ
て、リードレジスタの全部は同一レーン上にレイアウト
されるので、チップサイズが小さくなる。
の発明では、複数のリードバスを有する複数の出力ポー
ト型の半導体記憶装置であっても、メモリセルアレイ部
の相い隣る複数組のビット線対で１個のリードレジスタ
が共用されるので、各リードバスで複数個のリードレジ
スタを設けても、リードレジスタの総個数はメモリセル
アレイ部のビット線対の総数以下に制限できる。従っ
て、リードレジスタの全部は同一レーン上にレイアウト
されるので、チップサイズが小さくなる。
【０００９】しかも、メモリセルアレイ部のビット線対
の数と同数のライトレジスタが設けられるので、メモリ
セルアレイ部の各センスアンプにより確定されたデータ
を反転させずにデータの書き込みが可能となり、消費電
流が少なく制限される。
の数と同数のライトレジスタが設けられるので、メモリ
セルアレイ部の各センスアンプにより確定されたデータ
を反転させずにデータの書き込みが可能となり、消費電
流が少なく制限される。
【００１０】
【実施例】以下、本発明の実施例を図面に基いて説明す
る。尚、本発明の実施例を説明する前に、最初に本発明
の関連技術を説明する。
る。尚、本発明の実施例を説明する前に、最初に本発明
の関連技術を説明する。
【００１１】（関連技術） 図１は本発明の関連技術の半導体記憶装置の構成図であ
る。同図は、１入力ポートと、Ａ及びＢの２出力ポート
とを有する場合を示し、データ線を１ビット構成にして
いる。
る。同図は、１入力ポートと、Ａ及びＢの２出力ポート
とを有する場合を示し、データ線を１ビット構成にして
いる。
【００１２】同図において、４０はライトバス、４１は
リードバスＡ、４２はリードバスＢであって、複数本
（ｋ本（ｋは２以上の整数）、本実施の形態ではｋ＝
２）のリードバスＡ、Ｂが備えられる。３７はメモリセ
ルアレイ部であって、複数のビット線対BL0 ，/BL0、BL
1 ，/BL1…BL2N，/BL2N 、BL2N+1，/BL2N+1 を有すると
共に、前記各ビット線対BL0 ，/BL0…にセンスアンプ４
５が備えられる。９…１０はＮ＋１個のライトレジス
タ、２９、３０…３１、３２は２Ｎ＋２個のリードレジ
スタであって、１個置きのＮ＋１個のリードレジスタ２
９…３１は前記一方のリードバスＡに対応し、他のＮ＋
１個のリードレジスタ３０…３２は他方のリードバスＢ
に対応して設けられている。
リードバスＡ、４２はリードバスＢであって、複数本
（ｋ本（ｋは２以上の整数）、本実施の形態ではｋ＝
２）のリードバスＡ、Ｂが備えられる。３７はメモリセ
ルアレイ部であって、複数のビット線対BL0 ，/BL0、BL
1 ，/BL1…BL2N，/BL2N 、BL2N+1，/BL2N+1 を有すると
共に、前記各ビット線対BL0 ，/BL0…にセンスアンプ４
５が備えられる。９…１０はＮ＋１個のライトレジス
タ、２９、３０…３１、３２は２Ｎ＋２個のリードレジ
スタであって、１個置きのＮ＋１個のリードレジスタ２
９…３１は前記一方のリードバスＡに対応し、他のＮ＋
１個のリードレジスタ３０…３２は他方のリードバスＢ
に対応して設けられている。
【００１３】前記メモリセルアレイ部３７の相い隣るビ
ット線対BL0 、/BL0、BL1 、/BL1は各々ライト転送ゲー
ト１〜４を介してライトレジスタ０（９）に共通に接続
されると共に、リード転送ゲート１３〜１６、２１、２
２を介して一方のリードバスＡに対応するリードＡレジ
スタ０（２９）に共通に接続され、更に前記一部のリー
ド転送ゲート１３〜１６及び他のリード転送ゲート２
３、２４を介して他方のリードバスＢに対応するリード
Ｂレジスタ０（３０）に共通に接続される。
ット線対BL0 、/BL0、BL1 、/BL1は各々ライト転送ゲー
ト１〜４を介してライトレジスタ０（９）に共通に接続
されると共に、リード転送ゲート１３〜１６、２１、２
２を介して一方のリードバスＡに対応するリードＡレジ
スタ０（２９）に共通に接続され、更に前記一部のリー
ド転送ゲート１３〜１６及び他のリード転送ゲート２
３、２４を介して他方のリードバスＢに対応するリード
Ｂレジスタ０（３０）に共通に接続される。
【００１４】同様に、相い隣るビット線対BL2N、/BL2N
、BL2N+1、/BL2N+1 はライト転送ゲート５〜８を介し
てライトレジスタＮ（１０）に共通に接続されると共
に、リード転送ゲート１７〜２０、２５、２６を介して
リードＡレジスタＮ（３１）に共通に接続され、更にリ
ード転送ゲート１７〜２０、２７、２８を介してリード
ＢレジスタＮ（３２）に共通に接続される。
、BL2N+1、/BL2N+1 はライト転送ゲート５〜８を介し
てライトレジスタＮ（１０）に共通に接続されると共
に、リード転送ゲート１７〜２０、２５、２６を介して
リードＡレジスタＮ（３１）に共通に接続され、更にリ
ード転送ゲート１７〜２０、２７、２８を介してリード
ＢレジスタＮ（３２）に共通に接続される。
【００１５】前記Ｎ＋１個のライトレジスタ０〜Ｎ（９
〜１０）は、各々ライトレジスタ選択ゲート１１〜１２
を介してライトバス４０に接続される。また、一方のリ
ードＡレジスタ０〜Ｎ（２９〜３１）はリードＡレジス
タ選択ゲート３３〜３４を介してリードバスＡに接続さ
れ、他方のリードＢレジスタ０〜Ｎ（３０〜３２）はリ
ードＢレジスタ選択ゲート３５〜３６を介してリードバ
スＢに接続される。前記複数個の選択ゲート及び転送ゲ
ート１〜８、１１〜２８、３３〜３６は各々対応する選
択線及び転送線により制御される。
〜１０）は、各々ライトレジスタ選択ゲート１１〜１２
を介してライトバス４０に接続される。また、一方のリ
ードＡレジスタ０〜Ｎ（２９〜３１）はリードＡレジス
タ選択ゲート３３〜３４を介してリードバスＡに接続さ
れ、他方のリードＢレジスタ０〜Ｎ（３０〜３２）はリ
ードＢレジスタ選択ゲート３５〜３６を介してリードバ
スＢに接続される。前記複数個の選択ゲート及び転送ゲ
ート１〜８、１１〜２８、３３〜３６は各々対応する選
択線及び転送線により制御される。
【００１６】前記ライト転送ゲート１、２…５、６によ
り、メモリセルアレイ部３７のビット線対をｋ（ｋ＝
２）本で１組として、ライトレジスタ９…１０のＮ＋１
個のデータをメモリセルアレイ部３７の各組の１番目の
ビット線対、即ち偶数番目のビット線対BL0 ，/BL0…BL
2N，/BL2N に転送する第１のライトデータ転送手段を構
成する。また、ライト転送ゲート３、４…７、８によ
り、ライトレジスタ９…１０のＮ＋１個のデータをメモ
リセルアレイ部３７の各組の１＋ｉ（ｉ＝１…ｋ−１）
（本実施の形態ではｉ＝１）（＝２）番目のビット線
対、即ち奇数番目のビット線対BL1 ，/BL1…BL2N+1，/B
L2N+1 に転送する第２のライトデータ転送手段を構成す
る。更に、リード転送ゲート１３、１４…１７、１８に
より、メモリセルアレイ部３７の各組の１番目の偶数の
ビット線対BL0 ，/BL0…BL2N，/BL2N の各データを前記
２組のリードＡレジスタ及びリードＢレジスタに転送可
能な第１のリードデータ転送手段を構成し、リード転送
ゲート１５、１６…１９、２０により、メモリセルアレ
イ部３７の各組の１＋ｉ（＝２）番目の奇数のビット線
対BL1 ，/BL1…BL2N+1，/BL2N+1 の各データを前記２組
のリードＡレジスタ及びリードＢレジスタに転送可能で
あり且つ前記第１のリードデータ転送手段が前記２組の
リードＡレジスタ及びリードＢレジスタのうち何れかの
組のリードＡレジスタ又はリードＢレジスタにデータを
転送している場合にはその何れかのリードＡ又はＢレジ
スタ以外の組のリードＢ又はＡレジスタにデータ転送可
能な第２のリードデータ転送手段を構成している。
り、メモリセルアレイ部３７のビット線対をｋ（ｋ＝
２）本で１組として、ライトレジスタ９…１０のＮ＋１
個のデータをメモリセルアレイ部３７の各組の１番目の
ビット線対、即ち偶数番目のビット線対BL0 ，/BL0…BL
2N，/BL2N に転送する第１のライトデータ転送手段を構
成する。また、ライト転送ゲート３、４…７、８によ
り、ライトレジスタ９…１０のＮ＋１個のデータをメモ
リセルアレイ部３７の各組の１＋ｉ（ｉ＝１…ｋ−１）
（本実施の形態ではｉ＝１）（＝２）番目のビット線
対、即ち奇数番目のビット線対BL1 ，/BL1…BL2N+1，/B
L2N+1 に転送する第２のライトデータ転送手段を構成す
る。更に、リード転送ゲート１３、１４…１７、１８に
より、メモリセルアレイ部３７の各組の１番目の偶数の
ビット線対BL0 ，/BL0…BL2N，/BL2N の各データを前記
２組のリードＡレジスタ及びリードＢレジスタに転送可
能な第１のリードデータ転送手段を構成し、リード転送
ゲート１５、１６…１９、２０により、メモリセルアレ
イ部３７の各組の１＋ｉ（＝２）番目の奇数のビット線
対BL1 ，/BL1…BL2N+1，/BL2N+1 の各データを前記２組
のリードＡレジスタ及びリードＢレジスタに転送可能で
あり且つ前記第１のリードデータ転送手段が前記２組の
リードＡレジスタ及びリードＢレジスタのうち何れかの
組のリードＡレジスタ又はリードＢレジスタにデータを
転送している場合にはその何れかのリードＡ又はＢレジ
スタ以外の組のリードＢ又はＡレジスタにデータ転送可
能な第２のリードデータ転送手段を構成している。
【００１７】また、リセット直後のデータを保持するラ
インレジスタ０〜Ｎ（４３〜４４）は、各々ラインレジ
スタライト選択ゲート４５〜４６を介してライトバス４
０に接続されると共に、ラインレジスタリードＡ選択ゲ
ート４７〜４８を介してリードバスＡに接続され、ライ
ンレジスタリードＢ選択ゲート４９〜５０を介してリー
ドバスＢに接続されている。
インレジスタ０〜Ｎ（４３〜４４）は、各々ラインレジ
スタライト選択ゲート４５〜４６を介してライトバス４
０に接続されると共に、ラインレジスタリードＡ選択ゲ
ート４７〜４８を介してリードバスＡに接続され、ライ
ンレジスタリードＢ選択ゲート４９〜５０を介してリー
ドバスＢに接続されている。
【００１８】次に、以上のように構成された半導体記憶
装置のデータのライト動作について説明する。ライトデ
ータはクロックに同期してライトバス４０に入力され、
先ずラインレジスタライト選択線０〜Ｎ（４５〜４６）
はクロックに同期して順次選択され、その結果ライトデ
ータは順次Ｎ＋１個のラインレジスタ０〜Ｎ（４３〜４
４）に書き込まれる。次に、ライトレジスタ選択線０〜
Ｎ（１１〜１６）はクロックに同期して順次選択され、
その結果、ライトデータはクロックに同期して順次Ｎ＋
１個のライトレジスタ０〜Ｎ（９〜１０）に書き込まれ
る。
装置のデータのライト動作について説明する。ライトデ
ータはクロックに同期してライトバス４０に入力され、
先ずラインレジスタライト選択線０〜Ｎ（４５〜４６）
はクロックに同期して順次選択され、その結果ライトデ
ータは順次Ｎ＋１個のラインレジスタ０〜Ｎ（４３〜４
４）に書き込まれる。次に、ライトレジスタ選択線０〜
Ｎ（１１〜１６）はクロックに同期して順次選択され、
その結果、ライトデータはクロックに同期して順次Ｎ＋
１個のライトレジスタ０〜Ｎ（９〜１０）に書き込まれ
る。
【００１９】次に、先ずライト転送ゲート１、２、５、
６をライトレジスタ偶数選択線により選択して、前記書
き込んだライトレジスタ９〜１０のデータをメモリセル
アレイ部３７の偶数番目のビット線対BL0 、/BL0…BL2
N，/BL2N に転送する。この転送動作を詳細に説明する
と、先ずメモリセルアレイ部３７のワード線０〜Ｎのう
ちの１本を選択し、メモリセルに既に記憶されているデ
ータを各ビット線対BL0、/BL0…BL2N+1、/BL2N+1 に読
み出した後、センスアンプ駆動線ＳＡＰ、ＳＡＮを活性
化させて各センスアンプ４５…を活性化させることによ
り、各ビット線対BL0 、/BL0〜BL2N+1、/BL2N+1 上のデ
ータを確定させ、この状態でライトレジスタ偶数選択線
を選択し、ライトレジスタ０〜Ｎ（９〜１０）のデータ
を偶数番目のビット線対BL0 、/BL0…BL2N、/BL2N に書
き込み、その後、ワード線を非活性化してメモリセルに
前記偶数番目のビット線対BL0 、/BL0…BL2N、/BL2N の
データを書き込むことにより行う。
６をライトレジスタ偶数選択線により選択して、前記書
き込んだライトレジスタ９〜１０のデータをメモリセル
アレイ部３７の偶数番目のビット線対BL0 、/BL0…BL2
N，/BL2N に転送する。この転送動作を詳細に説明する
と、先ずメモリセルアレイ部３７のワード線０〜Ｎのう
ちの１本を選択し、メモリセルに既に記憶されているデ
ータを各ビット線対BL0、/BL0…BL2N+1、/BL2N+1 に読
み出した後、センスアンプ駆動線ＳＡＰ、ＳＡＮを活性
化させて各センスアンプ４５…を活性化させることによ
り、各ビット線対BL0 、/BL0〜BL2N+1、/BL2N+1 上のデ
ータを確定させ、この状態でライトレジスタ偶数選択線
を選択し、ライトレジスタ０〜Ｎ（９〜１０）のデータ
を偶数番目のビット線対BL0 、/BL0…BL2N、/BL2N に書
き込み、その後、ワード線を非活性化してメモリセルに
前記偶数番目のビット線対BL0 、/BL0…BL2N、/BL2N の
データを書き込むことにより行う。
【００２０】続いて、前記と同様にしてライトバス４０
に順次入力されるライトデータをクロックに同期して順
次ライトレジスタ０〜Ｎ（９〜１０）に書き込んだ後、
この書き込んだデータの転送は、今度はライトレジスタ
奇数選択線を選択することによりメモリセルアレイ部３
７の奇数番目のビット線対BL1 、/BL1…BL2N+1、/BL2N+
1 に対して行う。
に順次入力されるライトデータをクロックに同期して順
次ライトレジスタ０〜Ｎ（９〜１０）に書き込んだ後、
この書き込んだデータの転送は、今度はライトレジスタ
奇数選択線を選択することによりメモリセルアレイ部３
７の奇数番目のビット線対BL1 、/BL1…BL2N+1、/BL2N+
1 に対して行う。
【００２１】次に、何れか一方のリードバス、例えばリ
ードバスＡからのデータのリード動作について説明す
る。先ず、メモリセルアレイ部３７に最初にデータが記
憶された偶数番目のビット線対BL0 、/BL0…BL2N、/BL2
N のデータをリードＡレジスタ０〜Ｎ（２９〜３１）に
転送する。この転送動作は、先ずワード線０〜Ｎのうち
の１本を選択してメモリセルのデータを各ビット線対BL
0 、/BL0〜BL2N+1、/BL2N+1 に読み出した後、センスア
ンプ駆動線ＳＡＰ、ＳＡＮを活性化させて各センスアン
プ４５…を活性化させることにより、各ビット線対BL0
、/BL0〜BL2N+1、/BL2N+1 上のデータを確定させ、そ
の後、リードレジスタ偶数選択線及びリードデータ転送
Ａ線を選択して、偶数番目のビット線対BL0 、/BL0〜BL
2N、/BL2N のデータをリードＡレジスタ０〜Ｎ（２９〜
３１）に読み出すことにより行う。
ードバスＡからのデータのリード動作について説明す
る。先ず、メモリセルアレイ部３７に最初にデータが記
憶された偶数番目のビット線対BL0 、/BL0…BL2N、/BL2
N のデータをリードＡレジスタ０〜Ｎ（２９〜３１）に
転送する。この転送動作は、先ずワード線０〜Ｎのうち
の１本を選択してメモリセルのデータを各ビット線対BL
0 、/BL0〜BL2N+1、/BL2N+1 に読み出した後、センスア
ンプ駆動線ＳＡＰ、ＳＡＮを活性化させて各センスアン
プ４５…を活性化させることにより、各ビット線対BL0
、/BL0〜BL2N+1、/BL2N+1 上のデータを確定させ、そ
の後、リードレジスタ偶数選択線及びリードデータ転送
Ａ線を選択して、偶数番目のビット線対BL0 、/BL0〜BL
2N、/BL2N のデータをリードＡレジスタ０〜Ｎ（２９〜
３１）に読み出すことにより行う。
【００２２】また、この時ラインレジスタリードＡ選択
線０〜Ｎ（４７〜４８）をクロックに同期して順次選択
することにより、ラインレジスタ０〜Ｎ（４３〜４４）
のデータをリードバスＡ（４１）に読み出す。
線０〜Ｎ（４７〜４８）をクロックに同期して順次選択
することにより、ラインレジスタ０〜Ｎ（４３〜４４）
のデータをリードバスＡ（４１）に読み出す。
【００２３】その後は、リードＡレジスタ選択線０〜Ｎ
（３３〜３４）をクロックに同期して順次選択すること
により、前記リードＡレジスタ０〜Ｎ（９〜１０）に読
み出したデータをリードバスＡに順次読み出す。
（３３〜３４）をクロックに同期して順次選択すること
により、前記リードＡレジスタ０〜Ｎ（９〜１０）に読
み出したデータをリードバスＡに順次読み出す。
【００２４】続いて、今度は、リードレジスタ奇数選択
線及びリードデータ転送Ａ線を選択することにより、メ
モリセルアレイ部３７に対してデータが次に記憶された
奇数番目のビット線対BL1 、/BL1…BL2N+1、/BL2N+1 の
データを前記と同様にリードＡレジスタ０〜Ｎ（２９〜
３１）に転送する。
線及びリードデータ転送Ａ線を選択することにより、メ
モリセルアレイ部３７に対してデータが次に記憶された
奇数番目のビット線対BL1 、/BL1…BL2N+1、/BL2N+1 の
データを前記と同様にリードＡレジスタ０〜Ｎ（２９〜
３１）に転送する。
【００２５】その後は、前記と同様に、リードＡレジス
タ選択線０〜Ｎをクロックに同期して順次選択すること
により、前記リードＡレジスタ０〜Ｎ（２９〜３１）に
読み出したデータをリードバスＡに順次読み出して、全
てのビット線対のデータの読み出しを終了する。
タ選択線０〜Ｎをクロックに同期して順次選択すること
により、前記リードＡレジスタ０〜Ｎ（２９〜３１）に
読み出したデータをリードバスＡに順次読み出して、全
てのビット線対のデータの読み出しを終了する。
【００２６】リードバスＢのリード動作も前記リードバ
スＡのリード動作と同様の方法で読み出す。
スＡのリード動作と同様の方法で読み出す。
【００２７】ここに、Ｎ＋１個のリードＡレジスタ２９
〜３１は各々メモリセルアレイ部３７の２組のビット線
対で共用され、他のＮ＋１個のリードＢレジスタ３０〜
３２も各々２組のビット線対で共用されていて、リード
レジスタ２９〜３２の総個数はメモリセルアレイ部３７
のビット線対の数２Ｎ＋２個で同数であるので、リード
バスが２本の２出力ポート型であっても、これ等２Ｎ＋
２個のリードレジスタを同一レーン上にレイアウトでき
て、チップサイズを小さくできる。
〜３１は各々メモリセルアレイ部３７の２組のビット線
対で共用され、他のＮ＋１個のリードＢレジスタ３０〜
３２も各々２組のビット線対で共用されていて、リード
レジスタ２９〜３２の総個数はメモリセルアレイ部３７
のビット線対の数２Ｎ＋２個で同数であるので、リード
バスが２本の２出力ポート型であっても、これ等２Ｎ＋
２個のリードレジスタを同一レーン上にレイアウトでき
て、チップサイズを小さくできる。
【００２８】しかも、例えば、メモリアレイ部３７のビ
ット線対の各組の１番目のデータを１組のリードＡレジ
スタに転送して、これらデータをこのリードＡレジスタ
に対応するリードバスＡから読み出している際であって
も、同時に、メモリアレイ部３７のビット線対の各組の
２番目のデータをリードＢレジスタに転送してリードバ
スＢから読み出すことが可能であるので、既述のチップ
サイズの小型化が複数出力ポートのシリアルメモリにお
いて可能になる。
ット線対の各組の１番目のデータを１組のリードＡレジ
スタに転送して、これらデータをこのリードＡレジスタ
に対応するリードバスＡから読み出している際であって
も、同時に、メモリアレイ部３７のビット線対の各組の
２番目のデータをリードＢレジスタに転送してリードバ
スＢから読み出すことが可能であるので、既述のチップ
サイズの小型化が複数出力ポートのシリアルメモリにお
いて可能になる。
【００２９】（第１実施例） 図２は本発明の第１実施例の半導体記憶装置の構成図で
ある。本実施例ではリードバス側は前記関連技術と同一
であるが、ライトバス側を変更し、ビット線対の数と同
数の２Ｎ＋２個のライトレジスタを設けている。
ある。本実施例ではリードバス側は前記関連技術と同一
であるが、ライトバス側を変更し、ビット線対の数と同
数の２Ｎ＋２個のライトレジスタを設けている。
【００３０】即ち、ビット線対BL0 、/BL0、及びビット
線対BL1 、/BL1は、ライト転送用ゲート５１〜５４を介
して各々ライトレジスタ０、１に接続されると共に、リ
ード転送ゲート７１〜７４、７９〜８２を介して各々リ
ードＡレジスタ０及びリードＢレジスタ０に接続され
る。
線対BL1 、/BL1は、ライト転送用ゲート５１〜５４を介
して各々ライトレジスタ０、１に接続されると共に、リ
ード転送ゲート７１〜７４、７９〜８２を介して各々リ
ードＡレジスタ０及びリードＢレジスタ０に接続され
る。
【００３１】同様に、ビット線対BL2N、/BL2N 、及びビ
ット線対BL2N+1、/BL2N+1 は、ライト転送用ゲート５５
〜５８を介して各々ライトレジスタ2N、2N+1に接続され
ると共に、リード転送ゲート７５〜７８、８３〜８６を
介してリードＡレジスタＮ及びリードＢレジスタＮに接
続される。
ット線対BL2N+1、/BL2N+1 は、ライト転送用ゲート５５
〜５８を介して各々ライトレジスタ2N、2N+1に接続され
ると共に、リード転送ゲート７５〜７８、８３〜８６を
介してリードＡレジスタＮ及びリードＢレジスタＮに接
続される。
【００３２】また、偶数番目のライトレジスタ０〜２Ｎ
は、ライトレジスタ選択ゲート６７、６９及びライトレ
ジスタ偶数選択ゲート６３、６５を介してライトバス１
００に接続され、奇数番目のライトレジスタ１〜２Ｎ＋
１は、ライトレジスタ選択ゲート６８、７０及びライト
レジスタ奇数選択ゲート６４、６６を介してライトバス
１００に接続される。更に、リードＡレジスタ０〜Ｎ
は、リードＡレジスタ選択ゲート９１、９２を介してリ
ードバスＡ（１０１）に接続され、リードＢレジスタ０
〜ＮはリードＢレジスタ選択ゲート９３、９４を介して
リードバスＢ（１０２）に接続されている。尚、同図
中、９６はセンスアンプである。
は、ライトレジスタ選択ゲート６７、６９及びライトレ
ジスタ偶数選択ゲート６３、６５を介してライトバス１
００に接続され、奇数番目のライトレジスタ１〜２Ｎ＋
１は、ライトレジスタ選択ゲート６８、７０及びライト
レジスタ奇数選択ゲート６４、６６を介してライトバス
１００に接続される。更に、リードＡレジスタ０〜Ｎ
は、リードＡレジスタ選択ゲート９１、９２を介してリ
ードバスＡ（１０１）に接続され、リードＢレジスタ０
〜ＮはリードＢレジスタ選択ゲート９３、９４を介して
リードバスＢ（１０２）に接続されている。尚、同図
中、９６はセンスアンプである。
【００３３】前記ライトレジスタ偶数選択ゲート６３、
６５により、複数個のライトレジスタ０〜２Ｎ＋１をｋ
（ｋ＝２）個で１組として、ライトバス１００のデータ
をその各組の１番目、即ち偶数番目毎のライトレジスタ
０…２Ｎに転送する第１のデータ書込手段を構成し、ラ
イトレジスタ奇数選択ゲート６４、６６により、ライト
バス１００のデータを前記各組の１＋ｉ（ｉ＝１…ｋ−
１）（本実施の形態ではｉ＝１）（＝２）番目、即ち奇
数番目毎のライトレジスタ１…２Ｎ＋１に転送する第２
のデータ書込手段を構成している。
６５により、複数個のライトレジスタ０〜２Ｎ＋１をｋ
（ｋ＝２）個で１組として、ライトバス１００のデータ
をその各組の１番目、即ち偶数番目毎のライトレジスタ
０…２Ｎに転送する第１のデータ書込手段を構成し、ラ
イトレジスタ奇数選択ゲート６４、６６により、ライト
バス１００のデータを前記各組の１＋ｉ（ｉ＝１…ｋ−
１）（本実施の形態ではｉ＝１）（＝２）番目、即ち奇
数番目毎のライトレジスタ１…２Ｎ＋１に転送する第２
のデータ書込手段を構成している。
【００３４】次に、前記図２の半導体記憶装置のライト
動作について説明する。ライトデータはクロックに同期
してライトバス１００に入力され、前記関連技術と同様
の方法で先ずラインレジスタに書き込まれ、次にライト
レジスタ選択線０〜Ｎをクロックに同期して順次選択す
る。また、最初はライトレジスタ偶数選択線を選択し、
ライトバス１００のライトデータをクロックに同期させ
て順次偶数番目のライトレジスタ０〜２Ｎに書き込む。
次に、ライトレジスタ奇数選択線を選択し、ライトバス
１００のライトデータをクロックに同期させて順次奇数
番目のライトレジスタ１〜2Ｎ＋１に書き込んで、全て
のライトレジスタ０〜2Ｎ＋１へのデータの書き込みを
終了させる。
動作について説明する。ライトデータはクロックに同期
してライトバス１００に入力され、前記関連技術と同様
の方法で先ずラインレジスタに書き込まれ、次にライト
レジスタ選択線０〜Ｎをクロックに同期して順次選択す
る。また、最初はライトレジスタ偶数選択線を選択し、
ライトバス１００のライトデータをクロックに同期させ
て順次偶数番目のライトレジスタ０〜２Ｎに書き込む。
次に、ライトレジスタ奇数選択線を選択し、ライトバス
１００のライトデータをクロックに同期させて順次奇数
番目のライトレジスタ１〜2Ｎ＋１に書き込んで、全て
のライトレジスタ０〜2Ｎ＋１へのデータの書き込みを
終了させる。
【００３５】次に、各ライトレジスタ０〜2Ｎ＋１に記
憶したデータをメモリセルアレイ部９５に転送する。こ
の転送動作は、先ずワード線０〜Ｎのうちの１本を選択
すると共にライトデータ転送線を選択し、各ライトレジ
スタ０〜2N+1のデータをメモリセルアレイ部９５の各ビ
ット線対BL0 、BL0 …BL2N+1、/BL2N+1 に転送する。次
いで、センスアンプ駆動線ＳＡＰ、ＳＡＮを活性化させ
て各センスアンプ９６…を活性化させることにより、各
ビット線対BL0 、/BL0…BL2N+1、/BL2N+1 上のデータを
確定させ、その後、ワード線とライトデータ転送線の選
択を止めて、メモリセルにデータを書き込む。
憶したデータをメモリセルアレイ部９５に転送する。こ
の転送動作は、先ずワード線０〜Ｎのうちの１本を選択
すると共にライトデータ転送線を選択し、各ライトレジ
スタ０〜2N+1のデータをメモリセルアレイ部９５の各ビ
ット線対BL0 、BL0 …BL2N+1、/BL2N+1 に転送する。次
いで、センスアンプ駆動線ＳＡＰ、ＳＡＮを活性化させ
て各センスアンプ９６…を活性化させることにより、各
ビット線対BL0 、/BL0…BL2N+1、/BL2N+1 上のデータを
確定させ、その後、ワード線とライトデータ転送線の選
択を止めて、メモリセルにデータを書き込む。
【００３６】リードバスＡ、Ｂのリード動作は前記関連
技術と同様であるので、その説明は省略する。
技術と同様であるので、その説明は省略する。
【００３７】したがって、本第１実施例においては、ラ
イトレジスタ０〜2N+1の総数とメモリセルアレイ部９５
のビット線対の数とが同数であって１対１に対応してい
るので、各ライトレジスタ０〜2N+1のデータを各ビット
線対に転送した後にその各ビット線対上のデータをセン
スアンプ９６…で確定でき、従って前記関連技術のよう
に各ビット線対に元々記憶されたデータをセンスアンプ
で確定した状態でメモリセルアレイ部３７のビット線対
の各組の１番目又は１＋ｉ（＝２）番目にライトレジス
タのデータを書き込む必要がないので、ライトレジスタ
のデータを各ビット線対に転送する際の消費電流を低減
できる効果を奏する。
イトレジスタ０〜2N+1の総数とメモリセルアレイ部９５
のビット線対の数とが同数であって１対１に対応してい
るので、各ライトレジスタ０〜2N+1のデータを各ビット
線対に転送した後にその各ビット線対上のデータをセン
スアンプ９６…で確定でき、従って前記関連技術のよう
に各ビット線対に元々記憶されたデータをセンスアンプ
で確定した状態でメモリセルアレイ部３７のビット線対
の各組の１番目又は１＋ｉ（＝２）番目にライトレジス
タのデータを書き込む必要がないので、ライトレジスタ
のデータを各ビット線対に転送する際の消費電流を低減
できる効果を奏する。
【００３８】尚、以上の説明では、リードバスをＡ及び
Ｂの２本備えた２出力ポート型について説明したが、本
発明は３以上の複数の出力ポート型にも同様に適用でき
るのは勿論である。例えば、図２の半導体記憶装置にお
いて、出力ポートを３個とした場合には、ライトバス１
００のデータは３番目毎のライトレジスタに書き込ま
れ、３対毎のビット線対からのデータがリードレジスタ
に転送される。
Ｂの２本備えた２出力ポート型について説明したが、本
発明は３以上の複数の出力ポート型にも同様に適用でき
るのは勿論である。例えば、図２の半導体記憶装置にお
いて、出力ポートを３個とした場合には、ライトバス１
００のデータは３番目毎のライトレジスタに書き込ま
れ、３対毎のビット線対からのデータがリードレジスタ
に転送される。
【００３９】（第２実施例） 図３は本発明の第２実施例の半導体記憶装置の構成図で
ある。同図は、１入力ポートと、１出力ポートとを有す
る場合を示し、データ線を１ビット構成にしている。本
実施例ではライトバス側は前記第１実施例と同一である
が、リードバス側を変更し、ビット線対の数の半分のリ
ードレジスタを設けている。
ある。同図は、１入力ポートと、１出力ポートとを有す
る場合を示し、データ線を１ビット構成にしている。本
実施例ではライトバス側は前記第１実施例と同一である
が、リードバス側を変更し、ビット線対の数の半分のリ
ードレジスタを設けている。
【００４０】即ち、ビット線対BL0 、/BL0、及びビット
線対BL1 、/BL1はライト転送用ゲート１１１〜１１４を
介してライトレジスタ０、１に接続されると共に、リー
ド転送ゲート１３１〜１３４を介してリードレジスタ０
に共通に接続される。
線対BL1 、/BL1はライト転送用ゲート１１１〜１１４を
介してライトレジスタ０、１に接続されると共に、リー
ド転送ゲート１３１〜１３４を介してリードレジスタ０
に共通に接続される。
【００４１】同様に、ビット線対BL2N、/BL2N 、及びビ
ット線対BL2N+1、/BL2N+1 はライト転送用ゲート１１５
〜１１８を介してライトレジスタ2N、2N+1に接続される
と共に、リード転送ゲート１３５〜１３８を介してリー
ドレジスタＮに共通に接続される。
ット線対BL2N+1、/BL2N+1 はライト転送用ゲート１１５
〜１１８を介してライトレジスタ2N、2N+1に接続される
と共に、リード転送ゲート１３５〜１３８を介してリー
ドレジスタＮに共通に接続される。
【００４２】また、偶数番目のライトレジスタ０〜２Ｎ
はライトレジスタ選択ゲート１２７、１２９、及び、ラ
イトレジスタ偶数選択ゲート１２３、１２５を介してラ
イトバス１５０に接続され、奇数番目のライトレジスタ
１〜２Ｎ＋１はライトレジスタ選択ゲート１２８、１３
０、及び、ライトレジスタ奇数選択ゲート１２４、１２
６を介してライトバス１５０に接続される。更に、リー
ドレジスタ０〜Ｎ（１３９〜１４０）はリードレジスタ
選択ゲート１４１〜１４２を介して１本（ｋ＝１）のリ
ードバス１５１に接続される。前記複数個の選択ゲート
及び転送ゲート１１１〜１１８、１２３〜１３８、１４
１〜１４２、１４５〜１４８は各々対応する選択線及び
転送線により制御される。
はライトレジスタ選択ゲート１２７、１２９、及び、ラ
イトレジスタ偶数選択ゲート１２３、１２５を介してラ
イトバス１５０に接続され、奇数番目のライトレジスタ
１〜２Ｎ＋１はライトレジスタ選択ゲート１２８、１３
０、及び、ライトレジスタ奇数選択ゲート１２４、１２
６を介してライトバス１５０に接続される。更に、リー
ドレジスタ０〜Ｎ（１３９〜１４０）はリードレジスタ
選択ゲート１４１〜１４２を介して１本（ｋ＝１）のリ
ードバス１５１に接続される。前記複数個の選択ゲート
及び転送ゲート１１１〜１１８、１２３〜１３８、１４
１〜１４２、１４５〜１４８は各々対応する選択線及び
転送線により制御される。
【００４３】また、リセット直後のデータを保持するラ
インレジスタ０〜Ｎ（１４３〜１４４）は各々ラインレ
ジスタライト選択ゲート１４５〜１４６を介してライト
バス１５０に接続され、ラインレジスタリード選択ゲー
ト１４７〜１４８を介してリードバス１５１に接続され
る。
インレジスタ０〜Ｎ（１４３〜１４４）は各々ラインレ
ジスタライト選択ゲート１４５〜１４６を介してライト
バス１５０に接続され、ラインレジスタリード選択ゲー
ト１４７〜１４８を介してリードバス１５１に接続され
る。
【００４４】ライトバスのライト動作は前記第１実施例
と同様であるので、その説明は省略する。
と同様であるので、その説明は省略する。
【００４５】リードバス１５１からのデータのリード動
作について説明する。先ず、リードレジスタ偶数選択線
を選択することにより、メモリセルアレイ部１４９に最
初にデータが記憶された偶数番目のビット線対BL0 、/B
L0……BL2N、/BL2N のデータをリードレジスタ０〜Ｎに
転送する。この時、ラインレジスタリード選択線０〜Ｎ
をクロックに同期して順次選択することにより、ライン
レジスタ０〜Ｎ（１４３〜１４４）のデータをリードバ
ス１５１に順次読み出す。
作について説明する。先ず、リードレジスタ偶数選択線
を選択することにより、メモリセルアレイ部１４９に最
初にデータが記憶された偶数番目のビット線対BL0 、/B
L0……BL2N、/BL2N のデータをリードレジスタ０〜Ｎに
転送する。この時、ラインレジスタリード選択線０〜Ｎ
をクロックに同期して順次選択することにより、ライン
レジスタ０〜Ｎ（１４３〜１４４）のデータをリードバ
ス１５１に順次読み出す。
【００４６】その後は、リードレジスタ選択線０〜Ｎ
（１４１〜１４２）をクロックに同期して順次選択する
ことにより、前記リードレジスタ０〜Ｎ（１３９〜１４
０）に読み出したデータをリードバス１５１に順次読み
出す。
（１４１〜１４２）をクロックに同期して順次選択する
ことにより、前記リードレジスタ０〜Ｎ（１３９〜１４
０）に読み出したデータをリードバス１５１に順次読み
出す。
【００４７】続いて、今度は、リードレジスタ奇数選択
線を選択することにより、メモリセルアレイ部１４９に
対して次にデータが記憶された奇数番目のビット線対BL
1 、/BL1……BL2N+1、/BL2N+1 のデータをリードレジス
タ０〜Ｎ（１３９〜１４０）に転送する。
線を選択することにより、メモリセルアレイ部１４９に
対して次にデータが記憶された奇数番目のビット線対BL
1 、/BL1……BL2N+1、/BL2N+1 のデータをリードレジス
タ０〜Ｎ（１３９〜１４０）に転送する。
【００４８】その後は、前記と同様に、リードレジスタ
選択線０〜Ｎ（１４１〜１４２）をクロックに同期して
順次選択することにより、前記リードレジスタ０〜Ｎ
（１３９〜１４０）に読み出したデータをリードバス１
５１に順次読み出して、全てのビット線対の読み出しを
終了する。
選択線０〜Ｎ（１４１〜１４２）をクロックに同期して
順次選択することにより、前記リードレジスタ０〜Ｎ
（１３９〜１４０）に読み出したデータをリードバス１
５１に順次読み出して、全てのビット線対の読み出しを
終了する。
【００４９】ここに、Ｎ＋１個のリードレジスタ１３９
〜１４０は、各々メモリセルアレイ部１４９の２組のビ
ット線対で共用されていて、リードレジスタ１３９〜１
４０とラインレジスタ１４３〜１４４との数を合計した
総個数は、メモリセルアレイ部１４９のビット線対の数
２Ｎ＋２個で同数であるので、これら２Ｎ＋２個のリー
ドレジスタとラインレジスタとを同一レーン上にレイア
ウトできて、チップサイズを小さくできる。
〜１４０は、各々メモリセルアレイ部１４９の２組のビ
ット線対で共用されていて、リードレジスタ１３９〜１
４０とラインレジスタ１４３〜１４４との数を合計した
総個数は、メモリセルアレイ部１４９のビット線対の数
２Ｎ＋２個で同数であるので、これら２Ｎ＋２個のリー
ドレジスタとラインレジスタとを同一レーン上にレイア
ウトできて、チップサイズを小さくできる。
【００５０】
【発明の効果】以上説明したように、本発明の半導体記
憶装置及びその制御方法によれば、複数のリードバスを
有する複数の出力ポート型であっても、各リードバスに
対応して各々設ける複数のリードレジスタの各々をメモ
リセルアレイ部の複数のビット線対で共用し、リードレ
ジスタの総個数をビット線対の数以下に低減したので、
これ等のリードレジスタを同一レーン上にレイアウトで
き、チップサイズを小型にできる効果を奏する。
憶装置及びその制御方法によれば、複数のリードバスを
有する複数の出力ポート型であっても、各リードバスに
対応して各々設ける複数のリードレジスタの各々をメモ
リセルアレイ部の複数のビット線対で共用し、リードレ
ジスタの総個数をビット線対の数以下に低減したので、
これ等のリードレジスタを同一レーン上にレイアウトで
き、チップサイズを小型にできる効果を奏する。
【００５１】しかも、メモリセルアレイ部のビット線対
の数と同数のライトレジスタを設けたので、メモリセル
アレイ部の各センスアンプにより確定されたデータを反
転させずにデータの書き込みが可能となり、消費電流を
少なく制限できる効果をも奏する。
の数と同数のライトレジスタを設けたので、メモリセル
アレイ部の各センスアンプにより確定されたデータを反
転させずにデータの書き込みが可能となり、消費電流を
少なく制限できる効果をも奏する。
【図１】本発明の関連技術の半導体記憶装置の構成を示
す図である。
す図である。
【図２】本発明の第１実施例の半導体記憶装置の構成を
示す図である。
示す図である。
【図３】本発明の第２実施例の半導体記憶装置の構成を
示す図である。
示す図である。
【図４】従来の半導体記憶装置の構成を示す図である。
１、２、５、６ ライト転送ゲート（第１ライ
トデータ転送手段） ３、４、７、８ ライト転送ゲート（第２ライ
トデータ転送手段） １１、１２、６７〜７０ ライトレジスタ選択ゲート １３、１４、１７、１８ リード転送ゲート（第１リ
ードデータ転送手段） １５、１６、１９、２０ リード転送ゲート（第２リ
ードデータ転送手段） ２１〜２８、７２〜８６ リード転送ゲート ３３、３４、９１、９２ リードＡレジスタ選択ゲー
ト ３５、３６、９３、９４ リードＢレジスタ選択ゲー
ト ３７、９５ メモリセルアレイ部 ４０、１００ ライトバス ４１、１０１ リードバスＡ ４２、１０２ リードバスＢ ５１〜５８ ライト転送ゲート ６３、６５ ライトレジスタ偶数選択ゲ
ート （第１データ書込手段） ６４、６６ ライトレジスタ奇数選択ゲ
ート （第２データ書込手段）
トデータ転送手段） ３、４、７、８ ライト転送ゲート（第２ライ
トデータ転送手段） １１、１２、６７〜７０ ライトレジスタ選択ゲート １３、１４、１７、１８ リード転送ゲート（第１リ
ードデータ転送手段） １５、１６、１９、２０ リード転送ゲート（第２リ
ードデータ転送手段） ２１〜２８、７２〜８６ リード転送ゲート ３３、３４、９１、９２ リードＡレジスタ選択ゲー
ト ３５、３６、９３、９４ リードＢレジスタ選択ゲー
ト ３７、９５ メモリセルアレイ部 ４０、１００ ライトバス ４１、１０１ リードバスＡ ４２、１０２ リードバスＢ ５１〜５８ ライト転送ゲート ６３、６５ ライトレジスタ偶数選択ゲ
ート （第１データ書込手段） ６４、６６ ライトレジスタ奇数選択ゲ
ート （第２データ書込手段）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/4197
Claims (6)
- 【請求項１】 １本のライトバスと、複数本（ｋ本（ｋ
は２以上の整数））のリードバスと、複数のビット線対
を有するメモリセルアレイ部と、前記ライトバスからデ
ータが入力される複数個のライトレジスタと、前記複数
本のリードバスに対応して各々複数個設けられた複数組
のリードレジスタとを備えた半導体記憶装置において、 前記複数個のライトレジスタは各々前記メモリセルアレ
イ部の対応するビット線対に接続されると共に、 前記複数個のライトレジスタをｋ個で１組として、 前記ライトバスのデータを各組の１番目のライトレジス
タに転送する第１のデータ書込手段と、 前記ライトバスのデータを各組の１＋ｉ番目（ｉ＝１…
ｋ−１）のビット線対に転送する第２…第ｋのデータ書
込手段と、 前記メモリセルアレイ部のビット線対をｋ本で１組とし
て、 前記メモリセルアレイ部の各組の１番目のビット線対の
データを前記複数組のリードレジスタに転送可能な第１
のリードデータ転送手段と、 前記メモリセルアレイ部の各組の１＋ｉ番目のビット線
対のデータを前記複数組のリードレジスタに転送可能な
第２…第ｋのリードデータ転送手段とを備えたことを特
徴とする半導体記憶装置。 - 【請求項２】 １本のライトバスから順次データを第１
のデータ書込手段により各組の１番目のライトレジスタ
に入力した後、前記ライトバスに順次入力されるデータ
を第（１＋ｉ）のデータ書込手段により各組の１＋ｉ番
目のライトレジスタに入力することを繰返し、その後、
各ライトレジスタに入力されたデータをメモリセルアレ
イ部の各ビット線対に書き込み、 その後、前記メモリセルアレイ部の各組の１番目のビッ
ト線対のデータを第１のリードデータ転送手段により、
データの読み出しに使用するリードバスに対応する１組
のリードレジスタに転送し、順次前記リードバスから読
み出し、次いで、前記メモリセルアレイ部の各組の１＋
ｉ番目のビット線対のデータを順次第（１＋ｉ）のリー
ドデータ転送手段により前記１組のリードレジスタに転
送し、順次前記リードバスから読み出すことを繰返し
て、前記メモリセルアレイ部の各ビット線対のデータを
読み出すことを特徴とする請求項１記載の半導体記憶装
置の制御方法。 - 【請求項３】 リードバスの本数は２本であることを特
徴とする請求項１又は請求項２記載の半導体記憶装置又
は半導体記憶装置の制御方法。 - 【請求項４】 １本のライトバスと、ｋ本（ｋは１以上
の整数）のリードバスと、複数のビット線対を有するメ
モリセルアレイ部と、前記ライトバスからデータが入力
される複数個のライトレジスタと、前記ｋ本のリードバ
スに対応して各々複数個設けられた１組又は複数組のリ
ードレジスタと、前記ライトバスからデータが入力され
前記ｋ本のリードバスにデータが出力されるラインレジ
スタとを備えた半導体記憶装置において、 前記複数個のライトレジスタは各々前記メモリセルアレ
イ部の対応するビット線対に接続されると共に、 前記複数個のライトレジスタを（ｋ＋１）個で１組とし
て、 前記ライトバスのデータを各組の１番目のライトレジス
タに転送する第１のデータ書込手段と、 前記ライトバスのデータを各組の１＋ｉ番目（ｉ＝１，
……ｋ）のビット線対に転送する第２……第（ｋ＋１）
のデータ書込手段と、 前記メモリセルアレイ部のビット線対を（ｋ＋１）本で
１組として、 前記メモリセルアレイ部の各組の１番目のビット線対の
データを前記１組又は複数組のリードレジスタに転送可
能な第１のリードデータ転送手段と、 前記メモリセルアレイ部の各組の１＋ｉ番目のビット線
対のデータを前記１組又は複数組のリードレジスタに転
送可能な第２……第（ｋ＋１）のリードデータ転送手段
とを備えたことを特徴とする半導体記憶装置。 - 【請求項５】 １本のライトバスから先ず順次データを
ラインレジスタに入力した後、前記ライトバスに順次入
力されるデータを第１のデータ書込手段により各組の１
番目のライトレジスタに入力し、その後、前記ライトバ
スに順次入力されるデータを第（１＋ｉ）のデータ書込
手段により各組の１＋ｉ番目のライトレジスタに入力す
ることを繰り返し、その後、各ライトレジスタに入力さ
れたデータをメモリセルアレイ部の各ビット線対に書き
込み、 その後、前記ラインレジスタのデータを順次リードバス
に読み出しながら、前記メモリセルアレイ部の各組の１
番目のビット線対のデータを第１のリード転送手段によ
り、データの読み出しに使用するリードバスに対応する
１組のリードレジスタに転送し、順次前記リードバスか
ら読み出し、次いで、前記メモリセルアレイ部の各組の
１＋ｉ番目のビット線対のデータを順次第（１＋ｉ）の
リード転送手段により、前記１組のリードレジスタに転
送し、順次前記リードバスから読み出すことを繰り返し
て、前記メモリセルアレイ部の各ビット線対のデータを
読み出すことを特徴とする請求項４記載の半導体記憶装
置の制御方法。 - 【請求項６】 リードバスの本数ｋは１本であることを
特徴とする請求項４または請求項５記載の半導体記憶装
置又は半導体記憶装置の制御方法。
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| JP27999393A JP3319637B2 (ja) | 1993-11-10 | 1993-11-10 | 半導体記憶装置及びその制御方法 |
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| JP27999393A Expired - Fee Related JP3319637B2 (ja) | 1993-11-10 | 1993-11-10 | 半導体記憶装置及びその制御方法 |
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| JP3183184B2 (ja) * | 1996-08-09 | 2001-07-03 | 日本電気株式会社 | クロック同期型半導体記憶装置 |
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| US6011744A (en) | 1997-07-16 | 2000-01-04 | Altera Corporation | Programmable logic device with multi-port memory |
| US6020760A (en) * | 1997-07-16 | 2000-02-01 | Altera Corporation | I/O buffer circuit with pin multiplexing |
| US5889726A (en) * | 1997-11-17 | 1999-03-30 | Micron Electronics, Inc. | Apparatus for providing additional latency for synchronously accessed memory |
| US6192459B1 (en) | 1998-03-23 | 2001-02-20 | Intel Corporation | Method and apparatus for retrieving data from a data storage device |
| JP3881477B2 (ja) | 1999-09-06 | 2007-02-14 | 沖電気工業株式会社 | シリアルアクセスメモリ |
| JP3446700B2 (ja) | 1999-12-20 | 2003-09-16 | 日本電気株式会社 | 複数ラインバッファ型メモリｌｓｉ |
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|---|---|---|---|---|
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| KR950003605B1 (ko) * | 1990-04-27 | 1995-04-14 | 가부시키가이샤 도시바 | 반도체 기억장치 |
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1993
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-
1994
- 1994-10-05 US US08/318,331 patent/US5530670A/en not_active Expired - Fee Related
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