JPH10111828A - メモリシステム、データ転送方法 - Google Patents
メモリシステム、データ転送方法Info
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- JPH10111828A JPH10111828A JP8257127A JP25712796A JPH10111828A JP H10111828 A JPH10111828 A JP H10111828A JP 8257127 A JP8257127 A JP 8257127A JP 25712796 A JP25712796 A JP 25712796A JP H10111828 A JPH10111828 A JP H10111828A
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- General Physics & Mathematics (AREA)
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- Memory System (AREA)
Abstract
(57)【要約】
【課題】 アクセスがどのバンクにどのような順番で行
われたとしてもクロックパルス周波数に比べて実質的に
バンド幅が低下することを未然に防止せしめ、読み出し
動作のみならず、書き込み動作でもシームレスな動作が
可能であるＤＲＡＭで構成されたメモリシステムを提供
すること。 【解決手段】 読み出し、書き込みにプリフェッチ機構
を適用して、メモリアレイとデータを早期に分離し、メ
モリアレイ中で次の読み出しに必要な操作である活性化
・プリフェッチ等の動作がアクセス速度の低下要因にな
らないようにする。アレイタイムコンスタントの２倍の
データをプレフェッチすることによって、単一バンク構
成によりいかなるロウアクセスがなされてもシームレス
動作を読み出し、書き込みの両方を同時に実現するもの
である。
われたとしてもクロックパルス周波数に比べて実質的に
バンド幅が低下することを未然に防止せしめ、読み出し
動作のみならず、書き込み動作でもシームレスな動作が
可能であるＤＲＡＭで構成されたメモリシステムを提供
すること。 【解決手段】 読み出し、書き込みにプリフェッチ機構
を適用して、メモリアレイとデータを早期に分離し、メ
モリアレイ中で次の読み出しに必要な操作である活性化
・プリフェッチ等の動作がアクセス速度の低下要因にな
らないようにする。アレイタイムコンスタントの２倍の
データをプレフェッチすることによって、単一バンク構
成によりいかなるロウアクセスがなされてもシームレス
動作を読み出し、書き込みの両方を同時に実現するもの
である。
Description
【０００１】
【発明の属する技術分野】本願発明はＤＲＡＭシステム
（ＤＲＡＭで構成されたメモリアレイシステム）の新規
な動作及びアーキテクチャに関するものである。より具
体的にいうと、本願発明はＤＲＡＭシステムにおいてデ
ータバンド幅の低下を極力回避し、高速動作可能とする
ＤＲＡＭシステムの新規な動作及びアーキテクチャに関
するものである。
（ＤＲＡＭで構成されたメモリアレイシステム）の新規
な動作及びアーキテクチャに関するものである。より具
体的にいうと、本願発明はＤＲＡＭシステムにおいてデ
ータバンド幅の低下を極力回避し、高速動作可能とする
ＤＲＡＭシステムの新規な動作及びアーキテクチャに関
するものである。
【０００２】
【従来技術】ＤＲＡＭは極めて簡単な構成によって安
価、かつ、大容量のメモリシステムを構成することが可
能である。従って、コンピュータシステムに使用するメ
モリ素子としてはこの点では最適である。一方、ＤＲＡ
Ｍの転送速度（バンド幅といい、一般にデータ幅とクロ
ックレートとの積で表す）は同様のメモリ素子であるＳ
ＲＡＭに比べて遅い。ＤＲＡＭのバンド幅は最近のＭＰ
Ｕのスピードの向上に追従することができず、コンピュ
ータシステムの性能向上における一つの阻害要因となっ
ている。このために、従来からＤＲＡＭのバンド幅を向
上させるためにさまざまな工夫がなされて来た。
価、かつ、大容量のメモリシステムを構成することが可
能である。従って、コンピュータシステムに使用するメ
モリ素子としてはこの点では最適である。一方、ＤＲＡ
Ｍの転送速度（バンド幅といい、一般にデータ幅とクロ
ックレートとの積で表す）は同様のメモリ素子であるＳ
ＲＡＭに比べて遅い。ＤＲＡＭのバンド幅は最近のＭＰ
Ｕのスピードの向上に追従することができず、コンピュ
ータシステムの性能向上における一つの阻害要因となっ
ている。このために、従来からＤＲＡＭのバンド幅を向
上させるためにさまざまな工夫がなされて来た。
【０００３】代表的なものはシンクロナスＤＲＡＭ（Ｓ
ＤＲＡＭ）やランバスＤＲＡＭ（ＲＤＲＡＭ）といわれ
るものであり、これらは高速クロックに同期して連続し
たアドレスのデータの読み書きを行う方式を採用する。
高速クロックを使用するこれらの方式においては、理論
的には入出力部分をクロックの動作速度である１００〜
２５０ＭＨｚ（ＳＤＲＡＭ）、５００〜６００ＭＨｚ
（ＲＤＲＡＭ）で動作させることが可能である。しか
し、入出力部分に接続されたメモリアレイ部分において
はアレイの活性化、プリチャージ等の動作が必要とな
る。従って、入出力部分とメモリアレイを含むメモリシ
ステム全体のバンド幅としては著しい低下を起こす。例
えば、ＳＤＲＡＭにおいて典型的な数値は２００ＭＨｚ
のクロックを用いた場合、１６ビット（２バイト）のデ
ータ幅の場合入出力部分におけるバンド幅は４００ＭＢ
／Ｓ（１秒当たり４００ＭＢ）を実現することが可能で
あるが、メモリアレイにおけるアレイの活性化、プリチ
ャージ時間を含めるとバンド幅は１４６ＭＢ／Ｓと約３
分の１に低下してしまう。これは、４ビットの連続した
データ読み出し、書き込みを行うためには２回ずつのア
レイ活性化、プリチャージが必要となる結果、合計２２
クロック周期分がこれらの作業に消費されるためであ
る。また、ＲＤＲＡＭにおいても全く同様である。つま
り、５００ＭＨｚの高速クロック周期を生かすことがで
きず、実働速度はその２５％〜４０％程度となってしま
う。また、ＲＤＲＡＭの場合、ヒットミスが生じると極
端な時間（例えは、１４０ｎｓ）を必要とし、バンド幅
は極端な低下を生じる。
ＤＲＡＭ）やランバスＤＲＡＭ（ＲＤＲＡＭ）といわれ
るものであり、これらは高速クロックに同期して連続し
たアドレスのデータの読み書きを行う方式を採用する。
高速クロックを使用するこれらの方式においては、理論
的には入出力部分をクロックの動作速度である１００〜
２５０ＭＨｚ（ＳＤＲＡＭ）、５００〜６００ＭＨｚ
（ＲＤＲＡＭ）で動作させることが可能である。しか
し、入出力部分に接続されたメモリアレイ部分において
はアレイの活性化、プリチャージ等の動作が必要とな
る。従って、入出力部分とメモリアレイを含むメモリシ
ステム全体のバンド幅としては著しい低下を起こす。例
えば、ＳＤＲＡＭにおいて典型的な数値は２００ＭＨｚ
のクロックを用いた場合、１６ビット（２バイト）のデ
ータ幅の場合入出力部分におけるバンド幅は４００ＭＢ
／Ｓ（１秒当たり４００ＭＢ）を実現することが可能で
あるが、メモリアレイにおけるアレイの活性化、プリチ
ャージ時間を含めるとバンド幅は１４６ＭＢ／Ｓと約３
分の１に低下してしまう。これは、４ビットの連続した
データ読み出し、書き込みを行うためには２回ずつのア
レイ活性化、プリチャージが必要となる結果、合計２２
クロック周期分がこれらの作業に消費されるためであ
る。また、ＲＤＲＡＭにおいても全く同様である。つま
り、５００ＭＨｚの高速クロック周期を生かすことがで
きず、実働速度はその２５％〜４０％程度となってしま
う。また、ＲＤＲＡＭの場合、ヒットミスが生じると極
端な時間（例えは、１４０ｎｓ）を必要とし、バンド幅
は極端な低下を生じる。
【０００４】上述したように、これらの方式でバンド幅
を低下させる大きな要因はメモリアレイに必要な活性
化、プリチャージによるものである。そこで、これらの
方式においては複数のバンク（メモリアレイのブロッ
ク）を用意し、各バンクをそれぞれ独立に活性化・プリ
チャージができるようにする。そして、ある一つのバン
クにアクセスする間に他のバンクの活性化・プリチャー
ジを実施することによって、活性化・プリチャージの時
間を見掛け上隠し、バンド幅の向上を図っている。この
ような方式の代表的な例がSyncLink方式である(NIKKEI
MICRODEVICES 1995年8月号 152頁)。この方式は読み出
しと書き込みを独立に行うのであるが、メモリアレイは
複数のバンクに分割されている。このような方式におい
ては、アクセスが順次異なったバンクに対して行われる
ときは、シームレスな動作が保証されるが、同一のバン
クに対して連続して行われる場合はシームレス動作はで
きない。従って、このような場合を考えると平均のデー
タレートは大幅に低下する。
を低下させる大きな要因はメモリアレイに必要な活性
化、プリチャージによるものである。そこで、これらの
方式においては複数のバンク（メモリアレイのブロッ
ク）を用意し、各バンクをそれぞれ独立に活性化・プリ
チャージができるようにする。そして、ある一つのバン
クにアクセスする間に他のバンクの活性化・プリチャー
ジを実施することによって、活性化・プリチャージの時
間を見掛け上隠し、バンド幅の向上を図っている。この
ような方式の代表的な例がSyncLink方式である(NIKKEI
MICRODEVICES 1995年8月号 152頁)。この方式は読み出
しと書き込みを独立に行うのであるが、メモリアレイは
複数のバンクに分割されている。このような方式におい
ては、アクセスが順次異なったバンクに対して行われる
ときは、シームレスな動作が保証されるが、同一のバン
クに対して連続して行われる場合はシームレス動作はで
きない。従って、このような場合を考えると平均のデー
タレートは大幅に低下する。
【０００５】これら従来の手法による高速化はアクセス
が必ず異なったバンクに順次なされることが前提とな
る。なぜならば、ある一つのバンクにアクセスがなされ
た後に、再度連続して同じバンクにアクセスがなされた
場合は依然としてそのバンクに係わるメモリセルの活性
化・プリチャージを行う必要があり、これらの過程を隠
すことはできないからである。ところが、データのアク
セスはかならずしも交互に他のバンクに対してなされる
ものではないことは周知である。従って、このような交
互バンクアクセス方式とも呼べるような解決方法は抜本
的なものではない。加えて、バンクを複数設定するとい
うことは実装コストや製品テストのコストに反映し不利
である。
が必ず異なったバンクに順次なされることが前提とな
る。なぜならば、ある一つのバンクにアクセスがなされ
た後に、再度連続して同じバンクにアクセスがなされた
場合は依然としてそのバンクに係わるメモリセルの活性
化・プリチャージを行う必要があり、これらの過程を隠
すことはできないからである。ところが、データのアク
セスはかならずしも交互に他のバンクに対してなされる
ものではないことは周知である。従って、このような交
互バンクアクセス方式とも呼べるような解決方法は抜本
的なものではない。加えて、バンクを複数設定するとい
うことは実装コストや製品テストのコストに反映し不利
である。
【０００６】複数バンクを設ける方法の欠点にかんがみ
て、発明者らは "A Full Bit Prefetch Architecture F
or Synchrnous DRAM's" (IEEE JSSC, Vol. SC-30, No.9
(1995.9), pp 998-1005）、及び、特願平０７−２８３
８４９号において、メモリアレイに接続されている２５
６本のビットラインのうち３２本を一つのセットとして
それぞれにローカルラッチを設け合計８つのデータビッ
トをラッチし、８つのローカルラッチをさらにローカル
バッファに接続しデータを直列にバースト転送するとい
う機構を開示する。この読み出し機構はローカルラッチ
に予めデータをフェッチしておくことからプリフェッチ
方式と呼ばれる。この方式はＳＤＲＡＭからの読み出し
に限っていえば、バンド幅の低下を十分に補償でき、シ
ームレスな動作（データとデータの転送との間に無駄な
クロック周期が存在しない状態）を可能ならしめる。し
かしながら、この方式によれば書き込み時はシームレス
の動作を実現できなかった。
て、発明者らは "A Full Bit Prefetch Architecture F
or Synchrnous DRAM's" (IEEE JSSC, Vol. SC-30, No.9
(1995.9), pp 998-1005）、及び、特願平０７−２８３
８４９号において、メモリアレイに接続されている２５
６本のビットラインのうち３２本を一つのセットとして
それぞれにローカルラッチを設け合計８つのデータビッ
トをラッチし、８つのローカルラッチをさらにローカル
バッファに接続しデータを直列にバースト転送するとい
う機構を開示する。この読み出し機構はローカルラッチ
に予めデータをフェッチしておくことからプリフェッチ
方式と呼ばれる。この方式はＳＤＲＡＭからの読み出し
に限っていえば、バンド幅の低下を十分に補償でき、シ
ームレスな動作（データとデータの転送との間に無駄な
クロック周期が存在しない状態）を可能ならしめる。し
かしながら、この方式によれば書き込み時はシームレス
の動作を実現できなかった。
【０００７】次に、発明者は "A Full Bit Prefetch DR
AM Sensing Circuit" (IEEE JSSC,Vol. SC-31, No.6 (1
996.6), pp 762-772 ）において、単一のＣＡＳアクセ
スによってフルバーストのリードデータがＩ／Ｏセンス
アンプにラッチされる構成を示した。この構成によれ
ば、データバーストサイクルの始まる２クロック前から
プリチャージを開始することができる。このように、プ
リチャージを早いタイミングで開始できるので、従前の
データのバーストリードを行っている間に、次のＲＡ
Ｓ、ＣＡＳアクセスが可能である。バースト長として８
ビットを採用すれば、同一バンク内に対するアクセスで
あってもシームレスのリード動作が可能である。しか
し、この方法でも書き込みにおけるシームレス動作は保
証できない。
AM Sensing Circuit" (IEEE JSSC,Vol. SC-31, No.6 (1
996.6), pp 762-772 ）において、単一のＣＡＳアクセ
スによってフルバーストのリードデータがＩ／Ｏセンス
アンプにラッチされる構成を示した。この構成によれ
ば、データバーストサイクルの始まる２クロック前から
プリチャージを開始することができる。このように、プ
リチャージを早いタイミングで開始できるので、従前の
データのバーストリードを行っている間に、次のＲＡ
Ｓ、ＣＡＳアクセスが可能である。バースト長として８
ビットを採用すれば、同一バンク内に対するアクセスで
あってもシームレスのリード動作が可能である。しか
し、この方法でも書き込みにおけるシームレス動作は保
証できない。
【０００８】
【発明が解決しようとする課題】本願発明の第一の目的
はクロックパルス周波数に比べて実質的にバンド幅が低
下することを未然に防止せしめた、ＤＲＡＭシステムを
提供することである。本願発明のこの目的は、つまり、
入出力回路におけるバンド幅と同等なバンド幅をメモリ
システム全体で実現することである。本願発明の第二の
目的はアクセスがどのバンクにどのような順番で行われ
たとしても上述した第一の目的が達成できるようなＤＲ
ＡＭで構成されたメモリシステムを提供することであ
る。本願発明の第三の目的は読み出し動作のみならず、
書き込み動作でもシームレスな動作が可能であるＤＲＡ
Ｍで構成されたメモリシステムを提供することである。
本願発明の第四の目的は読み出しと書き込みを上述のシ
ームレスで同時進行できる機能を提供することである。
本願発明の第五の目的はプリフェッチ方式を改良して上
述した第一から第四の目的を実現するＤＲＡＭで構成さ
れたメモリシステムを構成することである。
はクロックパルス周波数に比べて実質的にバンド幅が低
下することを未然に防止せしめた、ＤＲＡＭシステムを
提供することである。本願発明のこの目的は、つまり、
入出力回路におけるバンド幅と同等なバンド幅をメモリ
システム全体で実現することである。本願発明の第二の
目的はアクセスがどのバンクにどのような順番で行われ
たとしても上述した第一の目的が達成できるようなＤＲ
ＡＭで構成されたメモリシステムを提供することであ
る。本願発明の第三の目的は読み出し動作のみならず、
書き込み動作でもシームレスな動作が可能であるＤＲＡ
Ｍで構成されたメモリシステムを提供することである。
本願発明の第四の目的は読み出しと書き込みを上述のシ
ームレスで同時進行できる機能を提供することである。
本願発明の第五の目的はプリフェッチ方式を改良して上
述した第一から第四の目的を実現するＤＲＡＭで構成さ
れたメモリシステムを構成することである。
【０００９】
【課題を解決するための手段】本願発明においては読み
出し、書き込みにプリフェッチ機構を適用して、メモリ
アレイとデータを早期に分離し、メモリアレイ中で次の
読み出しに必要な操作である活性化・プリフェッチ等の
動作がアクセス速度の低下要因にならないようにするも
のである。また、アレイタイムコンスタントの２倍のデ
ータをプリフェッチすることによって、単一バンク構成
によりいかなるロウアクセスがなされてもシームレス動
作を読み出し、書き込みの両方を同時に実現するもので
ある。
出し、書き込みにプリフェッチ機構を適用して、メモリ
アレイとデータを早期に分離し、メモリアレイ中で次の
読み出しに必要な操作である活性化・プリフェッチ等の
動作がアクセス速度の低下要因にならないようにするも
のである。また、アレイタイムコンスタントの２倍のデ
ータをプリフェッチすることによって、単一バンク構成
によりいかなるロウアクセスがなされてもシームレス動
作を読み出し、書き込みの両方を同時に実現するもので
ある。
【００１０】より具体的には、本願発明に係わるメモリ
システムは、複数の記憶素子からなるメモリアレイと、
外部からデータを入力するための入力データパスと、外
部にデータを出力するための出力データパスと、メモリ
アレイと上記データパスに介在する入力データビット格
納機構と、メモリアレイと出力データパスとに介在する
出力データビット格納機構とを有し、メモリアレイから
読み出されたデータビットはこのデータビット格納機構
に保持され、出力データパスを介して外部に対して出力
可能な状態にされるとともに、メモリアレイ中で次の読
み出しに必要な操作である活性化・プリフェッチ等のサ
イクルが行われるメモリシステムに関するものである。
また、かかるメモリシステムを利用して、本願発明はメ
モリアレイから出力データビット格納機構に対して予め
データビットを転送しておいて第一のバースト出力を行
い、その間に、メモリアレイ中で次の読み出しに必要な
操作を行い、及び、次の読み出しアドレスを確定し、そ
の後、メモリアレイから出力データビット格納機構に対
してさらにデータビットを転送して第二のバースト出力
を上記第一のバースト出力に対してシームレスで行うも
のである。書き込みを行う場合には、入力データビット
格納手段に対して外部からデータビットを格納し、入力
データビット格納手段から上記メモリアレイに対してデ
ータビットを格納するが、このステップは、第一のバー
スト出力及び上記第二のバースト出力のタイミングに左
右されることなく行うことができる。これは、入力デー
タビット格納手段と出力データビット格納手段がそれぞ
れ独立に動作可能だからである。
システムは、複数の記憶素子からなるメモリアレイと、
外部からデータを入力するための入力データパスと、外
部にデータを出力するための出力データパスと、メモリ
アレイと上記データパスに介在する入力データビット格
納機構と、メモリアレイと出力データパスとに介在する
出力データビット格納機構とを有し、メモリアレイから
読み出されたデータビットはこのデータビット格納機構
に保持され、出力データパスを介して外部に対して出力
可能な状態にされるとともに、メモリアレイ中で次の読
み出しに必要な操作である活性化・プリフェッチ等のサ
イクルが行われるメモリシステムに関するものである。
また、かかるメモリシステムを利用して、本願発明はメ
モリアレイから出力データビット格納機構に対して予め
データビットを転送しておいて第一のバースト出力を行
い、その間に、メモリアレイ中で次の読み出しに必要な
操作を行い、及び、次の読み出しアドレスを確定し、そ
の後、メモリアレイから出力データビット格納機構に対
してさらにデータビットを転送して第二のバースト出力
を上記第一のバースト出力に対してシームレスで行うも
のである。書き込みを行う場合には、入力データビット
格納手段に対して外部からデータビットを格納し、入力
データビット格納手段から上記メモリアレイに対してデ
ータビットを格納するが、このステップは、第一のバー
スト出力及び上記第二のバースト出力のタイミングに左
右されることなく行うことができる。これは、入力デー
タビット格納手段と出力データビット格納手段がそれぞ
れ独立に動作可能だからである。
【００１１】
【発明の実施の態様】シームレスな動作を実現するため
の条件は、ＲＡＳ−ＣＡＳ遅延（ｔRCD)とＲＡＳプリチ
ャージ時間（ｔRP）との合計がバースト長（ＬB）より
も小さいとき、つまり、 ｔRCD＋ｔRP＜ＬB ・・・・ （１） を具備することが必要である。ここで、上記それぞれの
時間は実際はクロックの周期数で表される時間である。
そして、このときにどのようなロウアドレス間でデータ
のアクセスが行われたとしてもシームレス動作が可能と
なる。つまり、アレイの活性化、プリチャージを含んで
いたとしても連続した読み出し・書き込みが可能となる
のである。
の条件は、ＲＡＳ−ＣＡＳ遅延（ｔRCD)とＲＡＳプリチ
ャージ時間（ｔRP）との合計がバースト長（ＬB）より
も小さいとき、つまり、 ｔRCD＋ｔRP＜ＬB ・・・・ （１） を具備することが必要である。ここで、上記それぞれの
時間は実際はクロックの周期数で表される時間である。
そして、このときにどのようなロウアドレス間でデータ
のアクセスが行われたとしてもシームレス動作が可能と
なる。つまり、アレイの活性化、プリチャージを含んで
いたとしても連続した読み出し・書き込みが可能となる
のである。
【００１２】以下、上式の右辺ｔRCD＋ｔRPは、メモリ
アレイのアクセスに必要な最小時間であるから、アレイ
タイムコンスタントと呼ぶ。通常の使用時においては、
読み出しと書き込みが交互に行われることを想定する
と、実際のシームレス動作の条件は ２（ｔRCD＋ｔRP）＜ＬB ・・・・ （２） と定義できる。
アレイのアクセスに必要な最小時間であるから、アレイ
タイムコンスタントと呼ぶ。通常の使用時においては、
読み出しと書き込みが交互に行われることを想定する
と、実際のシームレス動作の条件は ２（ｔRCD＋ｔRP）＜ＬB ・・・・ （２） と定義できる。
【００１３】以上の条件を実現するために、本願発明に
係わるＤＲＡＭで構成されるメモリシステムはメモリア
レイとデータの入出力回路をラッチ等を介して接続する
ことによってその動作を分離することを特徴としてい
る。さらに、入力回路と出力回路とを分離することによ
って、独立した動作を保証し、読み出しと書き込みの交
互繰返しにもバンド幅の低下を引き起こさない構成とし
ている。
係わるＤＲＡＭで構成されるメモリシステムはメモリア
レイとデータの入出力回路をラッチ等を介して接続する
ことによってその動作を分離することを特徴としてい
る。さらに、入力回路と出力回路とを分離することによ
って、独立した動作を保証し、読み出しと書き込みの交
互繰返しにもバンド幅の低下を引き起こさない構成とし
ている。
【００１４】図１に本願発明に係わる実施例の模式図を
記載する。ここで、メモリアレイ１、２と入力回路２
０、出力回路３０とは読み出し／書き込み用のラッチ１
０を介して接続されている。入力回路２０、出力回路３
０はそれぞれレシーバ及び入力ピン２１、出力バッファ
及び出力ピン３１を介して外部と接続される。入力及び
出力には４個の入力ラッチ２６、２７、２８、２９が、
また、出力ラッチ４６、４７、４８、４９がそれぞれ設
置される。これらの入力ラッチ、出力ラッチは複数の入
力データパス２２、２３、２４、２５及び出力データパ
ス３２、３３、３４、３５から構成される。
記載する。ここで、メモリアレイ１、２と入力回路２
０、出力回路３０とは読み出し／書き込み用のラッチ１
０を介して接続されている。入力回路２０、出力回路３
０はそれぞれレシーバ及び入力ピン２１、出力バッファ
及び出力ピン３１を介して外部と接続される。入力及び
出力には４個の入力ラッチ２６、２７、２８、２９が、
また、出力ラッチ４６、４７、４８、４９がそれぞれ設
置される。これらの入力ラッチ、出力ラッチは複数の入
力データパス２２、２３、２４、２５及び出力データパ
ス３２、３３、３４、３５から構成される。
【００１５】図２に図１に示した回路の詳細を開示す
る。読み出し／書き込み用のラッチ１０は実際は読み出
し用ラッチ１２と書き込み用ラッチ１１に分離される。
それぞれのデータパス２２〜２５及び３２〜３５にはそ
れぞれ４つのラッチが接続されている。この例ではデー
タパスは４本あり、それぞれのデータパスに４つのラッ
チが接続されているから書き込みラッチ／読み出しラッ
チとも計１６個が２５６個のビット線に配分されている
ことになる。つまり、言いかえれば、１６個のビット線
に一つのラッチが配置されているという構成をとる。
る。読み出し／書き込み用のラッチ１０は実際は読み出
し用ラッチ１２と書き込み用ラッチ１１に分離される。
それぞれのデータパス２２〜２５及び３２〜３５にはそ
れぞれ４つのラッチが接続されている。この例ではデー
タパスは４本あり、それぞれのデータパスに４つのラッ
チが接続されているから書き込みラッチ／読み出しラッ
チとも計１６個が２５６個のビット線に配分されている
ことになる。つまり、言いかえれば、１６個のビット線
に一つのラッチが配置されているという構成をとる。
【００１６】２５６本のビットラインの集合ごとに配置
するラッチの個数はタイムアレイコンスタントとクロッ
ク周波数との関係で定まる。例えば、通常の１６〜６４
ＭｂのＤＲＡＭではアレイタイムコンスタントは３２ｎ
ｓであり、データのクロックが２５０ＭＨｚ（４ｎｓ）
である場合、上述した式（２）より１６ビットのバース
ト転送を行えばいいことがわかる。従って、そのために
は、２５６本のビットラインの集合ごとに１６のラッチ
を設け、プリフェッチを行い、１６ビットのバースト転
送に備える必要がある。このように、図２の構成は想定
したアレイタイムコンスタント及びクロック周波数から
導かれた一例であり、本願発明は図２の態様に限定され
るものではない。
するラッチの個数はタイムアレイコンスタントとクロッ
ク周波数との関係で定まる。例えば、通常の１６〜６４
ＭｂのＤＲＡＭではアレイタイムコンスタントは３２ｎ
ｓであり、データのクロックが２５０ＭＨｚ（４ｎｓ）
である場合、上述した式（２）より１６ビットのバース
ト転送を行えばいいことがわかる。従って、そのために
は、２５６本のビットラインの集合ごとに１６のラッチ
を設け、プリフェッチを行い、１６ビットのバースト転
送に備える必要がある。このように、図２の構成は想定
したアレイタイムコンスタント及びクロック周波数から
導かれた一例であり、本願発明は図２の態様に限定され
るものではない。
【００１７】本願発明ではデータをラッチしている間に
メモリアレイの活性化・プリチャージを行う。この点
は、上述した先行技術と同様である。図２に示した実施
態様では、アレイタイムコンスタント３２ｎｓの間に、
１６ビットをラッチする。ラッチから４本の出力データ
パスへの出力は１６ｎｓに１ビットずつ４ビット幅で、
各出力データパス３２〜３５に接続された読み出しバッ
ファ３６、３７、３８、３９を通じて行われる。外部へ
の読み出しは出力ラッチと出力バッファを用いて、各出
力データパスから漸次４ｎｓ（２５０ＭＨｚ）ごとにな
される。これによって、１６ビットバースト出力を計６
４ｎｓで完了でき、上記（２）式を満たすことが可能と
なる。
メモリアレイの活性化・プリチャージを行う。この点
は、上述した先行技術と同様である。図２に示した実施
態様では、アレイタイムコンスタント３２ｎｓの間に、
１６ビットをラッチする。ラッチから４本の出力データ
パスへの出力は１６ｎｓに１ビットずつ４ビット幅で、
各出力データパス３２〜３５に接続された読み出しバッ
ファ３６、３７、３８、３９を通じて行われる。外部へ
の読み出しは出力ラッチと出力バッファを用いて、各出
力データパスから漸次４ｎｓ（２５０ＭＨｚ）ごとにな
される。これによって、１６ビットバースト出力を計６
４ｎｓで完了でき、上記（２）式を満たすことが可能と
なる。
【００１８】次に、書き込み動作については入力で図１
の２６、２７、２８、２９で示した４ビットのラッチを
設ける。この４ビットラッチは１６ｎｓごとに入力デー
タパスをドライブして、４ビット幅で書き込みラッチ１
１にビットをストアする。１６ビットすべてがそろった
後に、アレイに書き込みを行う。
の２６、２７、２８、２９で示した４ビットのラッチを
設ける。この４ビットラッチは１６ｎｓごとに入力デー
タパスをドライブして、４ビット幅で書き込みラッチ１
１にビットをストアする。１６ビットすべてがそろった
後に、アレイに書き込みを行う。
【００１９】図２に示した回路の動作の詳細について述
べる。読み出しが行われる場合にはスイッチＲＧ（Ｕ）
６１またはＲＧ（Ｌ）６２のいずれかがハイになる。こ
こで、ＲＧ（Ｕ）６１がハイになった場合はメモリアレ
イ１が選択されている場合であり、また、ＲＧ（Ｌ）６
２がハイになり、メモリアレイ２が選択されている場合
である。図３に読み出しの場合で、ＲＧ（Ｕ）６１がハ
イになったときのタイミングチャートを示す。ＲＧ
（Ｕ）６１がハイになることによって、メモリアレイ１
に接続されたセンスアンプのＴＲＵＥ（Ｔ）／ＣＯＭＰ
ＬＥＭＥＮＴ（Ｃ）線がスイッチＲＧ（Ｕ）６１を介し
て読み出しラッチ４２に接続される状態となる。一方、
ＲＧ（Ｌ）６２はハイの状態にはないので、メモリアレ
イ２は読み出しラッチ４２に接続されることはない。こ
のような状態ではあらかじめセンスアンプから読み出し
ラッチ４２に１ビットのデータがラッチされる。読み出
しラッチ４２はセンスアンプの１６ビットごとに一つも
うけられており、従って、メモリアレイ（２５６ビット
幅）について合計１６ビットもうけられている。そし
て、上述したように６４ビットに一つずつ外部出力のた
めの読み出しバッファ３６、３７、３８、３９が設けら
れており、各バッファはスイッチＲＧ１、ＲＧ２、ＲＧ
３、ＲＧ４によって各読み出しラッチ（４２以外は図示
せず）と接続されている。以下においては便宜上センス
アンプの６４ビット線の単位をブロックと呼ぶ。
べる。読み出しが行われる場合にはスイッチＲＧ（Ｕ）
６１またはＲＧ（Ｌ）６２のいずれかがハイになる。こ
こで、ＲＧ（Ｕ）６１がハイになった場合はメモリアレ
イ１が選択されている場合であり、また、ＲＧ（Ｌ）６
２がハイになり、メモリアレイ２が選択されている場合
である。図３に読み出しの場合で、ＲＧ（Ｕ）６１がハ
イになったときのタイミングチャートを示す。ＲＧ
（Ｕ）６１がハイになることによって、メモリアレイ１
に接続されたセンスアンプのＴＲＵＥ（Ｔ）／ＣＯＭＰ
ＬＥＭＥＮＴ（Ｃ）線がスイッチＲＧ（Ｕ）６１を介し
て読み出しラッチ４２に接続される状態となる。一方、
ＲＧ（Ｌ）６２はハイの状態にはないので、メモリアレ
イ２は読み出しラッチ４２に接続されることはない。こ
のような状態ではあらかじめセンスアンプから読み出し
ラッチ４２に１ビットのデータがラッチされる。読み出
しラッチ４２はセンスアンプの１６ビットごとに一つも
うけられており、従って、メモリアレイ（２５６ビット
幅）について合計１６ビットもうけられている。そし
て、上述したように６４ビットに一つずつ外部出力のた
めの読み出しバッファ３６、３７、３８、３９が設けら
れており、各バッファはスイッチＲＧ１、ＲＧ２、ＲＧ
３、ＲＧ４によって各読み出しラッチ（４２以外は図示
せず）と接続されている。以下においては便宜上センス
アンプの６４ビット線の単位をブロックと呼ぶ。
【００２０】このようにブロックという概念を導入する
と、本願発明の構成は以下のようになる。つまり、２５
６ビット幅のセンスアンプは４つの６４ビット幅を単位
とするブロックによって構成されている。各ブロックに
は出力のために一つずつのバッファ（３６、３７、３
８、３９）が接続されている。これらのバッファは出力
の際の駆動力を増大させる機能はあるが、ビットをラッ
チする機能を有する必然性はない。各ブロックはそれぞ
れ４つの読み出しラッチ４２を有する。４つの読み出し
ラッチは各ブロックごとに接続されたバッファとスイッ
チＲＧ１、ＲＧ２、ＲＧ３、ＲＧ４を介して一つのデー
タパス（たとえば、３２）によって接続されている。Ｒ
Ｇ１、ＲＧ２、ＲＧ３、ＲＧ４は図３のタイミング図に
示されるように、ＲＧ（Ｕ）がハイになるタイミングの
４分の１の周期で漸次ハイにされる。たとえば、ＲＧ１
がハイになったときは、読み出しラッチ４２中にストア
されているビットがバッファ３６により外部に出力され
る（Ｄ１）。その次には、ＲＧ２がハイになる。そし
て、ＲＧ２に接続されている読み出しラッチ中にストア
されているビットがバッファ３６を介して外部に出力さ
れる（Ｄ２）。このような繰り返しがＲＧ３、ＲＧ４に
ついて漸次なされ、データＤ３、Ｄ４がバッファ３６を
介して外部に出力される。これらの操作が各ブロックに
ついて行われる。メモリアレイ全体（２５６ビット幅）
について４ブロックが設けられ、それに対応するバッフ
ァ、データパスともに４つずつ設けられているから、外
部への出力は図３に示したように４ビットずつが一つの
単位となる。つまり、それぞれのブロックでたとえばＲ
Ｇ１がハイになったときに相当するデータがバッファ３
６、３７、３８、３９を介して、これにそれぞれ接続さ
れた出力ラッチ４６、４７、４８、４９から並列に出力
される。図１に示すように、出力ラッチ４６、４７、４
８、４９は最終的には一つの出力ピン３１を介して外部
に出力されるから４つの並列なデータは４倍のクロック
を用いて少しずつタイミングを遅らせられて、バースト
モードで外部に出力されることになる。
と、本願発明の構成は以下のようになる。つまり、２５
６ビット幅のセンスアンプは４つの６４ビット幅を単位
とするブロックによって構成されている。各ブロックに
は出力のために一つずつのバッファ（３６、３７、３
８、３９）が接続されている。これらのバッファは出力
の際の駆動力を増大させる機能はあるが、ビットをラッ
チする機能を有する必然性はない。各ブロックはそれぞ
れ４つの読み出しラッチ４２を有する。４つの読み出し
ラッチは各ブロックごとに接続されたバッファとスイッ
チＲＧ１、ＲＧ２、ＲＧ３、ＲＧ４を介して一つのデー
タパス（たとえば、３２）によって接続されている。Ｒ
Ｇ１、ＲＧ２、ＲＧ３、ＲＧ４は図３のタイミング図に
示されるように、ＲＧ（Ｕ）がハイになるタイミングの
４分の１の周期で漸次ハイにされる。たとえば、ＲＧ１
がハイになったときは、読み出しラッチ４２中にストア
されているビットがバッファ３６により外部に出力され
る（Ｄ１）。その次には、ＲＧ２がハイになる。そし
て、ＲＧ２に接続されている読み出しラッチ中にストア
されているビットがバッファ３６を介して外部に出力さ
れる（Ｄ２）。このような繰り返しがＲＧ３、ＲＧ４に
ついて漸次なされ、データＤ３、Ｄ４がバッファ３６を
介して外部に出力される。これらの操作が各ブロックに
ついて行われる。メモリアレイ全体（２５６ビット幅）
について４ブロックが設けられ、それに対応するバッフ
ァ、データパスともに４つずつ設けられているから、外
部への出力は図３に示したように４ビットずつが一つの
単位となる。つまり、それぞれのブロックでたとえばＲ
Ｇ１がハイになったときに相当するデータがバッファ３
６、３７、３８、３９を介して、これにそれぞれ接続さ
れた出力ラッチ４６、４７、４８、４９から並列に出力
される。図１に示すように、出力ラッチ４６、４７、４
８、４９は最終的には一つの出力ピン３１を介して外部
に出力されるから４つの並列なデータは４倍のクロック
を用いて少しずつタイミングを遅らせられて、バースト
モードで外部に出力されることになる。
【００２１】次に書き込みについて述べる。書き込みの
場合は先に４倍のタイミングで入力ラッチ２６、２７、
２８、２９にデータが入力されている。このデータはＷ
Ｇ１、ＷＧ２、ＷＧ３、ＷＧ４を図４に示したように漸
次ハイにすることによって、４ビットずつ書き込みラッ
チ４１及び他のブロックのこれに相当する書き込みラッ
チ（図示せず）にストアされる。つまり、メモリアレイ
には４つのブロックが存在し、それぞれがデータパス２
２、２３、２４、２５に接続されている。また、それぞ
れのデータパスには４つのスイッチＷＧ１、ＷＧ２、Ｗ
Ｇ３、ＷＧ４が接続されている。従って、それぞれのデ
ータパス２２、２３、２４、２５についてＷＧ１をハイ
にすれば、図４に示すように４ビットのデータ（Ｄ１）
が４つの書き込みラッチにストアされるのである。この
ような操作を漸次ＷＧ２、ＷＧ３、ＷＧ４の順でハイに
することによって、計１６ビットのデータを１６個の書
き込みラッチすべてに１ビットずつストアする。この一
連の操作が完了後、ＷＧ（Ｕ）をハイにすれば、１６ビ
ットがバースとモードでメモリアレイ中に格納される。
図４に示すように、ＷＧ４をハイにすると同時に、書き
込みラッチのすべてに１ビットずつのデータがストアさ
れるので、ＷＧ（Ｕ）はＷＧ４をハイにするのと同時に
ハイにすることができる。
場合は先に４倍のタイミングで入力ラッチ２６、２７、
２８、２９にデータが入力されている。このデータはＷ
Ｇ１、ＷＧ２、ＷＧ３、ＷＧ４を図４に示したように漸
次ハイにすることによって、４ビットずつ書き込みラッ
チ４１及び他のブロックのこれに相当する書き込みラッ
チ（図示せず）にストアされる。つまり、メモリアレイ
には４つのブロックが存在し、それぞれがデータパス２
２、２３、２４、２５に接続されている。また、それぞ
れのデータパスには４つのスイッチＷＧ１、ＷＧ２、Ｗ
Ｇ３、ＷＧ４が接続されている。従って、それぞれのデ
ータパス２２、２３、２４、２５についてＷＧ１をハイ
にすれば、図４に示すように４ビットのデータ（Ｄ１）
が４つの書き込みラッチにストアされるのである。この
ような操作を漸次ＷＧ２、ＷＧ３、ＷＧ４の順でハイに
することによって、計１６ビットのデータを１６個の書
き込みラッチすべてに１ビットずつストアする。この一
連の操作が完了後、ＷＧ（Ｕ）をハイにすれば、１６ビ
ットがバースとモードでメモリアレイ中に格納される。
図４に示すように、ＷＧ４をハイにすると同時に、書き
込みラッチのすべてに１ビットずつのデータがストアさ
れるので、ＷＧ（Ｕ）はＷＧ４をハイにするのと同時に
ハイにすることができる。
【００２２】図６に本願発明に係わるＤＲＡＭシステム
の動作タイミングチャートを従来のＳＤＲＡＭとの比較
（図５）で説明する。ここで、従来のＳＤＲＡＭのバー
スト長、本願発明に係わるＤＲＡＭシステムのバースト
長はそれぞれ４，１６であり、クロック周波数はともに
１２５ＭＨｚである。
の動作タイミングチャートを従来のＳＤＲＡＭとの比較
（図５）で説明する。ここで、従来のＳＤＲＡＭのバー
スト長、本願発明に係わるＤＲＡＭシステムのバースト
長はそれぞれ４，１６であり、クロック周波数はともに
１２５ＭＨｚである。
【００２３】図５を参照すると、ＳＤＲＡＭではＲＡ
Ｓ，ＣＡＳの立ち下がり（活性化）によって、ロウアド
レスＲ１、カラムアドレスＣ１が決定する。これに基づ
いて、データが４ビット連続でバースト出力される。し
かし、４ビットバーストが終了しても、メモリアレイの
活性化・プリチャージングに時間が取られて、次のロウ
アドレスＲ２、カラムアドレスＣ２の指定は遅れる。従
って、次の４ビットバーストは前の４ビットバーストに
連続してはできない。つまり同一バンクに対するアクセ
スがされている場合はシームレス動作はできないのであ
る。
Ｓ，ＣＡＳの立ち下がり（活性化）によって、ロウアド
レスＲ１、カラムアドレスＣ１が決定する。これに基づ
いて、データが４ビット連続でバースト出力される。し
かし、４ビットバーストが終了しても、メモリアレイの
活性化・プリチャージングに時間が取られて、次のロウ
アドレスＲ２、カラムアドレスＣ２の指定は遅れる。従
って、次の４ビットバーストは前の４ビットバーストに
連続してはできない。つまり同一バンクに対するアクセ
スがされている場合はシームレス動作はできないのであ
る。
【００２４】次に、図６を参照する。ＲＡＳとＣＡＳの
立ち下がりによってロウアドレス、カラムアドレスがそ
れぞれ指定される点はＳＤＲＡＭと同様である。最初の
アドレス（Ｒ１，Ｃ１）に基づいてデータの読み出しが
１６ビットバーストで開始される。この１６ビットバー
ストは上述したように、メモリアレイとは独立に動作す
る読み出しラッチ群からなされる。従って、１６ビット
バースト転送がなされている間にメモリアレイの活性化
・プリチャージ等、次のバースト転送までに必要なオペ
レーションが可能である。次の読み出しのためのアドレ
ス（Ｒ３，Ｃ３）が指定されるまでにはこれらのメモリ
のオペレーションは完了している。なぜならば、１６ビ
ットバーストに必要な時間は上式（１）を満たすからで
ある。
立ち下がりによってロウアドレス、カラムアドレスがそ
れぞれ指定される点はＳＤＲＡＭと同様である。最初の
アドレス（Ｒ１，Ｃ１）に基づいてデータの読み出しが
１６ビットバーストで開始される。この１６ビットバー
ストは上述したように、メモリアレイとは独立に動作す
る読み出しラッチ群からなされる。従って、１６ビット
バースト転送がなされている間にメモリアレイの活性化
・プリチャージ等、次のバースト転送までに必要なオペ
レーションが可能である。次の読み出しのためのアドレ
ス（Ｒ３，Ｃ３）が指定されるまでにはこれらのメモリ
のオペレーションは完了している。なぜならば、１６ビ
ットバーストに必要な時間は上式（１）を満たすからで
ある。
【００２５】アクセスが読み出しのみであれば、図６に
示したタイミングよりもより短いバースト長でシームレ
ス動作の実現が可能となる。しかし、実際には読み出し
の他に、書き込み動作が適宜介入する。そこで、本願発
明では上式（１）以上にバースト長が長い式（２）を用
いる。これによれば、読み出しのバースト転送を行って
いる間に、書き込みのためのアドレス指定ができ、読み
出しのバースト転送と同時に書き込みが可能となる。図
６を参照すると、Ｒ１、Ｃ１によって読み出しのバース
ト転送アドレスが指定され、バースト転送アドレスが終
了するまでに次の読み出しのバースト転送アドレスＲ
３、Ｃ３が指定されるとともに、書き込みのバースト転
送アドレスＲ２、Ｃ２が指定されている。これによっ
て、書き込みが読み出しのバースト転送の途中に介入し
たとしても読み出しが中断することはない。これは、上
式（２）を満たすバースト長を採用したこと、及び、読
み出し・書き込みを独立に動作できる機構を採用したこ
とによる。そして、読み出し・書き込みを独立に動作す
るために、読み出し用のラッチ１１と書き込み用のラッ
チ１２を独立に動作可能とするのである。
示したタイミングよりもより短いバースト長でシームレ
ス動作の実現が可能となる。しかし、実際には読み出し
の他に、書き込み動作が適宜介入する。そこで、本願発
明では上式（１）以上にバースト長が長い式（２）を用
いる。これによれば、読み出しのバースト転送を行って
いる間に、書き込みのためのアドレス指定ができ、読み
出しのバースト転送と同時に書き込みが可能となる。図
６を参照すると、Ｒ１、Ｃ１によって読み出しのバース
ト転送アドレスが指定され、バースト転送アドレスが終
了するまでに次の読み出しのバースト転送アドレスＲ
３、Ｃ３が指定されるとともに、書き込みのバースト転
送アドレスＲ２、Ｃ２が指定されている。これによっ
て、書き込みが読み出しのバースト転送の途中に介入し
たとしても読み出しが中断することはない。これは、上
式（２）を満たすバースト長を採用したこと、及び、読
み出し・書き込みを独立に動作できる機構を採用したこ
とによる。そして、読み出し・書き込みを独立に動作す
るために、読み出し用のラッチ１１と書き込み用のラッ
チ１２を独立に動作可能とするのである。
【００２６】
【発明の効果】本願発明によればアクセスがどのバンク
にどのような順番で行われたとしても、クロックパルス
周波数に比べて実質的にバンド幅が低下することを未然
に防止せしめた、ＤＲＡＭシステムを提供することがで
きる。この結果、読み出し動作のみならず、書き込み動
作でもシームレスな動作が可能であるＤＲＡＭで構成さ
れたメモリシステムを提供することができる。
にどのような順番で行われたとしても、クロックパルス
周波数に比べて実質的にバンド幅が低下することを未然
に防止せしめた、ＤＲＡＭシステムを提供することがで
きる。この結果、読み出し動作のみならず、書き込み動
作でもシームレスな動作が可能であるＤＲＡＭで構成さ
れたメモリシステムを提供することができる。
【図１】本願発明に係わるメモリシステムの模式図であ
る。
る。
【図２】本願発明に係わるメモリシステムの詳細な模式
図である。
図である。
【図３】本願発明に係わるメモリシステムの読み出し動
作のタイミング図である。
作のタイミング図である。
【図４】本願発明に係わるメモリシステムの書き込み動
作のタイミング図である。
作のタイミング図である。
【図５】従来技術に係わるメモリシステムの動作のタイ
ミング図である。
ミング図である。
【図６】本願発明に係わるメモリシステムの動作のタイ
ミング図である。
ミング図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 砂永 登志男 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内
Claims (6)
- 【請求項１】複数の記憶素子からなるメモリアレイと、
外部からデータを入力するための入力データパスと、外
部にデータを出力するための出力データパスと、上記メ
モリアレイと上記入力データパスに介在する入力データ
ビット格納機構と、上記メモリアレイと上記出力データ
パスとに介在する出力データビット格納機構と、を有す
るメモリシステムであって、 上記メモリアレイから読み出されたデータビットは上記
出力データビット格納機構に保持され、上記出力データ
パスを介して外部に対して出力可能な状態にされるとと
もに、上記メモリアレイ中で次の読み出しに必要な操作
が行われ、かつ、上記出力データビット格納手段と上記
入力データビット格納手段とは独立に動作可能な、メモ
リシステム。 - 【請求項２】外部からのデータが上記入力データパスを
介して上記データビット格納機構に保持され、その後、
上記メモリアレイに書き込まれる請求項１のメモリシス
テム。 - 【請求項３】複数の記憶素子からなるメモリアレイと、
外部からデータを入力するための入力データパスと、外
部にデータを出力するための出力データパスと、上記メ
モリアレイと上記入力データパスに介在する入力データ
ビット格納機構と、上記メモリアレイと上記出力データ
パスとに介在する出力データビット格納機構と、を有す
るメモリシステムにおいて、外部とデータを転送するデ
ータ転送方法であって、 上記メモリアレイから上記データビット格納機構に対し
て予めデータビットを転送しておいて第一のバースト出
力を実行するステップと、 上記第一のバースト出力を実行するステップの間に、上
記メモリアレイ中で次の読み出しに必要な操作、及び、
次の読み出しアドレスを確定するステップと、 上記メモリアレイから上記データビット格納機構に対し
てさらにデータビットを出力して第二のバースト出力を
上記第一のバースト出力に対してシームレスで行うステ
ップと、を含む、データ転送方法。 - 【請求項４】上記メモリアレイ中で次の読み出しに必要
な操作の所要時間であるアレイタイムコンスタント（ｔ
1）と所定のバースト転送ビット長に係わるバースト転
送を行うための所要時間（ｔ2）との関係が、２ｔ1＜ｔ
2となる、上記バースト転送ビット長を設定する、請求
項３のデータ転送方法。 - 【請求項５】複数の記憶素子からなるメモリアレイと、
外部からデータを入力するための入力データパスと、外
部にデータを出力するための出力データパスと、上記メ
モリアレイと上記入力データパスに介在する入力データ
ビット格納機構と、上記メモリアレイと上記出力データ
パスとに介在する出力データビット格納機構と、を有す
るメモリシステムにおいて外部とデータを交換するため
のデータ転送方法であって、 上記メモリアレイから上記出力データビット格納機構に
対して予めデータビットを転送しておいて第一のバース
ト出力を実行するステップと、 上記第一のバースト出力を実行するステップの間に、上
記メモリアレイ中で次の読み出しに必要な操作、及び、
次の読み出しアドレスの確定を実行するステップと、 上記メモリアレイから上記出力データビット格納機構に
対してさらにデータビットを転送して第二のバースト出
力を上記第一のバースト出力に対してシームレスで行う
ステップと、 上記入力データビット格納手段に対して外部からデータ
ビットを格納するステップと、 上記入力データビット格納手段から上記メモリアレイに
対してデータビットを格納するステップと、を含む、デ
ータ転送方法。 - 【請求項６】上記入力データビット格納手段から上記メ
モリアレイに対してデータビットを格納するステップ
は、上記第一のバースト出力及び上記第二のバースト出
力のタイミングに左右されることなく行われる、請求項
５のデータ転送方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8257127A JPH10111828A (ja) | 1996-09-27 | 1996-09-27 | メモリシステム、データ転送方法 |
| TW086107341A TW325535B (en) | 1996-09-27 | 1997-05-29 | Memory system and data transfer method |
| KR1019970035511A KR100268566B1 (ko) | 1996-09-27 | 1997-07-28 | Dram 시스템 |
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