KR950003605B1 - 반도체 기억장치 - Google Patents

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KR950003605B1
KR950003605B1 KR1019910006659A KR910006659A KR950003605B1 KR 950003605 B1 KR950003605 B1 KR 950003605B1 KR 1019910006659 A KR1019910006659 A KR 1019910006659A KR 910006659 A KR910006659 A KR 910006659A KR 950003605 B1 KR950003605 B1 KR 950003605B1
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가부시키가이샤 도시바
아오이 죠이치
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다케다이 마사다카
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Abstract

내용 없음.

Description

반도체 기억장치
제1도는 본 발명의 1실시예를 개념적으로 나타낸 블럭도.
제2도는 제1도에 도시한 블럭도의 일부를 상세히 나타낸 블럭도.
제3도는 제2도에 도시한 회로를 일부 변형시킨 변형례를 나타낸 회로도.
제4도는 다른 실시예의 일부를 나타낸 회로도.
제5도는 종래예를 개념적으로 나타낸 블럭도.
제6도는 제5도에 도시한 종래예의 일부를 상세히 나타낸 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : RAM 2 : SAM
a : 제1RAM부 b : 제2RAM부
i : 트랜스퍼게이트 l : 제1SAM부
m : 제2SAM부 a1,a2: RAM블럭
b1,b2: RAM블럭 l1,l2: SAM블럭
m1,m2: RAM블럭 /BL(/BL1,BL2,…) : 비트선
BL(BL1,BL2,…) : 비트선 A : RAM블럭쌍
B : SAM블럭쌍 C1: 제1RAM블럭쌍
C2: 제2RAM블럭쌍 D1: 제1SAM블럭쌍
D2: 제2SAM블럭쌍
[산업상의 이용분야]
본 발명은 반도체 기억장치에 관한 것으로, 특히 RAM과 그에 대한 시리얼레지스터로서 기능하는 SAM을 갖춘 소위 멀티보드 DRAM이라 칭하는 반도체 기억장치에 관한 것이ㄷ.
[종래의 기술의 그 문제점]
제5도 및 제6도는 각각 종래예를 나타낸 것으로, 제5도는 RAM(1)과 SAM(2) 및 그들을 연결하는 트랜스퍼게이트(i)의 대응관계를 스플리트데이터전송상태에 대해 모델화하여 나타낸 개략도이고, 제6도는 제5도의 일부를 상세히 나타낸 회로도이다.
제5도에 있어서, 스플리트데이터전송시에는 RAM(1)이 열어드레스의 MSB=0에 대응하는 하위측의 제1RAM부(a)와, MSB=1에 대응하는 상위측의 제2RAM(b)로 분할된다. 더욱이, 후술하는 제6도에서 알 수 있는 바와 같이 RAM(1)의 각 열과 SAM(2)의 각 열은 일대일로 대응하고 있다. 이 때문에, 스플리트데이터전송시에는 하위측(MSB=0)의 제1RAM부(a)에 속하는 메모리셀(MC)의 데이터가 하위측의 제1SAM부(c)의 레지스터(j)에 전송되고, 상위측(MSB=1)의 제2RAM부(b)에 속하는 메모리셀(MC)의 데이터는 상위측의 제2SAM부(d)의 레지스터(j)에 전송된다.
제6도는 MSB=0의 제1RAM부(a) 및 제1SAM부(c)를 상세히 나타낸 도면으로서, 여기서는 4개읠 열을 갖는 것으로 나타내고 있다. 이때, 각 열을 1쌍의 비트선(BL,/BL)을 갖는다. RAM부(a)는 상기 비트선(BL,/BL)에 접속된 복수의 메모리셀(MC)을 갖춘 셀어레이(h)와, 각 셀(MC)로부터의 데이터를 감지하는 감지증폭기(g), 1쌍의 비트선(BL,/BL)을 이퀄라이즈시키는 비트선이퀄라이즈트랜지스터(f), 데이터를 외부와의 사이에서 송수신하는 RAM부(DQ) 게이트(e)를 갖추고 있다.
SAM부(c)는 데이터트랜스퍼게이트(i)를 매개하여 RAM부(a)와 접속되어 있다. SAM부(c)는 RAM부(a)에 대한 시리얼레지스터로서 기능하는 것으로, SAM데이터레지스터(j)와 SAM부(SD) 게이트(k)를 갖추고 있다.
또한, RAM(b)와 SAM(d)도 상기와 마찬가지로 구성되어 있다.
상기 종래의 장치에 있어서, 스플리트데이터전송에 의해 연속독출 또는 기록을 행하는 경우에는 열어드레스의 MSB가 "0"인지 "1"인지에 의해 상위측 및 하위측의 2개의 RAM부(a,b)가 번갈아 억세스된다. 이 때문에, 동일한 RAM부내에서 연속억세스하는 것은 불가능하다. 즉, 하위측(MSB=0)의 RAM부(a)내에서 연속하여 다른 메모리셀(MC)을 억세스하고, 상위측(MSB=1)의 제2RAM부(b)내에서 연속하여 다른 메모리셀(MC)을 억세스하는 것이 불가능하다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 열어드레스의 특정 비트(MSB)에 의해 나누어진 2개의 RAM부 중 동일한 RAM부내에서도 연속적으로 억세스하여, 데이터스플리트전송이 가능한 반도체 기억장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명의 제1반도체 기억장치는, 제1RAM부와 제2RAM부를 갖춘 RAM과, 제1SAM부와 제2SAM부를 갖춘 SAM 및 상기 제1RAM부가 서로 접속되면서 상기 제2RAM부와 제2SAM부가 서로 접속되는 스플리트전송상태 및 상기 제1RAM부와 제2SAM부가 서로 접속되면서 상기 제2RAM부와 제1SAM부가 서로 접속되는 교차전송상태의 어느 한쪽의 상태로 선택적으로 절환될 수 있는 트랜스퍼게이트를 구비하여 구성된 것을 특징으로 한다.
본 발명의 제2반도체 기억장치는 상기 제1반도체 기억장치에 있어서, 상기 RAM은 상기 제1RAM부에 속하는 상기 제1RAM블럭과, 상기 제2RAM부에 속하면서 상기 제1RAM블럭과 인접하는 상기 제2RAM블럭을 갖춘 복수의 RAM블럭쌍을 갖추고 있고, 상기 SAM은 상기 제1RAM블럭에 대응하는 제1SAM블럭과, 상기 제2RAM블럭에 대응하는 제2SAM블럭을 갖춘 복수의 SAM블럭쌍을 갖추고 있으며, 상기 트랜스퍼게이트는 데이터전송에 있어서, 상기 제1RAM블럭을 상기 제1 및 제2SAM블럭중 한쪽에 선택적으로 도통시킬 수 있음과 더불어 상기 제2RAM을 상기 제1 및 제2SAM블럭중 한쪽에 선택적으로 도통시킬 수 있는 것을 특징으로 한다.
본 발명의 제3반도체 기억장치는 상기 제1반도체 기억장치에 있어서, 상기 RAM은 상기 제1RAM부에 속하면서 서로 인접하는 제3 및 제4RAM블럭을 갖춘 제1RAM블럭쌍과, 이 제1RAM블럭쌍과 서로 인접하는 제2RAM부의 RAM블럭쌍에 있어서 상기 제2RAM부에 속하면서 서로 인접하는 제5 및 제6RAM을 갖춘 제2RAM블럭쌍을 갖추고, 상기 SAM은 상기 제3 및 제4RAM블럭에 각각 열방향으로 대응하고, 상기 제1SAM부에 속하는 제3 및 제4SAM블럭을 갖춘 제1SAM블럭쌍과, 이 제1SAM블럭쌍과 서로 인접하는 제2SAM부의 SAM블럭쌍에 있어서 상기 제5 및 제6RAM블럭에 각각 열방향으로 대응하고, 상기 제2SAM부에 속하면서 서로 인접하는 제5 및 제6SAM블럭을 갖춘 제2SAM블럭쌍)을 갖추며, 상기 트랜스퍼게이트는 데이터전송에 있어서, 상기 제3 및 제5RAM블럭중 어느 한쪽과, 상기 제3 및 제5SAM블럭중 어느 한 블럭을 선택적으로 도통시킬 수 있음과 더불어, 상기 제4 및 제6RAM블럭중 어느 한쪽과 상기 제4 및 제6SAM블럭중 어느 한 블럭을 선택적으로 도통시킬 수 있는 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명의 RAM은 열어드레스의 임의의 비트에 의해 나누어지는 제1 및 제2RAM부를 갖고, 각 RAM부는 각각 복수의 RAM블럭을 갖는다. 또, SAM은 상기 제1 및 제2의 RAM부에 대응하는 제1 및 제2SAM부를 갖고, 각 SAM부는 각각 복수의 SAM블럭을 갖는다. 상기 RAM블럭과 SAM블럭은 일대일로 대응하고 있다. 데이타전송시에는 트랜스퍼게이트가 임의의 RAM블럭을 그 RAM블럭에 대응하는 SAM블럭과, 그 RAM블럭과 대응하지 않는 SAM블럭(즉, 그 RAM블럭이 속하지 않는 RAM부에 대한 SAM(블럭)중 어느 하나가 한쪽의 SAM블럭에 선택적으로 도통된다 .이에 따라, 스플리트데이터전송시에 있어서, 동일한 RAM부에 속하는 RAM블럭을 연속하여 억세스하는 것도 가능하다.
[실시예]
이하, 예시도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제1도는 본 발명의 제1실시예를 개략적으로 나타낸 개념도이고, 제2도는 그 일부를 상세히 나타낸 회로도이다.
제1도에서 알 수 있는 바와 같이, RAM(1)을 열어드레스의 MSB=0인 제1RAM부(a)와 MSB=2인 제2ram부(b)로 분할하고, 그들을 구성하는 RAM블럭(a1,a2,…; b1,b2,…)을 번갈아 배열한다. SAM(2)을 열어드레스의 MSB=0인 제1SAM(l)와 MSB=1인 제2SAM부(m)로 분할하고, 그들을 구성하는 SAM블럭(l1,l2; m1,m2,…)을 번갈아 배열한다.
상기 RAM(1)과 SAM(2)을 연결하는 트랜스퍼게이트(n)는 RAM(1)과 SAM(2)을 다음과 같이 접속한다. 즉, 제1도에 있어서 RAM(1)중 위로부터 2개의 RAM블럭(a1,b1)과 SAM(2)중 위로부터 2개의 SAM블럭(l1,m1)에 대해 보면, 트랜스퍼게이트(n)는 MSB의 레벨이 같은 것 끼리 즉, RAM블럭(a1)과 SAM블럭(l1)간 및 RAM블럭(b1)과 SAM블럭(m1)과 데이터전송을 가능하게 한다. 또한, 트랜스퍼게이트(n)는 MSB의 레벨이 다른 것끼리, 즉 RAM블럭(a1)과 SAM블럭(m1)간 및 RAM블럭(b1)과 SAM블럭(l1)간의 데이터전송을 가능하게 한다. 즉, 트랜스퍼게이트(n)는 RAM(1)과 SAM(2) 사이에서, RAM(1)의 임의의 메모리셀과 그 메모리셀의 열어드레스와 MSB가 다른 비트선에 시리얼로 접속되어 있는 SAM데이터레지스터의 사이에서의 데이터전송이 가능하게 되도록 구성되어 있다.
제2도는 제1도의 위로부터 4개의 열을 상세히 나타낸 것이다. 이 제2도에서, 제6도와 같은 구성요소에는 제6도와 동일한 부호를 붙이고 있다. 제2도에서 알 수 있는 바와 같이, 트랜스퍼게이트(n)는 3종류의 게이트(o,p,q)를 갖는다. 그 하나인 데이터트랜스터 제1게이트(o)는 각 비트선(BL,/BL)의 중간에 트랜지스터(I1)를 하나씩 삽입접속한 것이다. 각 트랜지스터(T1)의 게이트선중, 열어드레스의 MSB의 레젤이 같은 열에 대한 트랜지스터(T1)의 게이트선을 동일한 게이트선(o1,o2)에 각각 공통으로 접속하고 있다. 2번째의 게이트인 비트선접속용 게이트(p)는 인접하는 열의 비트선 끼리를 도통시키는 것이다. 즉, 비트선(BL1과 BL2)의 사이 및 비트선(/BL1과 /BL2)의 사이에 각각 트랜지스터(T2)를 접속하고, 각 트랜지스터(T2)의 게이트를 게이트선(p1)에 공통으로 접속한다. 이에 따라, 예컨대 비트선(BL1, BL2)사이 및 비트선(/BL1과 /BL2) 사이가 각각 도통된다. 3번째의 게이트인 비활성화측 SAM선택용 제2게이트(q)는 상기 제1게이트(o)와 마찬가지로 각 비트선의 중간에 트랜지스터(T3)를 하나씩 삽입접속하고, 각 트랜지스터(T3)의 게이트선중 MSB레빌이 같은 열에 대한 트랜지스터(T3)의 게이트선을 동일한 게이트선(q1,q2)에 각각 공통으로 접속하고 있다.
상기 RAM블럭(a1,b2; a2,b2; …)은 각각 RAM블럭쌍(A)을 구성하고, SAM블럭(l1,m1; l2,m2; …)은 각각 SAM블럭쌍(B)을 구성한다.
제2도의 구성에 있어서, RAM블럭(a1)은 SAM블럭(l1,m1)의 어느 쪽에도 선택적으로 도통되고, 또 RAM블럭(b1)도 SAM블럭(l1,m1) 어느 쪽에도 선택적으로 도통된다. 즉, 예컨대 게이트선(o1,q1)을 활성화시키고, 게이트선(o2,p1,q2)을 비활성화시킨다. 이에 따라, RAM블럭(a1)의 데이터는 SAM블럭(l1)으로 전송된다. 게이트선(o2,p1,q2)을 활성화시키고 게이트선(o2,q1)을 비활성화시키면, RAM블럭(a1)의 데이터는 SAM블럭(m1)으로 전송된다.
즉, 상기 제2도에 있어서, 스플리트(데이터) 전송시에는 TAP어드레스의 MSB에 의해 제1게이트(o)에 게이트선((o1,o2)의 어느 하나가 열린 상태로 된다. 또한, SAM블럭(2)의 사용상태에 따라 게이트(p,q)의 개폐가 제어된다. 즉, 게이트(p,q)의 개폐제어에 의해 RAM(1)의 셀어레이(h)는 스탠바이측의 SAM(2)의 레지스터(j)와 접속된다.
제3도는 제2도의 변형례를 나타낸 것으로, 데이터전송에 상보하는 1쌍의 비트선(BL,/BL)중 한쪽의 비트선(BL)만을 사용하는 예를 나타낸다. 제3도가 제2도와 다른 점은 비트선(/BL)을 데이터전송에 사용하지 않는 점이다. 즉, 제1게이트(o) 및 제2게이트(q)에 있어서 비트선(BL)에는 트랜지스터가 삽입접속되지 않는다. 또한, 비트접속용 게이트(p)는 인접하는 열의 비트선, 예컨대 /BL1,BL2를 도통시키는 트랜지스터를 갖지 않는다. SAM(2)에 있어서는 RAM(1)으로부터 데이터전송되는 비트선(BL)을 인버터(IV)를 매개하여 비트선(/BL0; /BL1,/BL2, …)에 접속되어 있다. 제3도의 그의 다른 구성은 제2도와 마찬가지이고, 따라서 같은 부분에는 동일한 부호를 붙이고 있다.
제4도는 본 발명의 다른 실시에에 대해 그 일부를 나타낸 회로도이다. 제4도에서 알 수 있는 바와 같이, RAM(1)에서는 열어드레스의 MSB=0인 2개의 RAM블럭(a1,a2)과 MSB=1인 2개의 RAM블럭(b1,b2)을 번갈아 배열하고 있다. 마찬가지로, SAM(2)에 있어서도 열어드레스의 MSB=0인 2개의 SAM블럭(l1,l2)과 MSB=2인 2개의 SAM블럭(m1,m2)을 번갈아 배열하고 있다.
데이터트랜스퍼게이트(n)의 비트선접속용 게이트(p)에 있어서는, RAM블럭(a1)의 비트선(BL1,/BL1)과 RAM블럭(b1)의 비트선(BL3,/BL3)을 각각 트랜지스터(T11,T21)에서 접속하고 있다. 또, RAM블럭(a2)의 비트선(BL2,/BL2)과 RAM블럭(b2)의 비트선(BL4,BL/4)을 각각 트랜지스터(T31,T41)에서 접속하고 있다. 각 트랜지스터(T11∼T41)의 게이트선은 공통으로 게이트선(p1)에 접속되어 있다. 장치 전체로서는 제4도에 도시한 4개의 블럭(a1,a2,b1,b2)으로 이루어진 복수의 유니트를 갖고 있다. 또한, 제4도에서 알 수 있는 바와 같이 RAM블럭(a1,a2; b1,b2)은 각각 제1 및 제2의 RAM블럭쌍(C1,C2)을 구성하고, SAM블럭(l1,l2; m1,m2)은 각각 제1 및 제2의 SAM블럭쌍(D1,D2)을 구성한다. 제4도에서, 그외 다른 구성은 제2도와 마찬가지이고, 따라서 제2도와 동일한 부호를 붙이고 있다.
제4도의 장치에서, RAM블럭(a1)의 셀어레이(h)중의 데이터는 SAM블럭(l1또는 m1)중 어느 한 데이터레지스터(j)에 전송된다. RAM블럭(b)의 셀어레이(h)중의 데이터는 SAM블럭(m1또는 l1)중 어느 한 레지스터(j)에 전송된다. 이와 마찬가지로, RAM블럭(a2)의 셀어레이중의 데이터는 SAM블럭(l2또는 m2)중 어느 한 데이터레지스터(j)에 전송된다. RAM블럭(b2)의 셀어레이(h)중의 데이터는 SAM블럭(m2또는 l2)중 어느한 데이타 레지스터(j)에 전송된다.
제4도에서는 예컨대, RAM블럭쌍(C1)을 2개의 RAM블럭((a1,a2)으로 구성하였지만, 그 수는 2개로 한정되는 것은 아니며 임의의 수 예컨대, "4" 혹은 "8"로 할 수 있다.
또한, 제4도에 있어서도 제3도와 마찬가지로 데이터전송에 1개의 비트선만을 사용하도록 구성할 수도 있다.
종래, 스플리트전송에 대한 연속억세스에서는 열어드레스의 MSB에 의해 2분할되는 셀어레이에 비해 번갈아 억세했기 때문에, 전송되는 열어드레스(RAM블럭)의 MSB는 로우, 하이로 반복되게 되었다. 그러나, 본 발명의 실시예에 따르면 열어드레스의 MSB가 반드시 로우, 하이로 반복되지 않게 하더라도, RAM블럭으로부터 비활성화측의 SAM데이터레지스터로 데이터전송이 가능하게 된다. 이 때문에, 열어드레스의 MSB에 의해 2분할된 제1 및 제2RAM부중의 동일한 RAM부내에서도 스플리트 전송을 위한 연속억세스가 가능하게 된다.
한편, 본원 청구범위의 각 구성요소에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정한 의도로 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 따르면, RAM과 SAM을 갖춘 반도체 기억장치에서 RAM블럭을 그에 대응하는 SAM블럭만으로가 아니고, 대응하지 않는 SAM블럭을 대해서도 데이터전송이 가능하게 하였으므로, 스플리트데이터전송을 행할 때에 열어들스의 특정 비트에 의해 나누어지는 제1 및 제2RAM부 중 어느 것에 속하는 RAM블럭인지에 관계없이 RAM블럭의 연속억세스가 가능하게 되고, 따라서 예컨대 동일한 RAM부내에 대한 RAM블럭의 연속억세스도 가능하게 된다.

Claims (3)

  1. 제1RAM부(a)와 제2RAM부(b)를 갖춘 RAM(a1)과, 제1SAM(l)부와 제2SAM부(m)를 갖춘 SAM(2) 및 상기 제1RAM부(a)가 서로 접속되면서 상기 제2RAM부(b)와 제2SAM부(m)가 접속되는 스플리트전송상태 및 상기 제1RAM부(a)와 제2SAM부(m)가 서로 접속되면서 상기 제2RAM부(b)와 제1SAM부(l)가 접속되는 교차전송상태의 어느 한쪽의 상태로 선택적으로 절환될 수 있는 트랜지스터게이트(n)를 구비하여 구성된 것을 특징으로 하는 멀티포트 반도체 기억장치.
  2. 제1항에 있어서, 상기 RAM(1)은 상기 제1RAM(a)에 속하는 상기 제1RAM블럭(a1,b1)과, 상기 제2RAM(b)에 속하면서 상기 제1RAM블럭(a1,b1)과 인접하는 제2RAM블럭(a1,b1)을 갖춘 복수의 RAM블럭쌍(A)을 갖추고 있고, 상기 SAM(2)은 상기 제1RAM블럭(a1,a2)에 대응하는 제1SAM블럭(l1,l2)과, 상기 제2RAM블럭(b1,b1)에 대응하는 제2SAM블럭(m1,m2)을 갖춘 복수의 SAM블럭쌍(B)을 갖추고 있으며, 상기 트랜스퍼게이트(n)는 데이터전송에 있어서, 상기 제1RAM블럭(a1,a2)을 상기 제1 및 제2SAM블럭(l1,l2; m1,m2)중 한쪽에 선택적으로 도통시킬 수 있음과 더불어 상기 제2RAM블럭(b1,b2)을 상기 제1 및 제2SAM블럭(l1,l2; m1,m2)중 한쪽에 선택적으로 도통시킬 수 있는 것을 특징으로 하는 멀티포트 반도체 기억장치.
  3. 제1항에 있어서, 상기 RAM(1)은 상기 제1RAM부(a)에 속하면서 서로 인접하는 제3 및 제4RAM블럭(a1,a2)을 갖춘 제1RAM블럭쌍(C1)과, 이 제1RAM블럭쌍(C1)과 서로 인접하는 제2RAM부(b)의 RAM블럭쌍에 있어서 상기 제2RAM부(b)에 속하면서 서로 인접하는 제5 및 제6RAM블럭(l1,l2)을 갖춘 제2RAM블럭쌍(C2)을 갖추고, 상기 SAM(2)은 상기 제3 및 제4RAM블럭(a1,a2)에 각각 열방향으로 대응하고, 상기 제1SAM(l)에 속하는 제3 및 제4SAM블럭(l1,l2)을 갖춘 제1SAM블럭쌍(D1)과, 이 제1SAM블럭쌍(D1)과 서로 인접하는 제2SAM부(m)의 SAM블럭쌍에 있어서 상기 제5 및 제6RAM블럭(b1,b2)에 각각 열방향으로 대응하고, 상기 제2SAM부(m)에 속하면서 서로 인접하는 제5 및 제6SAM블럭(m1,m2)을 갖춘 제2SAM블럭쌍(D2)을 갖추며, 상기 트랜스퍼게이트(n)는 데이터전송에 있어서, 상기 제3 및 제5RAM블럭(a1,b2)중 어느 한쪽과 상기 제3 및 제5SAM블럭(l1,m1)중 어느 한 블럭을 선택적으로 도통시킬 수 있음과 더불어, 상기 제4 및 제6RAM블럭(a1,b2)중 어느 한쪽과 상기 제4 및 제6SAM블럭(l2,m2)중 어느 한 블럭을 선택적으로 도통시킬 수 있는 것을 특징으로 하는 멀티포트 반도체 기억장치.
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JP11272290 1990-04-27

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