KR20200008523A - 분산형 기록 구동 장치를 포함하는 반도체 디바이스 및 그 동작 방법 - Google Patents

분산형 기록 구동 장치를 포함하는 반도체 디바이스 및 그 동작 방법 Download PDF

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KR20200008523A
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Abstract

반도체 메모리 디바이스는, 로컬 기록 비트(local write bit; LWB) 라인; 로컬 기록 비트_바(local write bit_bar; LWB) 라인; 글로벌 기록 비트(global write bit; GWB) 라인; 글로벌 기록 비트_바(global write bit_bar; GWBL_bar) 라인; 세그먼트들의 열 - 각각의 세그먼트는 비트 셀들을 포함하고, 비트 셀들 각각은 래치 회로, 및 대응하는 LWB 및 LWB_bar 라인들을 래치 회로에 연결시키는 제1 및 제2 패스 게이트들을 포함함 -; 및 분산형 기록 구동 장치를 포함한다. 분산형 기록 구동 장치는, GWB 라인과 LWB 라인 사이에 연결된 제1 인버터, 및 GWB_bar 라인과 LWB_bar 라인 사이에 연결된 제2 인버터를 포함한 글로벌 기록 드라이버; 및 각각의 세그먼트의 내부에 포함된 로컬 기록 드라이버를 포함하고, 각각의 로컬 기록 드라이버는 GWB 라인과 LWB 라인 사이에 연결된 제3 인버터; 및 GWB_bar 라인과 LWB_bar 라인 사이에 연결된 제4 인버터를 포함한다.

Description

분산형 기록 구동 장치를 포함하는 반도체 디바이스 및 그 동작 방법{SEMICONDUCTOR DEVICE INCLUDING DISTRIBUTED WRITE DRIVING ARRANGEMENT AND METHOD OF OPERATING SAME}
본 발명은 분산형 기록 구동 장치를 포함하는 반도체 디바이스 및 그 동작 방법에 관한 것이다.
일반적인 메모리 시스템에서, 메모리 셀들은 어레이로 배열된다. 각 메모리 셀(셀이라고도 함)은 1비트를 나타내는 데이터를 저장한다. 각 셀은 행(row)과 열(column)의 교차점에 있다. 따라서, 특정 셀은 이 특정 셀에서 교차하는 행과 열의 선택에 의해 액세스된다. 열 내의 셀들 각각은 비트 라인에 연결된다. 입/출력(I/O) 회로는 비트 라인을 사용하여 열 내의 비트 셀들 중 선택된 비트 셀로부터 데이터를 판독(read)하거나 또는 선택된 비트 셀에 데이터를 기록(write)한다.
일반적으로, 열 내에는 많은 셀들이 있다. I/O 회로와 셀 사이의 물리적 거리가 다양하기 때문에, 비트 라인은 열 내의 셀들 각각마다 상이한 저항성 및/또는 용량성 부하를 나타낸다.
실시예에서, 반도체 메모리 디바이스는, 로컬 기록 비트(LWB) 라인; 로컬 기록 bit_bar(LWB_bar) 라인; 글로벌 기록 비트(GWB) 라인; 글로벌 기록 bit_bar(GWBL_bar) 라인; 및 세그먼트들의 열을 포함한다. 각각의 세그먼트는 비트 셀들을 포함하고, 비트 셀들 각각은 래치 회로, 및 대응하는 LWB 및 LWB_bar 라인들을 래치 회로에 연결시키는 제1 및 제2 패스 게이트들을 포함한다. 디바이스는 분산형 기록 구동 장치를 더 포함한다. 분산형 기록 구동 장치는 글로벌 기록 드라이버 및 로컬 기록 드라이버를 포함한다. 글로벌 기록 드라이버는 GWB 라인과 LWB 라인 사이에 연결된 제1 인버터; 및 GWB_bar 라인과 LWB_bar 라인 사이에 연결된 제2 인버터를 포함한다. 로컬 기록 드라이버는 각각의 세그먼트 내에 포함되고, 각각의 로컬 기록 드라이버는 대응하는 세그먼트의 내부에 있고, 각각의 로컬 드라이버는, GWB 라인과 LWB 라인 사이에 연결된 제3 인버터; 및 GWB_bar 라인과 LWB_bar 라인 사이에 연결된 제4 인버터를 포함한다. 일부 실시예들에서, 제1 인버터는 대응하는 제1 노드와 제2 노드 사이에 연결됨으로써 GWB 라인과 LWB 라인 사이에 연결되고; 제2 인버터는 대응하는 제3 노드와 제4 노드 사이에 연결됨으로써 GWB_bar 라인과 LWB_bar 라인 사이에 연결되며; 글로벌 기록 드라이버는, LWB 라인과 LWB_bar 라인 사이에 연결되고, 대응하는 제1 노드와 제3 노드 상의 신호들에 의해 제어되도록 구성된 제1 등화기 회로를 더 포함한다. 일부 실시예들에서, 글로벌 기록 드라이버의 제1 등화기 회로는, LWB 라인과 LWB_bar 라인 사이에 직렬로 연결된 제1 트랜지스터와 제2 트랜지스터를 포함하며, 제1 노드와 제3 노드 상의 신호들은 제1 트랜지스터와 제2 트랜지스터의 대응 게이트 전극들에 연결된다. 일부 실시예들에서, 글로벌 기록 드라이버의 제1 등화기 회로는 LWB 라인과 LWB_bar 라인 사이에 직렬로 연결된 트랜지스터; 및 트랜지스터의 게이트 전극과 제1 및 제2 노드들 각각 사이에 연결된 논리 회로를 포함한다. 일부 실시예들에서, 논리 회로는 대응하는 제1 및 제3 노드들 상의 신호들에 논리 OR 함수를 적용하도록 구성된다. 일부 실시예들에서, 글로벌 기록 드라이버의 제1 등화기 회로는 대응하는 제1 및 제3 노드들 상의 신호들이 상이한 논리 상태들을 가질 때 턴 오프되도록 구성된다. 일부 실시예들에서, 제3 인버터는 대응하는 제5 노드와 제6 노드 사이에 연결됨으로써 GWB 라인과 LWB 라인 사이에 연결되고; 제4 인버터는 대응하는 제7 노드와 제8 노드 사이에 연결됨으로써 GWB_bar 라인과 LWB 라인 사이에 연결되고; 로컬 기록 드라이버는, LWB 라인과 LWB_bar 라인 사이에 연결되고, 대응하는 제5 노드와 제7 노드 상의 신호들에 의해 제어되도록 구성된 제2 등화기 회로를 더 포함한다. 일부 실시예들에서, 각각의 로컬 기록 드라이버의 제2 등화기 회로는, LWB 라인과 LWB_bar 라인 사이에 직렬로 연결된 제1 트랜지스터와 제2 트랜지스터를 포함하며, 제5 노드와 제7 노드 상의 신호들은 제1 트랜지스터와 제2 트랜지스터의 대응 게이트 전극들에 연결된다. 일부 실시예들에서, 각각의 로컬 기록 드라이버의 제2 등화기 회로는 LWB 라인과 LWB_bar 라인 사이에 직렬로 연결된 트랜지스터; 및 제2 트랜지스터의 게이트 전극과 제5 및 제7 노드들 각각 사이에 연결된 논리 회로를 포함한다. 일부 실시예들에서, 논리 회로는 대응하는 제5 및 제7 노드들 상의 신호들에 논리 OR 함수를 적용하도록 구성된다. 일부 실시예들에서, 각각의 로컬 기록 드라이버의 제2 등화기 회로는 대응하는 제5 및 제7 노드들 상의 신호들이 상이한 논리 상태들을 가질 때 OFF되도록 구성된다. 일부 실시예들에서, 최대 속도가 대응 회로의 최대 동작 속도를 나타내는 파라미터이고; 풋프린트가 대응 회로가 소비하는 면적을 나타내는 파라미터이고; 로컬 기록 드라이버와 글로벌 기록 드라이버는 다음의 설명들 중 하나를 대응하여 나타내도록 구성된다: 로컬 기록 드라이버가 글로벌 기록 드라이버와 비교하여 실질적으로 동일한 최대 속도로 구성되고, 로컬 기록 드라이버가 글로벌 기록 드라이버와 비교하여 실질적으로 동일한 풋프린트로 구성되는 것; 또는 로컬 기록 드라이버가 글로벌 기록 드라이버와 비교하여 더 낮은 최대 속도로 구성되고, 로컬 기록 드라이버가 글로벌 기록 드라이버와 비교하여 더 작은 풋프린트로 구성되는 것.
다른 실시예에서, 반도체 메모리 디바이스는, 세그먼트들의 열 - 각각의 세그먼트는 비트 셀들을 포함함 -; 로컬 기록 비트(local write bit; LWB) 라인; 로컬 기록 비트_바(local write bit_bar; LWB_bar) 라인; 글로벌 기록 비트(global write bit; GWB) 라인; 글로벌 기록 비트_바(global write bit_bar; GWBL_bar) 라인 - 비트 셀들 각각은, 래치 회로; 및 대응하는 LWB 및 LWB_bar 라인들을 래치 회로에 연결시키는 제1 및 제2 패스 게이트들을 포함함 -; 및 분산형 기록 구동 장치를 포함하고, 분산형 기록 구동 장치는 글로벌 기록 드라이버 및 로컬 기록 드라이버를 포함한다. 글로벌 기록 드라이버는 GWB 라인과 LWB 라인 사이에 연결되고 GWB_bar 라인과 LWB_bar 라인 사이에 연결된다. 로컬 기록 드라이버는 각 세그먼트 내에 포함되고, 각 로컬 기록 드라이버는 GWB 라인과 LWB 라인 사이에 그리고 GWB_bar 라인과 LWB_bar 라인 사이에 연결되며, 각 로컬 기록 드라이버는 제1 디바이스 층 내에 있고, 글로벌 기록 드라이버는 제1 디바이스 층 위의 제2 디바이스 층 내에 있다. 일부 실시예들에서, 각각의 로컬 기록 드라이버는 대응하는 세그먼트의 내부 위치에 있고; 비트 셀들은 제1 디바이스 층 내에 있고; LWB 라인과 LWB_bar 라인은 제1 금속화층 내에 있고, 제1 금속화층은 제1 디바이스 층과 제2 디바이스 층 사이에 있고; GWB 라인과 GWB_bar 라인은 제2 금속화층 내에 있고, 제2 금속화층은 제1 금속화층과 제2 디바이스 층 사이에 있다. 일부 실시예들에서, 최대 속도가 대응 회로의 최대 동작 속도를 나타내는 파라미터이고; 풋프린트가 대응 회로가 소비하는 면적을 나타내는 파라미터이고; 로컬 기록 드라이버와 글로벌 기록 드라이버는 다음의 설명들 중 하나를 대응하여 나타내도록 구성된다: 로컬 기록 드라이버가 글로벌 기록 드라이버와 비교하여 실질적으로 동일한 최대 속도로 구성되고, 로컬 기록 드라이버가 글로벌 기록 드라이버와 비교하여 실질적으로 동일한 풋프린트로 구성되는 것; 또는 로컬 기록 드라이버가 글로벌 기록 드라이버와 비교하여 더 낮은 최대 속도로 구성되고, 로컬 기록 드라이버가 글로벌 기록 드라이버와 비교하여 더 작은 풋프린트로 구성되는 것.
다른 실시예에서, 분산 방식으로 SRAM 매크로 내의 열을 기록 구동하는 방법에 있어서, 열은 글로벌 기록 비트(GWB) 라인, 글로벌 기록 비트_바(GWBL_bar) 라인, 로컬 기록 비트(LWB) 라인, 로컬 기록 비트_바(LWB_bar) 라인, 비트 셀들, 및 적어도 하나의 로컬 기록 드라이버를 포함하고, 비트 셀들 각각은 래치 회로, 및 대응하는 LWB 및 LWB_bar 라인들을 연결시키는 제1 및 제2 패스 게이트들을 포함하고, 글로벌 기록 드라이버는 GWB 라인과 LWB 라인 사이에 연결된 제1 인버터, 및 GWB_bar 라인과 LWB_bar 라인 사이에 연결된 제2 인버터를 포함하고, 로컬 기록 드라이버는, GWB 라인과 LWB 라인 사이에 연결된 제3 인버터; 및 GWB_bar 라인과 LWB_bar 라인 사이에 연결된 제4 인버터를 포함하고, 로컬 기록 드라이버는 열의 내부에 있고; 상기 방법은, GWB 라인을, 제1 논리값을 갖는 제1 신호로 구동시키는 단계; GWB_bar 라인을, 제1 논리값 또는 제1 논리값과 반대되는 제2 논리값을 갖는 제2 신호로 구동시키는 단계; 제1 신호를, 글로벌 기록 드라이버 내의 제1 인버터 및 로컬 기록 드라이버 내의 제3 인버터 각각을 사용하여 반전시켜서, 제2 논리값을 갖는 first_bar 신호를 형성하는 단계; 제2 신호를, 글로벌 기록 드라이버 내의 제2 인버터 및 로컬 기록 드라이버 내의 제4 인버터 각각을 사용하여 반전시켜서, 제2 논리값과 반대되는 논리값을 갖는 second_bar 신호를 형성하는 단계; 각각의 비트 셀들의 제1 패스 게이트에 first_bar 신호를 제공하기 위해 LWB 라인을 first_bar 신호로 구동시키는 단계; 및 각각의 비트 셀들의 제2 패스 게이트에 second_bar 신호를 제공하기 위해 LWB_bar 라인을 second_bar 신호로 구동시키는 단계를 포함한다. 일부 실시예들에서, 로컬 기록 드라이버는 LWB 라인과 LWB_bar 라인 사이에 연결된 제1 등화기 회로를 포함하고, 로컬 기록 드라이버는 LWB 라인과 LWB_bar 라인 사이에 연결된 제2 등화기 회로를 포함하고, 상기 방법은, 제1 등화기 회로를 제1 및 제2 신호들로 제어하는 단계; 및 제2 등화기 회로를 제1 및 제2 신호들로 제어하는 단계를 더 포함한다. 일부 실시예들에서, 제1 등화기 회로를 제어하는 단계는, 제1 및 제2 신호들이 상이한 논리값들을 가질 때 제1 등화기 회로를 턴 오프시키는 단계를 포함하고; 제2 등화기 회로를 제어하는 단계는, 제1 및 제2 신호들이 상이한 논리값들을 가질 때 제2 등화기 회로를 턴 오프시키는 단계를 포함한다. 일부 실시예들에서, 제1 등화기 회로는, LWB 라인과 LWB_bar 라인 사이에 직렬로 연결된 제1 트랜지스터와 제2 트랜지스터를 포함하며, 로컬 기록 드라이버는 LWB 라인과 LWB_bar 라인 사이에 직렬로 연결된 제3 트랜지스터와 제4 트랜지스터를 더 포함하고; 제1 등화기 회로를 제어하는 단계는, 제1 신호를 제1 트랜지스터의 게이트에 제공하는 단계; 및 제2 신호를 제2 트랜지스터의 게이트에 제공하는 단계를 포함하며; 제2 등화기 회로를 제어하는 단계는, 제1 신호를 제1 트랜지스터의 게이트에 제공하는 단계; 및 제2 신호를 제4 트랜지스터의 게이트에 제공하는 단계를 포함한다. 일부 실시예들에서, 제1 등화기 회로는, LWB 라인과 LWB_bar 라인 사이에 직렬로 연결된 트랜지스터를 포함하며, 제1 등화기 회로를 제어하는 단계는, 제1 신호와 제2 신호를 논리적으로 결합하여 제3 신호를 형성하는 단계; 및 제3 신호를 제1 트랜지스터의 게이트에 제공하는 단계를 포함한다.
첨부된 도면들에서는 하나 이상의 실시예들이 비제한적인 예시로서 예시되며, 도면 전반에 걸쳐서 동일한 참조번호 지정을 갖는 엘리먼트들은 동일한 엘리먼트들을 나타낸다. 달리 개시되지 않는 한 도면들은 실척도로 도시되지 않는다.
도 1은 일부 실시예들에 따른, 반도체 디바이스의 블록도이다.
도 2는 본 발명개시의 적어도 하나의 실시예에 따른, 분산형 기록 구동 장치를 포함하는 어레이 및 열 구동 영역의 블록도이다.
도 3은 본 발명개시의 적어도 하나의 실시예에 따른, 분산형 기록 구동 장치를 포함하는 어레이 및 열 구동 영역의 회로도이다.
도 4a 내지 도 4c는 본 발명개시의 적어도 하나의 실시예에 따른, 분산형 기록 구동 장치를 포함하는 어레이 및 열 구동 영역의 대응 회로도들이다.
도 5a 내지 도 5c는 본 발명개시의 대응 실시예들에 따른, 분산형 기록 구동 장치를 각각 포함하는 어레이 및 열 구동 영역들의 대응 회로도들이다.
도 6은 본 발명개시의 적어도 하나의 실시예에 따른, 분산형 기록 구동 장치를 포함하는 어레이 및 열 구동 영역(600)의 단면이다.
도 7은 일부 실시예들에 따른, 분산 방식으로 SRAM 매크로(SRAM macro)의 어레이 및 열 구동 영역 내의 열을 기록 구동(write-driving)하는 방법(700)의 흐름도이다.
아래의 발명개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화시키기 위해 컴포넌트들, 물질들, 값들, 단계들, 동작들, 물질들, 배열들 등의 특정한 예시들을 아래에서 설명한다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 다른 컴포넌트들, 값들, 동작들, 물질들, 배열들 등이 구상가능하다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 사용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 사용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
일부 실시예들에서, 별개의 기록 및 판독 포트들을 포함하는 SRAM 비트 셀들에 대해, 분산형 기록 구동 장치가 제공된다. 보다 구체적으로, 이러한 분산형 기록 구동 장치는, 글로벌 기록 드라이버와, 비트 셀의 각 세그먼트(segment) 내에 로컬 기록 드라이버를 포함한다. 글로벌 기록 드라이버는, 글로벌 기록 비트(global write bit; GWB) 라인과 로컬 기록 비트(local write bit; LWB) 라인 사이에 연결된 제1 인버터; 및 글로벌 기록 비트_바(global write bit_bar; GWB_bar) 라인과 로컬 기록 비트_바(local write bit_bar; LWB_bar) 라인 사이에 연결된 제2 인버터를 포함한다. 각각의 로컬 기록 드라이버는, GWB 라인과 LWB 라인 사이에 연결된 제3 인버터; 및 GWB_bar 라인과 LWB_bar 라인 사이에 연결된 제4 인버터를 포함한다. 일부 실시예들에서, 비트 셀들의 대응 세그먼트 내에 있는 각각의 로컬 기록 드라이버를 포함하는 분산형 기록 구동 장치는, LWB 라인과 LWB_bar 라인의 저항성 및/또는 용량성 부하의 문제를 완화시키는 효과를 갖는다. 일부 실시예들에서, 각각의 로컬 기록 드라이버는 제1 디바이스 층 내에 있고, 글로벌 기록 드라이버는 제1 디바이스 층 위의 제2 디바이스 층 내에 있는데, 이는 글로벌 기록 드라이버가 제1 디바이스 층 내에 있는 경우보다 더 쉽게 글로벌 기록 드라이버가 고속 및 대형 풋프린트로 구성된다는 장점을 부여한다.
도 1은 본 발명개시의 적어도 하나의 실시예에 따른 반도체 디바이스(100)의 블록도이다.
도 1에서, 반도체 디바이스(100)는, 다른 것들 중에서도, 회로 매크로(circuit macro)(이후부터는, 매크로라고 칭함)(102)를 포함한다. 일부 실시예들에서, 매크로(102)는 SRAM 매크로이다. 일부 실시예들에서, 매크로(102)는 SRAM 매크로 이외의 다른 매크로이다. 매크로(102)는 다른 것들 중에서도, 하나 이상의 어레이 및 열 구동 영역(104)을 포함하며, 각각의 어레이 및 열 구동 영역은 분산형 기록 구동 장치를 포함한다. 영역(104)의 예시는 도 2의 어레이 및 열 구동 영역(200)이다.
도 2는 본 발명개시의 적어도 하나의 실시예에 따른, 분산형 기록 구동 장치를 포함하는 어레이 및 열 구동 영역(200)의 블록도이다. 도 2의 영역(200)은 도 1의 영역(104)의 예시이다.
도 2에서, 영역(200)은 열들로 조직되고, 열들(207(j)~207(j+n))이 도 2에서 도시되며, 여기서 j와 n은 정수이고,j≥0, n≥1이고,j는 열 번호를 나타낸다. 영역(200)은 세그먼트들(202A, 202B), 글로벌 구동(global driving; g-drv) 블록(204); 및 제어 블록(206)을 포함한다.
세그먼트(202A)는, 블록(210A); 세그먼트 구동(segment-driving; s-drv) 블록(218A); 및 블록(214A)을 포함한다. 세그먼트(202B)는 블록(210B); s-drv 블록(218B); 및 블록(214B)을 포함한다.
블록(210A)은 행들과 열들의 2차원 어레이로서 조직되고, 어레이는 비트 셀들(212A(i,j)~212A(i+m,j+n))을 포함하며, 여기서 i와 m은 정수이고, i≥0, m≥1이며, i는 행 번호를 나타낸다. 비트 셀들, 예를 들어, 비트 셀(212A(i,j))은 도 3에서 보다 상세히 도시된다(이하에서 논의됨). 예를 들어, 비트 셀들(212A(i,j)~212A(i+m,j))은 열(207(j))에 있다. 블록(214A)은 비트 셀들(216A(i,j)~216A(i+m,j+n))을 포함하는 2차원 어레이로서 조직된다. 블록(210B)은 비트 셀들(212B(i,j)~212B(i+m,j+n))을 포함하는 2차원 어레이로서 조직된다. 블록(214B)은 비트 셀들(216B(i,j)~216B(i+m,j+n))을 포함하는 2차원 어레이로서 조직된다.
s-drv 블록(218A)은 세그먼트 열(segment-column; s-col) 드라이버들(220A(j)~220A(j+n))이라고 칭하는 로컬 기록 드라이버들(220A(j)~220A(j+n))을 포함한다. s-col 드라이버들, 예를 들어, s-col 드라이버(220A(j))는 도 3에서 보다 상세히 도시된다(이하에서 논의됨). 예를 들어, s-col 드라이버(220A(j))는 열(207(j))에 있다. s-drv 블록(218B)은 s-col 드라이버들(220B(j)~220B(j+n))이라고 칭하는 로컬 기록 드라이버들(220B(j)~220B(j+n))을 포함한다.
글로벌 구동(g-drv) 블록(204)은 글로벌 열(global-column; g-col) 드라이버들(224(j)~224(j+n))이라고 칭하는 글로벌 기록 드라이버들(224(j)~224(j+n))을 포함한다. g-col 드라이버들, 예를 들어, g-col 드라이버(224A(j))는 도 3에서 보다 상세히 도시된다(이하에서 논의됨). 예를 들어, g-col 드라이버(224A(j))는 열(207(j))에 있다.
도 2에서, 영역(200)은 글로벌 구동(g-drv) 블록(204) 및 s-drv 블록들(218A~218B)(후자는 대응적으로 세그먼트들(202A~202B) 내에 포함됨)을 포함하기 때문에, 영역(200)은 분산형 기록 구동 장치를 갖는 것으로서 간주된다.
제어 블록(206)은 열 구동(column driving; c-drv) 제어 유닛들(226(j)~226(j+n))을 포함한다. 제어 유닛들, 예컨대 c-drv 제어 유닛(226(j))은 도 3에서 보다 상세히 도시된다(이하에서 논의됨). 예를 들어, c-drv 제어 유닛(226(j))은 열(207(j))에 있다. c-drv 제어 유닛(226(j)~226(j+n))은 대응하는 기록 제어 신호들(도 3 참조, 후술됨)을 제공한다.
영역(200)은, 글로벌 기록 비트(global write bit; GWB) 라인들(230(j)~230(j+n)); 대응하는 글로벌 기록 비트_바(global write bit_bar; GWB_bar) 라인들(도시되지는 않지만, 아래에서 논의되는 도 3 참조); 로컬 기록 비트(local write bit; LWB) 라인들(234(j)~234(j+n)); 및 대응하는 로컬 기록 비트_바(local write bit_bar; LWB_bar) 라인들(도시되지는 않지만, 아래에서 논의되는 도 3 참조)을 더 포함한다.
도 2의 영역(200)에서, GWB 라인(230(j))은 s-col 드라이버(220A(j)), s-col 드라이버(220B(j)), 및 g-col 드라이버(224(j)) 각각에 연결된다. GWB 라인(230(j+n))은 s-col 드라이버(220A(j+n)), s-col 드라이버(220B(j+n)), 및 g-col 드라이버(224(j+n)) 등의 각각에 연결된다. LWB 라인(234(j))은 비트 셀들(212A(i,j)~212A(i+m,j)), s-col 드라이버(220A(j)), 비트 셀들(216A(i,j)~216A(i+m,j)), 비트 셀들(212B(i,j)~212B(i+m,j), s-col 드라이버(220B(j)), 비트 셀들(216B(i,j)~216B(i+m,j), 및 g-col 드라이버(224(j)) 각각에 연결된다. LWB 라인(234(j+n))은 비트 셀들(212A(i,j+n)~212A(i+m,j+n)), s-col 드라이버(220A(j+n)), 비트 셀들(216A(i,j+n)~216A(i+m,j+n)), 비트 셀들(212B(i,j+n)~212B(i+m,j+n), s-col 드라이버(220B(j+n)), 비트 셀들(216B(i,j+n)~216B(i+m,j+n), 및 g-col 드라이버(224(j+n)) 등의 각각에 연결된다.
예시의 단순화를 위해, 도 2의 영역(200)은 두 개의 세그먼트들(202A~202B)로 도시되어 있다. 일부 실시예들에서는, 추가적인 세그먼트들이 영역(200) 내에 포함된다. 예시의 단순화를 위해, 셀들의 블록(bcell) 대 s-drv 블록들(bsdrv)의 인트라 세그먼트 비(intra-segment ratio)가 bcell:bsdrv = 2:1이도록, 세그먼트들(202A~202B) 각각은 하나의 s-drv 블록, 즉 대응하는 s-drv 블록들(218A~218B)로 도시되어 있다. 다른 비들이 본 발명개시의 범위 내에 있다. 일부 실시예들에서, 인트라 세그먼트 비 bcell:bsdrv는 bcell:bsdrv = 2:1 이외의 다른 값들을 갖는다.
도 3은 본 발명개시의 적어도 하나의 실시예에 따른, 분산형 기록 구동 장치를 포함하는 어레이 및 열 구동 영역의 회로도(300)이다.
회로도(300)는 도 2의 어레이 및 열 구동 영역(200)의 예시적인 구현예이다. 이와 같이, 회로도(300)는 도 1의 영역(104)의 예시이다.
회로도는 예컨대, 트랜지스터, 인버터, NOR 게이트, GWB_bar 라인(322)(j); LWB_bar 라인(336(j)) 등을 도시하기 때문에, 도 3의 회로도(300)는 도 2의 영역(200)의 블록도보다 어떤면에서 더 상세하지만, 회로도는 또한 영역(300)의 블록도의 단순화를 나타낸다. 예시의 단순화를 위해, 회로도(300)의 단순화는, 영역(200)의 열들(207(j)~207(j+n)) 모두에 대응하는 다중 열들이기 보다는 하나의 열(307(j)); 영역(200) 내의 세그먼트들(202A~202B)에 대응하는 두 개의 세그먼트들이기보다는 하나의 세그먼트(302A); 영역(200)의 세그먼트(202A)의 블록(210A) 내의 비트 셀들(212A(i,j)~212A(i+m,j+n)) 모두에 대응하는 다중 비트 셀들이기보다는 블록(310A) 내의 하나의 비트 셀(312A(i,j)); 영역(200) 내의 s-col 드라이버들(220A(j)~220A(j+n))에 대응하는 다중 s-col 드라이버들이기보다는 하나의 s-col 드라이버(320A(j)); 영역(200)의 세그먼트(202A)의 블록(214A) 내의 비트 셀들(216A(i,j)~216A(i+m,j+n)) 모두에 대응하는 다중 비트 셀들이기보다는 블록(310B) 내의 하나의 비트 셀(316A(i+m,j)); 영역(200) 내의 g-col 드라이버들(224(j)~224(j+n))에 대응하는 다중 g-col 드라이버들이기보다는 하나의 g-col 드라이버(324(j)); 영역(200) 내의 c-drv 제어 유닛들(226(j)~226(j+n))에 대응하는 다중 c-drv 제어 유닛들이기보다는 하나의 c-drv 제어 유닛(326(j)); 영역(200) 내의 GWB 라인들(230(j)~230(j+n))에 대응하는 다중 GWB 라인들이기보다는 GWB 라인(330(j)); 및 영역(200) 내의 LWB 라인들(234(j)~234(j+n))에 대응하는 다중 LWB 라인들이기보다는 LWB 라인(334(j))을 포함한다.
도 3에서, 비트 셀(312A(i,j))과 비트 셀(316A(i+m,j))은 듀얼 포트의 8 트랜지스터(8 transistor; 8T) SRAM 비트 셀들이며, 여기서 하나의 포트는 기록 포트를 나타내고, 하나의 포트는 판독 포트를 나타낸다. 다른 비트 셀 구성들이 본 발명개시의 범위 내에 있다. 일부 실시예들에서, 비트 셀(312A(i,j))과 비트 셀(316A(i+m,j))은 듀얼 포트 SRAM 비트 셀들이기보다는 멀티 포트 SRAM 비트 셀들이다. 일부 실시예들에서, 비트 셀(312A(i,j))과 비트 셀(316A(i+m,j))은 8개의 트랜지스터와는 상이한 개수의 트랜지스터들로 구현된다.
회로도(300)에서, 비트 셀(312A(i,j))은 PMOS 트랜지스터들(P01~P02) 및 NMOS 트랜지스터들(N01~N06)을 포함한다. 트랜지스터들(P01~P02, N01~N02)은 SRAM 래치(311)로서 구성된다. 트랜지스터들(N03, N04)은 래치(311)의 노드(303A) 및 노드_바(303B)를 대응하는 LWB 라인(334)(j) 및 LWB_bar 라인(336)(j)에 선택적으로 연결시키는 스위치(패스 게이트라고 칭한다)를 나타낸다. 트랜지스터들(N03, N04)의 게이트 전극들은 i번째 워드 기록 라인(WRD) A(AWRD(i))에 연결된다. AWRD(i) 상의 신호는, 트랜지스터들(N03, N04)이 ON/OFF일 때를 선택하고, 이로써 래치(311)의 노드(303A)와 노드_바(303B)가 대응하는 LWB 라인(334)(j) 및 LWB_bar 라인(336)(j)에 연결될 때를 선택하는데 사용된다.
특히, 래치(311)와 관련하여, 트랜지스터들(P01, N01)은 제1 기준 전압과 제2 기준 전압 사이에 직렬로 연결된다. 일부 실시예들에서, 제1 기준 전압은 VDD이다. 일부 실시예들에서, 제2 기준 전압은 VSS이다. 트랜지스터(P01)의 소스 및 드레인 전극은 VDD 및 노드(303A)에 대응하여 연결된다. 트랜지스터(N01)의 드레인 및 소스 전극은 노드(303A) 및 VSS에 대응하여 연결된다. 트랜지스터들(P02, N02)은 VDD와 VSS 사이에 직렬로 연결된다. 트랜지스터(P02)의 소스 및 드레인 전극은 VDD 및 노드_바(303B)에 대응하여 연결된다. 트랜지스터(N02)의 드레인 및 소스 전극은 노드(303B) 및 VSS에 대응하여 연결된다. 트랜지스터들(P01, N01) 각각의 게이트 전극은 노드_바(303B)에 연결된다. 트랜지스터들(P02, N02) 각각의 게이트 전극은 노드(303A)에 연결된다.
회로도(300)에서, 비트 셀(316A(i+m,j))은 PMOS 트랜지스터들(P03~P04) 및 NMOS 트랜지스터들(N07~N012)을 포함한다. 비트 셀(316A(i+m,j))은 비트 셀(312A(i,j))과 유사하다. 간결성을 위해, 비트 셀(316A(i+m,j))에 대한 설명은 비트 셀(312A(i,j))에 대한 차이에 초점을 둘 것이다.
비트 셀(316A(i+m,j))에서, 트랜지스터들(P03~P04, N07~N08)은 SRAM 래치(315)로서 구성된다. 트랜지스터들(N09, N10)은 AWRD(i+m) 라인 상의 신호의 제어 하에서, 래치(315)의 노드들(305A, 305B)을 대응하는 LWB 라인(334)(j) 및 LWB_bar 라인(336)(j)에 선택적으로 연결시키는 스위치(패스 게이트라고 칭한다)를 나타낸다.
도 3에서, g-col 드라이버(324(j))는 인버터들(340, 342), 및 등화기(325)를 포함한다. 인버터(340)는 노드(360A)에서의 GWB 라인(330(j))과 노드(360B)에서의 LWB 라인(334(j)) 사이에 연결된다. 인버터(342)는 노드(362A)에서의 GWB_bar 라인(332(j))과 노드(362B)에서의 LWB_bar 라인(336(j)) 사이에 연결된다.
등화기(325)는 노드(360B)에서의 LWB 라인(334(j))과 노드(362B)에서의 LWB_bar 라인(336(j)) 사이에 연결된다. 등화기(325)는 노드(360B)에서의 LWB 라인(334(j))과 노드(362B)에서의 LWB_bar 라인(336(j)) 사이에 직렬로 연결된 PMOS 트랜지스터들(P11, P12)을 포함한다. 트랜지스터(P11)의 소스 및 드레인 전극은 노드(360B) 및 노드(363)에 연결된다. 트랜지스터(P12)의 소스 및 드레인 전극은 노드(363) 및 노드(362B)에 연결된다. 트랜지스터들(P11, P12)의 게이트 전극은 대응하는 노드들(360A, 362A)에 연결된다.
도 3에서, s-col 드라이버(320A(j))는 인버터들(344, 346), 및 등화기(321)를 포함한다. 인버터(344)는 노드(364A)에서의 GWB 라인(330(j))과 노드(364B)에서의 LWB 라인(334(j)) 사이에 연결된다. 인버터(346)는 노드(366A)에서의 GWB_bar 라인(332(j))과 노드(366B)에서의 LWB_bar 라인(336(j)) 사이에 연결된다. 따라서, s-col 드라이버(320A(j)) 내에 포함된 인버터들(344, 346)은 세그먼트(302A)의 내부에 물리적으로 위치한다.
등화기(321)는 노드(364B)에서의 LWB 라인(334(j))과 노드(366B)에서의 LWB_bar 라인(336(j)) 사이에 연결된다. 등화기(321)는 노드(364B)에서의 LWB 라인(334(j))과 노드(366B)에서의 LWB_bar 라인(336(j)) 사이에 직렬로 연결된 PMOS 트랜지스터들(P13, P14)을 포함한다. 트랜지스터(P13)의 소스 및 드레인 전극은 노드(364B) 및 노드(365)에 연결된다. 트랜지스터(P14)의 소스 및 드레인 전극은 노드(365) 및 노드(366B)에 연결된다. 트랜지스터들(P13, P14)의 게이트 전극은 대응하는 노드들(364A, 366A)에 연결된다.
도 3에서, c-drv 제어 유닛(426(i))은 NOR 게이트(448) 및 NOR 게이트(450)를 포함한다. NOR 게이트들(448, 450)의 출력부는 대응하는 노드들(360B, 362B)에 연결된다. NOR 게이트들(448, 450) 각각의 제1 입력부는 열 선택_바(CS_bar) 라인에 연결된다. NOR 게이트(448)의 제2 입력부는 기록 데이터(write data; WD) 라인에 연결된다. NOR 게이트(450)의 제2 입력부는 기록 데이터_바(write data_bar; WD_bar) 라인에 연결된다. NOR 게이트들(448, 450)을 사용함으로써, c-drv 제어 유닛(426)(i)은 '활성 로우(active-low)' 구성을 반영한다. 일부 실시예들에서, c-drv 제어 유닛(426)(i)은 '활성 하이(active-high)' 구성을 반영한다. c-drv 제어 유닛(426(i))이 활성 하이 구성을 반영하는 일부 실시예들에서, c-drv 제어 유닛(426(i))은 NOR 게이트들(448, 450)을 대신하여 대응하는 NAND 게이트를 포함한다.
다른 접근법에 따른 SRAM 디바이스에서의 어레이 및 열 구동 영역과 관련하여, 보다 구체적으로 하나의 열과 관련하여, 다른 접근법은 분산형 구동 장치를 사용하지 않고 그 대신에 통합형 구동 장치를 사용한다는 것을 유의한다. 따라서, 다른 접근법은 비트 셀들의 각각의 대응하는 세그먼트 내에 로컬 기록 드라이버를 포함하지 않으며, GWB 라인이나 또는 GWB_bar 라인도 포함하지 않으며, g-col 드라이버(324)와 c-drv 제어 유닛(326(j)) 대신에 통합형 드라이버(미도시됨)를 갖는다. LWB 라인 및 LWB_bar 라인의 저항성 및/또는 용량성 부하의 문제점은 다른 접근법에 따른 장치의 작동을 현저하게 손상시킨다.
예를 들어, 다른 접근법에 따르면, 열이 선택되고 세그먼트가 선택되는 기록 프로세스 동안, LWB 라인은 하이 논리값(H 값)으로 사전 충전된다. 사전 충전 후, 통합형 드라이버는 H 값 또는 로우 논리값(L 값)으로 LWB 라인을 구동시킨다. 기록 시나리오를 고려하면, 노드_바가 대응하는 L 값을 저장하기 때문에 노드에 연결된 NMOS 트랜지스터가 턴 오프(turn off)되도록, (비트 셀의) 래치의 노드가 초기에 H 값을 저장하는 다른 접근법에 따르면, (비트 셀의) 래치의 노드가 LWB 라인에 연결되도록 선택되고, 통합형 드라이버는 LWB 라인을 L 값으로 구동/기록하려고 시도한다. 상기 다른 접근법에 따른 기록 시나리오에서, NMOS 트랜지스터는 턴 온(turn on)될 것이고, LWB 라인을 사전 충전 H 값으로부터 L 값으로 끌어내리려고 시도할 것이다. LWB 라인의 저항성 및/또는 용량성은 상기 다른 접근법의 래치 내의 대응 NMOS 트랜지스터의 능력을 손상시켜서 WRB 라인을 사전 충전 H 값으로부터 L 값으로 끌어내린다.
일부 실시예들에서, 영역(200)의 분산형 기록 구동 장치는 LWB 라인(334)(j) 및 LWB_bar 라인(336)(j)의 저항성 및/또는 용량성 부하의 문제를 완화시키는 장점을 갖는다. 특히, 인버터들(344, 346)은 s-col 드라이버(320A(j)) 내에 포함되고, 이에 따라 세그먼트(302A)의 내부에 있다. 인버터들(344, 346)은 g-col 드라이버(324(j))의 인버터들(340, 342)의 구동 능력을 보충해주는데, 이는 LWB 라인(334)(j) 및 LWB_bar 라인(336)(j)의 저항성 및/또는 용량성 부하의 문제를 완화시킨다. c-drv 제어 유닛(326(j)), g-col 드라이버(324(j)), 및 s-col 드라이버(320A(j))의 동작을 도 4a 내지 도 4c의 환경에서 이하에서 설명한다.
도 3의 회로도(300)는 로컬 판독 비트(local read bit; LRB) 라인(337(j)), 세그먼트 판독(segment read; s-read) 회로(368(j)), 글로벌 판독(global read; g-read) 회로(370(j)), 및 글로벌 판독 비트(global read bit; GRB) 라인(339(j))을 더 포함한다. 또한, 비트 셀(312A(i,j))에서, 트랜지스터들(N05, N06)은 셀 판독(cell-read; c-read) 회로(313)로서 연결된다.
c-read 회로(313)와 관련하여, 트랜지스터들(N05, N06)은 로컬 판독 비트(LRB) 라인(337(j))과 VSS 사이에 직렬로 연결된다. 트랜지스터(N05)의 제1 및 제2 소스/드레인 전극들은 LRB 라인(337(j)) 및 노드(303C)에 연결된다. 트랜지스터(N06)의 제1 및 제2 소스/드레인 전극들은 노드(303C) 및 VSS에 연결된다. 트랜지스터(N05)의 게이트 전극은 i번째 워드 판독 비트(WRB) B(BWRD(i))에 연결된다. BWRD(i) 상의 신호는, 트랜지스터(N05)가 ON/OFF일 때를 선택하고, 이로써 래치(311)의 노드(303C)가 LRB 라인(337(j))에 연결될 때를 선택하는데 사용된다. 트랜지스터(N06)의 게이트 전극은 래치(311)의 노드_바(303B)에 연결된다.
일부 실시예들에서, 열(307(j))이 선택되고 세그먼트(302A)가 선택되는 판독 프로세스 동안, LRB 라인(337(j))은 하이 논리값(H 값)으로 사전 충전된다. 사전 충전 후, LRB 라인(337(j))은 s-read 회로(368(j)) 및 g-read 회로(370(j))에 의해 GRB 라인(339(j))에 연결된다. 또한, 사전 충전 이후, BWRD(i) 라인 상의 신호는 트랜지스터(N05)를 턴 온시키는데 사용된다. 래치(311)의 노드(303A)가 로우 논리값(L 값)을 저장하고 래치(311)의 노드_바(303B)가 이에 대응하여 H 값을 저장하는 제1 판독 시나리오에서, 노드_바(303B) 상의 H 값은 트랜지스터(N06)를 턴 온시킬 것이다. 따라서, 제1 판독 시나리오에서, 트랜지스터들(N05, N06)은 함께 LRB 라인(337(j))을 VSS에 연결시켜서, 그 결과 LRB 라인(337(j))이 L 값을 취하게 되는데, 이는 래치(311)의 노드(303A)에 저장된 L 값을 반영시킨 것이다. 래치(311)의 노드(303A)가 H 값을 저장하고 래치(311)의 노드_바(303B)가 이에 대응하여 L 값을 저장하는 제2 판독 시나리오에서, 노드_바(303B) 상의 L 값은 트랜지스터(N06)를 턴 오프시킬 것이다. 따라서, 제2 판독 시나리오에서, 트랜지스터(N06)는 LRB 라인(337(j))이 VSS에 연결되지 못하게 해서, 그 결과 LRB 라인(337(j))이 H 값을 유지하게 되고, 이는 래치(311)의 노드(303A)에 저장된 H 값을 반영시킨 것이다.
또한, 비트 셀(316A(i+m,j))에서, 트랜지스터들(N11, N12)은 c-read 회로(317)로서 연결된다. c-read 회로(317)는 c-read 회로(313)와 유사하다. 간결성을 위해, c-read 회로(317)의 논의는 c-read 회로(313)에 대한 차이에 초점을 둘 것이다.
c-read 회로(317)와 관련하여, 트랜지스터(N11)의 제1 및 제2 소스/드레인 전극들은 LRB 라인(337(j)) 및 노드(305C)에 연결된다. 트랜지스터(N12)의 제1 및 제2 소스/드레인 전극들은 노드(305C) 및 VSS에 연결된다. 트랜지스터(N11)는 BWRD(i+m) 라인 상의 신호의 제어 하에서 LRB 라인(337(j))을 노드(305C)에 선택적으로 연결시킨다. 트랜지스터(N12)는 래치(315)의 노드(305B)에 저장된 논리값(L 또는 H)의 제어 하에서 노드(305C)를 VSS에 선택적으로 연결시킨다.
도 4a 내지 도 4c는 본 발명개시의 적어도 하나의 실시예에 따른, 분산형 기록 구동 장치를 포함하는 어레이 및 열 구동 영역의 대응 회로도들(400A~400C)이다. 보다 구체적으로, 회로도들(400A~400C) 각각은 어레이 및 열 구동 영역의 열(407(j))의 상이한 제어 단계들에도 불구하고 동일한 회로를 도시한다.
회로도들(400A~400C) 각각은 도 2의 어레이 및 열 구동 영역(200)의 예시적인 구현예이다. 이와 같이, 각각의 회로도(400A~400C)는 도 1의 영역(104)의 예시이다.
어떤 측면에서, 회로도(400A~400C) 각각은 회로도(300)의 보다 상세한 버전이다. 예를 들어, 회로도(400A~400C) 각각은: 연결되어 있는 PMOS 트랜지스터(P05)와 NMOS 트랜지스터(N13)를 포함하고, PMOS 트랜지스터(P05)의 소스/드레인 전극들은 VDD와 노드(460B) 사이에 연결되어 있고, 트랜지스터(N13)의 소스/드레인 전극들은 노드(460B)와 VSS 사이에 연결되어 있는 인버터(440); 및 연결되어 있는 PMOS 트랜지스터(P06)와 NMOS 트랜지스터(N14)를 포함하고, PMOS 트랜지스터(P06)의 소스/드레인 전극들은 VDD와 노드(462B) 사이에 연결되어 있고, 트랜지스터(N14)의 소스/드레인 전극들은 노드(462B)와 VSS 사이에 연결되어 있는 인버터(442)를 도시한다. 어떤 측면에서, 예시의 간결성을 위해, 회로도(400A~400C) 각각은 회로도(300)의 덜 상세한 버전이다. 회로도(400A~400C) 각각은 셀들(412A(i,j), 416A(i,j))을 도시하며, 회로도(400A~400C) 각각은 셀들(412A(i,j), 416A(i,j)) 각각 내에 포함된 컴포넌트들을 도시하지 않는다.
도 4a는 열(407(j))이 선택되지 않은 시나리오를 가정한다. 도 4b는 열(407(j))이 선택되고 기록 동작 전에 열(407(j))이 사전 충전되는 시나리오를 가정한다. 도 4c는 열(407(j))이 선택되고, 열(407(j))이 사전 충전된 후에, 데이터가 열(407(j))에 기록되는 시나리오를 가정한다.
도 4a(다시, 열(407(j))이 선택되지 않은 시나리오를 가정한다)와 관련하여, c-drv 제어 유닛(426(i))에서의 NOR 게이트(448~450)의 포함은 '활성 로우' 구성을 반영하기 때문에, CS_bar 라인 상의 신호가 H 값으로 설정될 때 열(407(j))은 선택되지 않는다. CS_bar 라인 상의 신호가 H 값으로 설정될 때, NOR 게이트(448~450) 각각의 출력은 L 값이다. CS_bar 라인 상의 신호가 H 값으로 설정되는 한, 노드(460A)에서의 NOR 게이트(448)의 출력은 WD 라인 상의 신호가 L 값 또는 H 값으로 설정되는지 여부에 관계없이 H 값이 될 것이다. 따라서, 도 4a에서, WD 라인 상의 신호 값은 L/H로서 도시된다. 마찬가지로, CS_bar 라인 상의 신호가 H 값으로 설정될 때, 노드(462A)에서의 NOR 게이트(450)의 출력은 WD_bar 라인 상의 신호가 L 값 또는 H 값으로 설정되는지 여부에 관계없이 H 값이 될 것이다. 따라서, 도 4a에서, WD_bar 라인 상의 신호 값은 L/H로서 도시된다.
g-col 드라이버(424(j))와 관련하여, 노드(460A)에서의 NAND 게이트(448)의 출력(이는 또한 인버터(440)의 입력이다)이 L 값을 갖는 경우, 노드(460B)에서의 인버터(440)의 출력은 H 값을 갖는다. 보다 구체적으로, 노드(460A)에서의 인버터(440)의 입력이 L 값을 갖는 경우, 트랜지스터(P05)는 턴 온되고, 트랜지스터(N13)는 턴 오프되어, 이에 대응하여, VDD는 노드(460A)에 연결되고, VSS는 노드(460A)로부터 연결해제/차단된다. 마찬가지로, 노드(462A)에서의 NAND 게이트(450)의 출력(이는 또한 인버터(442)의 입력이다)이 L 값을 갖는 경우, 노드(462B)에서의 인버터(442)의 출력은 H 값을 갖는다.
또한, g-col 드라이버(424(j))와 관련하여, 대응하는 노드들(462A, 460A)에서의 NAND 게이트들(448~450) 각각의 출력이 L 값을 갖는 경우, 등화기(425)는 턴 온된다. 보다 구체적으로, 대응하는 노드들(460A, 462A)에서의 인버터들(440~442)의 입력이 L 값을 갖는 경우, 대응하는 트랜지스터들(P11~P12)은 턴 온되어, LWB 라인(434(j))은 LWB_bar 라인(436(j))에 연결되는데, 이는 LWB 라인(434(j))과 LWB_bar 라인(436(j)) 상의 전압 레벨들을 균등화시킬 수 있다.
s-col 드라이버(420A(j))와 관련하여, 노드(460A)에서의 NAND 게이트(448)의 출력(이는 또한 s-col 드라이버(420A(j))의 인버터(444)의 노드(464A)에서의 입력이다)이 L 값을 갖는 경우, 노드(464B)에서의 인버터(444)의 출력은 H 값을 갖는다. 마찬가지로, 노드(462A)에서의 NAND 게이트(450)의 출력(이는 또한 s-col 드라이버(420A(j))의 인버터(446)의 노드(466A)에서의 입력이다)이 L 값을 갖는 경우, 노드(462B)에서의 인버터(442)의 출력은 H 값을 갖는다.
또한, s-col 드라이버(420A(j))와 관련하여, 대응하는 노드들(464A~466A)에서의 인버터들(444~446)의 입력이 L 값을 갖는 경우, 등화기(421)가 턴 온된다. 보다 구체적으로, 대응하는 노드들(464A, 466A)에서의 인버터들(444~446)의 입력이 L 값을 갖는 경우, 대응하는 트랜지스터들(P13~P14)은 턴 온되어, LWB 라인(434(j))은 LWB_bar 라인(436(j))에 연결되는데, 이는 LWB 라인(434(j))과 LWB_bar 라인(436(j)) 상의 전압 레벨들을 균등화시킬 수 있다.
이제 도 4b(다시, 열(407(j))이 선택되고 기록 동작 전에 열(407(j))이 사전 충전되는 시나리오를 가정한다)를 참조하여 논의한다. 도 4b에서, CS_bar 라인 상의 신호가 L 값으로 설정된다. CS_bar 라인 상의 신호가 L 값으로 설정될 때, NOR 게이트들(448~450) 각각의 출력은 대응하는 WD 및 WD_bar 라인들 상의 값들에 의존한다. 도 4b에서, WD 및 WD_bar 라인들 각각은 H 값을 갖는다. 따라서, 대응하는 노드들(460A, 462A)에서의 NOR 게이트들(448~450) 각각의 출력은 L 값이다.
도 4b에서, g-col 드라이버(424(j))와 관련하여, 노드(460A)에서의 NAND 게이트(448)의 출력(이는 또한 인버터(440)의 입력이다)이 L 값을 갖는 경우, 신호 전파는 도 4a의 것(위에서 논의됨)과 유사하다. 이는 WD 및 WD_bar 라인들 각각이 도 4b에서 H 값을 갖는 동안, CS_bar 라인은 L 값을 갖고, 반면에, 도 4a에서 CS_bar 라인은 H 값을 갖기 때문이다(WD 및 WD_bar 라인들 상의 신호들이 도 4a에서 L 값 또는 H 값으로 설정되는지 여부는 중요하지 않음). 따라서, 도 4b에서, 열(407(j))이 선택되고, LWB 라인(434(j)) 및 LWB_bar 라인(436(j))은 기록 동작이 발생하기 전에 H 값으로 사전 충전된다.
이제 도 4c(다시, 열(407(j))이 선택되고, 열(407(j))이 사전 충전된 후에, 데이터가 열(407(j))에 기록되는 시나리오를 가정한다)를 참조하여 논의한다. 비트 셀, 예컨대, 비트 셀(412A(i,j))(그러나, 더 세부사항을 위해 312A(i,j)를 참조한다)은 대응하는 노드 쌍, 예컨대, 노드(303A)와 노드(303B)에서 상반되는 논리값들의 쌍(L과 H, 또는 H와 L)을 저장한다는 것을 상기한다. 따라서, 열(407(j))의 셀들 중 하나, 예컨대, 셀(412A(i,j))에 데이터를 기록하기 위해, c-drv 제어 유닛(426(i))이 대응하는 노드들(460A, 462A)에서 출력하는 값들은 상반되는 논리값들의 쌍, 즉 L과 H이거나, 또는 H와 L이다.
도 4c는, 도 4c에서, WD 라인 상의 값이 WD_bar 라인 상의 값과 상이하여, 그 결과, c-drv 제어 유닛(426(i))이 노드(460A)에서 출력하는 값이 c-drv 제어 유닛(426(i))이 노드(462A)에서 출력하는 값의 논리적 반대라는 점을 제외하고는, 도 4b와 유사하다. 따라서, 도 4c에서, WD 라인은 L/H 값을 갖는 것으로서 도시되고, WD_bar 라인은 H/L 값을 갖는 것으로서 도시되며, 대응하는 노드들(460A, 462A)에서 c-drv 제어 유닛(426(i))이 출력하는 값들은 H/L 및 L/H로서 도시된다.
보다 구체적으로, 도 4c에서의 c-drv 제어 유닛(426(i))과 관련하여, CS_bar 라인 상의 신호는 L 값으로 설정된다. CS_bar 라인 상의 신호가 L 값으로 설정될 때, NOR 게이트들(448~450) 각각의 출력은 대응하는 WD 및 WD_bar 라인들 상의 값들에 의존한다. 도 4c에서, WD 라인은 노드(460A)에서의 NOR 게이트(448)의 출력이 H/L이도록 L/H 값을 갖는다. WD_bar 라인은 노드(462A)에서의 NOR 게이트(448)의 출력이 L/H이도록 H/L 값을 갖는다.
도 4c에서의 g-col 드라이버(424(j))와 관련하여, 노드(460A)에서의 NAND 게이트(448)의 출력(이는 또한 인버터(440)의 입력이다)이 H/L 값을 갖는 경우, 노드(460B)에서의 인버터(440)의 출력은 L/H 값을 갖는다. 보다 구체적으로, 노드(460A)에서의 인버터(440)의 입력이 H 값을 갖는 경우, 트랜지스터(P05)는 턴 오프되고, 트랜지스터(N13)는 턴 온되어, 이에 대응하여, VDD는 노드(460A)로부터 연결해제/차단되고, VSS는 노드(460A)에 연결된다. 대안적으로, 노드(460A)에서의 인버터(440)의 입력이 L 값을 갖는 경우, 트랜지스터(P05)는 턴 온되고, 트랜지스터(N13)는 턴 오프되어, 이에 대응하여, VDD는 노드(460A)에 연결되고, VSS는 노드(460A)로부터 연결해제/차단된다. 마찬가지로, 노드(462A)에서의 NAND 게이트(450)의 출력(이는 또한 인버터(442)의 입력이다)이 L/H 값을 갖는 경우, 노드(462B)에서의 인버터(442)의 출력은 H/L 값을 갖는다.
또한, g-col 드라이버(424(j))와 관련하여, 노드(460A)에서의 NAND 게이트(448)의 출력과 노드(462A)에서의 NAND 게이트(450)의 출력이 상이한 논리값들을 갖는 경우, 등화기(425)는 턴 오프된다. 보다 구체적으로, 트랜지스터들(P11, P12) 둘 다가 PMOS 트랜지스터이기 때문에, 대응하는 노드(460A) 및 노드(462A)가 상이한 논리값들을 갖는 경우 P11와 P12 중 하나가 턴 오프된다. 노드(460A)에서의 NAND 게이트(448)의 출력이 H/L 값을 갖는 경우, 트랜지스터(P11)는 ON/OFF된다. 노드(462A)에서의 NAND 게이트(450)의 출력이 L/H 값을 갖는 경우, 트랜지스터(P12)는 OFF/ON된다. 등화기(425)가 턴 오프되면, LWB 라인(434(j))은 LWB_bar 라인(436(j))으로부터 연결해제/차단되는데, 이는 LWB 라인(434(j))과 LWB_bar 라인(436(j)) 상의 전압 레벨들을 등화시키는 것을 방지함으로써, 열(407(j))의 비트 셀, 예컨대, 비트 셀(412A(i,j))에서 상반되는 논리값들의 쌍(L과 H, 또는 H과 L)의 기록을 용이하게 한다.
s-col 드라이버(420A(j))와 관련하여, 노드(460A)에서의 NAND 게이트(448)의 출력(이는 또한 s-col 드라이버(420A(j))의 인버터(444)의 노드(464A)에서의 입력이다)이 H/L 값을 갖는 경우, 노드(464B)에서의 인버터(444)의 출력은 L/H 값을 갖는다. 마찬가지로, 노드(462A)에서의 NAND 게이트(450)의 출력(이는 또한 s-col 드라이버(420A(j))의 인버터(446)의 노드(466A)에서의 입력이다)이 L/H 값을 갖는 경우, 노드(462B)에서의 인버터(442)의 출력은 H/L 값을 갖는다.
s-col 드라이버(420A(j))의 등화기(421)는 등화기(425)와 유사하다. 이에 대응하여, 대응하는 노드들(464A, 466A)에서의 인버터들(444, 446)의 입력은 대응하는 H/L 및 L/H 값들을 갖고, 그 후 등화기(421)는 턴 오프된다.
회로 구성은, 예를 들어, 회로 구성이 나타내는 다양한 파라미터 조합들의 상대적인 최적화 정도의 측면에서 설명될 수있다. 예를 들어, 속도가 대응 회로의 동작 속도를 나타내는 파라미터이다. 일부 실시예들에서, 대응 회로가 낮은 속도, 중간 속도, 또는 높은 속도(여기서, 낮음 < 중간 < 높음)를 나타내도록 구성되게끔, 속도의 상대적 최적화도가 낮음, 중간, 높음으로서 언급된다. 다른 예시로서, 풋프린트가 대응 회로에 의해 소비/점유되는 면적을 나타내는 파라미터이다. 일부 실시예들에서, 대응 회로가 작은 풋프린트, 중간 풋프린트, 큰 풋프린트(여기서, 작음 < 중간 < 큼)를 나타내도록 구성되게끔, 풋프린트의 상대적 최적화도가 작음, 중간, 큼으로서 언급된다.
일부 실시예들에서, 속도 및 풋프린트의 특정 상대적 최적화는 유형으로서 언급된다.
일부 실시예들에서, 최대 속도가 대응 회로의 최대 동작 속도(Max 속도)를 나타내는 파라미터이다. 일부 실시예들에서, 풋프린트는 대응 회로가 소비하는 면적을 나타내는 파라미터이다. 일부 실시예들에서, 그리고 아래의 표([표 1])에서 요약된 바와 같이, 유형 1 구성은 중간 크기의 Max 속도와 중간 풋프린트로 구성되고, 유형 2 구성은 낮은 크기의 Max 속도와 작은 풋프린트로 구성되며, 유형 3 구성은 높은 크기의 Max 속도와 큰 풋프린트로 구성된다. 일부 실시예들에서, 중간 크기의 Max 속도는 낮은 크기의 Max 속도와 높은 크기의 Max 속도 사이의 대략 절반이다. 일부 실시예들에서, 낮은 크기의 Max 속도와 높은 크기의 Max 속도 간의 차이는 약 30% 미만이다. 일부 실시예들에서, 작은 풋프린트와 큰 풋프린트 간의 차이는 약 30% 미만이다. 일부 실시예들에서, 낮은 크기의 Max 속도와 높은 크기의 Max 속도 간의 차이와 작은 풋프린트와 큰 풋프린트 간의 차이 각각은 약 30% 미만이다.
Figure pat00001
도 3 및 도 4a 내지 도 4c에서, s-col 드라이버(320A(j)), g-col 드라이버(324(j)), s-col 드라이버(420A(j)), 및 g-col 드라이버(424(j)) 각각은 동일한 내부 구성을 갖는 것으로서 도시된다. 보다 구체적으로, s-col 드라이버(320A(j)), g-col 드라이버(324(j)), s-col 드라이버(420A(j)), 및 g-col 드라이버(424(j)) 각각은 유형 1 구성을 갖는 것으로서 도시된다. 따라서, s-col 드라이버(320A(j)), g-col 드라이버(324(j)), s-col 드라이버(420A(j)), 및 g-col 드라이버(424(j)) 각각은 중간 속도와 중간 풋프린트로 구성된다. 일부 실시예들에서, s-col 드라이버(320A(j)), g-col 드라이버(324(j)), s-col 드라이버(420A(j)), 및 g-col 드라이버(424(j)) 중 하나 이상의 구성은 도 3 및 도 4a 내지 도 4c에서 도시된 것과는 상이하다. 예를 들어, 도 5a 내지 도 5c(후술됨)를 참조한다.
도 5a 내지 도 5c는 본 발명개시의 대응 실시예들에 따른, 분산형 기록 구동 장치를 각각 포함하는 어레이 및 열 구동 영역들의 대응 회로도들(500A~500C)이다.
회로도들(500A~500C) 각각은 도 2의 어레이 및 열 구동 영역(200)의 예시적인 구현예이다. 이와 같이, 각각의 회로도(500A~500C)는 도 1의 영역(104)의 예시이다.
대응하는 도 5a 내지 도 5c의 회로도들(500A~500C) 각각은 도 4a 내지 도 4c의 회로도들(400A~400C)의 예시적인 변형물이다. 회로도들(400A~400C) 각각은 어레이 및 열 구동 영역의 열(407(j))의 상이한 제어 단계들에도 불구하고 동일한 회로를 도시한다는 것을 상기한다. 간략화를 위해, 회로도들(500A~500C)의 논의는 도 4a 내지 도 4c의 회로도들(400A~400C)에 대한 차이점에 초점을 둘 것이다.
도 5a에서, s-col 드라이버(520A(j)'') 및 g-col 드라이버(524(j)''')는 도 4a 내지 도 4c의 대응하는 s-col 드라이버(420A(j)) 및 g-col 드라이버(424(j))와는 상이하다.
회로도(500A)에서, s-col 드라이버(520A(j)'')는 s-col 드라이버(420A(j))의 등화기(421)에 대응하는 등화기를 포함하지 않는다. 대신에, s-col 드라이버(520A(j)'') 내에는 노드들(564B, 566B) 사이에 갭/틈(578A)이 있다. 유형의 측면에서, s-col 드라이버(520A(j)'')는 유형 2 구성을 갖는 것으로서 도시되며, 여기서 참조번호 520A(j)''에서의 큰따옴표('')는 유형 2를 나타낸다. 따라서, s-col 드라이버(520A(j)'')는 낮은 속도와 작은 풋프린트로 구성된다.
또한, 회로도(500A)에서, g-col 드라이버(524(j)''')는 g-col 드라이버(424(j))의 등화기(425)보다는 등화기(572A)를 포함한다.
등화기(572A)는 노드(560B)에서의 LWB 라인(534(j))과 노드(562B)에서의 LWB_bar 라인(536(j)) 사이에 연결된다. 등화기(572A)는 PMOS 트랜지스터(P51), NOR 게이트(574A), 및 인버터(576A)를 포함한다. PMOS 트랜지스터(P51)는 노드(560B)에서의 LWB 라인(534(j))과 노드(562B)에서의 LWB_bar 라인(536(j)) 사이에 연결된다. 트랜지스터(P51)의 게이트 전극은 인버터(576A)의 출력부에 연결된다. 인버터(576A)의 입력부는 NOR 게이트(574A)의 출력부에 연결된다. NOR 게이트(574A)의 제1 및 제2 입력부들은 대응하는 노드들(560A, 562A)에 연결된다. 유형의 측면에서, g-col 드라이버(524(j)''')는 유형 3 구성을 갖는 것으로서 도시되며, 여기서 참조번호 524(j)'''에서의 삼중 따옴표(''')는 유형 3을 나타낸다. 따라서, g-col 드라이버(524(j)''')는 높은 속도와 큰 풋프린트로 구성된다.
대응하는 노드들(560A, 562A) 상의 값들이 등화기(572A)를 턴 온/오프하는 방법과 관련하여, 등화기(572A)는 도 4a 내지 도 4c의 등화기(425)와 동일하게 동작한다. NOR 게이트(574A)의 포함은 "활성 로우" 구성을 반영하기 때문에, 노드들(560A, 562A) 각각이 L 값을 갖는 경우, NOR 게이트(574A)의 출력은 H 값을 갖고, 트랜지스터(P51)의 게이트 전극은 L 값을 가지며, 이는 트랜지스터(P51)를 턴 온시킨다. 노드들(560A, 562A) 상의 값들의 임의의 다른 조합은 L 값을 갖는 NOR 게이트(574A)의 출력과 H 값을 갖는 트랜지스터(P51)의 게이트 전극을 초래하며, 이는 트랜지스터(P51)를 턴 오프시킨다. 따라서, 도 5a에서, 노드들(560A, 562A) 상의 값들은 대응하여
Figure pat00002
및
Figure pat00003
로서 도시된다.
도 5b는 일부 측면에서 도 4a 내지 도 4c와 유사하며, 일부 측면에서 도 5a와 유사하다. 도 5b에서, s-col 드라이버(520A(j))는 도 4a 내지 도 4c의 s-col 드라이버(420A(j))와 동일하다. 또한, 도 5b에서, g-col 드라이버(524(j)''')는 도 5a의 g-col 드라이버(524(j)''')와 동일하다.
도 5c는 일부 측면에서 도 4a 내지 도 4c와 유사하며, 일부 측면에서 도 5a와 유사하다. 도 5c에서, s-col 드라이버(520A(j)'')는 도 5a의 s-col 드라이버(520A(j)'')와 동일하다. 또한, 도 5c에서, g-col 드라이버(524(j))는 도 4a 내지 도 4c의 g-col 드라이버(424(j))와 동일하다.
[표 1]에서 요약된 유형들의 측면에서, 도 3, 도 4a 내지 도 4c, 및 도 5a 내지 도 5c에서 도시된 유형들의 조합은 아래의 표([표 2])에서 요약되어 있다.
Figure pat00004
일부 실시예들에서, 속도 및 풋프린트의 특정 상대적 최적화가 아래의 표([표 3])에서 요약되어 있다.
Figure pat00005
[표 3]과 관련하여, 도 3, 및 도 4a 내지 도 4c에서, s-col 드라이버(320A(j)), g-col 드라이버(324(j)), s-col 드라이버(420A(j)), 및 g-col 드라이버(424(j)) 각각은 실질적으로 동일한 최대 속도로 구성되며, s-col 드라이버(320A(j)), g-col 드라이버(324(j)), s-col 드라이버(420A(j)), 및 g-col 드라이버(424(j)) 각각은 실질적으로 동일한 풋프린트로 구성된다. 도 5a에서, s-col 드라이버(520A(j)'')는 g-col 드라이버(524(j)''')와 비교하여 더 낮은 최대 속도로 구성되고, s-col 드라이버(520A(j)'')는 g-col 드라이버(524(j)''')와 비교하여 더 작은 풋프린트로 구성된다. 도 5b에서, s-col 드라이버(520A(j))는 g-col 드라이버(524(j)''')와 비교하여 더 낮은 최대 속도로 구성되고, s-col 드라이버(520A(j))는 g-col 드라이버(524(j)''')와 비교하여 더 작은 풋프린트로 구성된다. 도 5c에서, s-col 드라이버(520A(j)'')는 g-col 드라이버(524(j))와 비교하여 더 낮은 최대 속도로 구성되고, s-col 드라이버(520A(j)'')는 g-col 드라이버(524(j))와 비교하여 더 작은 풋프린트로 구성된다.
도 6은 본 발명개시의 적어도 하나의 실시예에 따른, 분산형 기록 구동 장치를 포함하는 어레이 및 열 구동 영역(600)의 단면이다. 이와 같이, 도 6의 영역(600)은 도 1의 영역(104)의 예시이다. 일부 실시예들에서, 각각의 회로도들(300, 400A~400C, 500A-500C)은 도 6에 대응하는 단면을 갖는다.
도 6은 층들(671, 673)을 포함한다. 층(673)은 층(671) 상에 있다. 층(671)은 디바이스들(도시되지 않음)의 p번째 층(층(p))이며, 여기서 p는 정수이고 p≥0이다. 층(673)은 디바이스들(도시되지 않음)의 (p+1)번째 층이다.
디바이스 층(p)(671)에 포함된 디바이스들의 예시들은, 대응하는 s-col 드라이버들(220A(j)~220A(j+n) 및 220B(j)~220B(j+n))을 포함하는, 도 2의 세그먼트들(202A, 202B); s-col 드라이버(320A(j))를 포함하는, 도 3의 세그먼트(302A); s-col 드라이버(420A(j))를 포함하는, 도 4a 내지 도 4c의 세그먼트(402A); s-col 드라이버(520A(j)'')를 포함하는, 도 5a 내지 도 5c의 세그먼트(502A''); 및 s-col 드라이버(520A(j))를 포함하는, 도 5b의 세그먼트(502A)를 포함한다.
디바이스 층(p+1)(673)에 포함된 디바이스들의 예시들은, 도 2의 g-col 드라이버들(224(j)~224(j+n)) 및 c-drv 제어 유닛들(226(j)~226(j+n)); 도 3의 g-col 드라이버(324(j)) 및 c-drv 제어 유닛(326(j)); 도 4a 내지 도 4c의 g-col 드라이버(424(j)) 및 c-drv 제어 유닛(426(j)); 도 5a 내지 도 5b의 g-col 드라이버(524(j)'''); 도 5c의 g-col 드라이버(524(j)); 및 도 5a 내지 도 5c의 c-drv 제어 유닛(526(j))을 포함한다.
디바이스 층(p)(671)은 서브층들(675~679)을 포함한다. 서브층(677)은 서브층(675) 상에 있다. 서브층(679)은 서브층(677) 상에 있다. 디바이스 층(p+1)(673)은 서브층들(681~687)을 포함한다. 서브층(683)은 서브층(681) 상에 있다. 서브층(685)은 서브층(683) 상에 있다. 서브층(687)은 서브층(685) 상에 있다.
서브층(679)은 금속화부의 q번째 서브층(서브층(q))이며, 여기서 q는 정수이고, q≥0이다. 일부 실시예들에서, q번째 서브층은 금속화부의 첫번째 서브층이며, 이 경우 대응하는 설계 규칙들의 번호매김 규칙에 따라 q=0 또는 q=1이다. 서브층(685)은 금속화부의 (q+1)번째 서브층(서브층(q+1))이다. 일부 실시예들에서, 금속화부 서브층(q)(679)은 또한 하나 이상의 상호연결부(미도시됨), 예를 들어, 하나 이상의 비아를 포함한다. 일부 실시예들에서, 금속화부 서브층(q+1)(683)은 또한 하나 이상의 상호연결부(미도시됨), 예를 들어, 하나 이상의 비아를 포함한다.
서브층(675)은 반도체 구조물들(도시되지 않음), 예컨대 활성 영역 등을 포함한다. 서브층(677)은 상호연결부(도시되지 않음), 예를 들어, 비아를 포함하는 상호연결 서브층이다. 상호연결 서브층(677)의 비아들은 서브층(675)의 반도체 구조물들을 금속화부 서브층(q)(679) 내의 대응하는 도전체들(도시되지 않음)에 연결시킨다. 층(p)(671)의 디바이스들 중 적어도 일부는 서브층(675)의 하나 이상의 반도체 구조물, 상호연결 서브층(677)의 하나 이상의 비아, 및 금속화부 서브층(q)(679)의 하나 이상의 도전체를 포함한다.
서브층(687)은 반도체 구조물들(도시되지 않음), 예컨대 활성 영역 등을 포함한다. 서브층들(681, 685)은 상호연결 서브층들이며, 이들 각각은 상호연결부(도시되지 않음), 예컨대, 비아를 포함한다. 상호연결 서브층(681)의 비아들은 금속화부 서브층(q+1) 내의 도전체들(도시되지 않음)을 금속화부 서브층(q)(679) 내의 대응하는 도전체들(도시되지 않음)에 연결시킨다. 상호연결 서브층(685)의 비아들은 서브층(687)의 반도체 구조물들을 금속화부 서브층(q+1)(683) 내의 대응하는 도전체들(도시되지 않음)에 연결시킨다. 층(p+1)(671)의 디바이스들 중 적어도 일부는 서브층(687)의 하나 이상의 반도체 구조물, 상호연결 서브층(685)의 하나 이상의 비아, 및 금속화부 서브층(q)(683)의 하나 이상의 도전체를 포함한다.
도 6의 어레이 및 열 구동 영역에서, 디바이스 층(p+1)(673)은 디바이스 층(P)(671)보다 덜 밀집해 있다. 따라서, 디바이스 층(P)(671)과는 대조적으로, 디바이스 층(p+1)(673)은, 디바이스 층(P)(671)보다 더 용이하게 유형 1 구성들(중간 속도 및 중간 풋프린트)을 갖는 회로들을 수용하며, 또한, 디바이스 층(P)(671)보다 더 용이하게 유형 3 구성들(높은 속도 및 큰 풋프린트)을 갖는 회로들을 수용한다.
일부 실시예들에서, 디바이스 층(p+1)(673)은 유형 1 및/또는 유형 3 구성의 회로를 포함하되 유형 2 구성의 회로는 포함하지 않는 반면에, 층(p)(671)은 유형 1 및/또는 유형 2 구성의 회로를 포함하되 유형 3 구성의 회로는 포함하지 않는다. 일부 실시예들에서, 디바이스 층(p+1)(673)은 유형 3 구성의 회로를 포함하되 유형 1 및/또는 유형 2 구성의 회로는 포함하지 않는 반면에, 층(p)(671)은 유형 2 구성의 회로를 포함하되 유형 1 및/또는 유형 3 구성의 회로는 포함하지 않는다. 일부 실시예들에서, 디바이스 층(p+1)(673)은 유형 1 구성의 회로를 포함하되 유형 2 및/또는 유형 3 구성의 회로는 포함하지 않는 반면에, 층(p)(671)은 유형 1 구성의 회로를 포함하되 유형 2 및/또는 유형 3 구성의 회로는 포함하지 않는다. 다른 구성들이 본 발명개시의 범위 내에 있다.
도 7은 일부 실시예들에 따른, 분산 방식으로 SRAM 매크로(SRAM macro)의 어레이 및 열 구동 영역 내의 열을 기록 구동(write-driving)하는 방법(700)의 흐름도이다.
방법(700)은, 일부 실시예들에 따라, 예를 들어, EDA 시스템(이하에서 논의됨)을 사용하여 구현가능하다.
방법(700)과 관련하여, SRAM 매크로의 예시는 SRAM 매크로(102)이다. 열, 및 대응하는 어레이 및 열 구동 영역의 예시들은, 도 2의 영역(200) 내의 열들(207(j)~207(j+n)); 도 3의 회로도(300) 내의 열(307(j)); 도 4a 내지 도 4c의 회로도들(400A~400C) 내의 열(407(j)); 및 대응하는 도 5a 내지 도 5c의 대응하는 회로도들(500A~500C) 내의 열들(507A(j)~507C(j))을 포함한다.
도 7에서, 방법(700)은 블록들(702~714)을 포함한다. 블록(702)에서, GWB 라인이 제1 논리값을 갖는 제1 신호로 구동된다. GWB 라인의 예시는 도 4a 내지 도 4c에서의 GWB 라인(430(j))이다. 제1 상태를 갖는 제1 신호의 예시는 도 4a 내지 도 4b에서의 노드(460A) 상의, L 값을 갖는 신호이다. 제1 상태를 갖는 제1 신호의 예시는 도 4c에서의 노드(460A) 상의, L/H 값(도 4c 참조, 상술됨)을 갖는 신호이다. 블록(702)으로부터, 흐름은 블록(704)으로 진행한다.
블록(704)에서, GWB_bar 라인은 제1 논리값 또는 제1 논리값과 반대되는 제2 논리값을 갖는 제2 신호로 구동된다. GWB_bar 라인의 예시는 도 4a 내지 도 4c에서의 GWB_bar 라인(432(j))이다. 제1 상태를 갖는 제2 신호의 예시는 도 4a 내지 도 4b에서의 노드(462A) 상의, L 값을 갖는 신호이다. 제2 상태를 갖는 제1 신호의 예시는 도 4c에서의 노드(462A) 상의, H/L 값(도 4c 참조, 상술됨)을 갖는 신호이다. 블록(704)으로부터, 흐름은 블록(706)으로 진행한다.
블록(706)에서, 글로벌 기록 드라이버 내의 제1 인버터 및 로컬 기록 드라이버 내의 제3 인버터 각각을 사용하여, 제1 신호가 반전되어 제2 논리값을 갖는 first_bar 신호를 형성한다. 글로벌 기록 드라이버 내의 제1 인버터의 예시는 도 4a 내지 도 4c에서의 인버터(440)이다. 로컬 기록 드라이버 내의 제3 인버터의 예시는 도 4a 내지 도 4c에서의 인버터(444)이다. 제2 논리값을 갖는 first_bar 신호의 예시는 도 4a 내지 도 4b에서의 노드(460B) 상의, H 값을 갖는 신호이다. 제2 상태를 갖는 제1 신호의 다른 예시는 도 4c에서의 노드(460B) 상의, L/H 값(도 4c 참조, 상술됨)을 갖는 신호이다. 블록(706)으로부터, 흐름은 블록(708)으로 진행한다.
블록(708)에서, 글로벌 기록 드라이버 내의 제2 인버터 및 로컬 기록 드라이버 내의 제4 인버터 각각을 사용하여, 제2 신호가 반전되어 제2 신호의 논리값과는 반대되는 논리값을 갖는 second_bar 신호를 형성한다. 글로벌 기록 드라이버 내의 제2 인버터의 예시는 도 4a 내지 도 4c에서의 인버터(442)이다. 로컬 기록 드라이버 내의 제4 인버터의 예시는 도 4a 내지 도 4c에서의 인버터(446)이다. second_bar 신호의 예시는 도 4a 내지 도 4b에서의 노드(462B) 상의, H 값을 갖는 신호이다. second_bar 신호의 다른 예시는 도 4c에서의 노드(462B) 상의, H/L 값(도 4c 참조, 상술됨)을 갖는 신호이다. 블록(708)으로부터, 흐름은 블록(710)으로 진행한다.
블록(710)에서, first_bar 신호가 비트 셀들 각각의 제1 패스 게이트에 제공된다. 비트 셀들의 예시는 도 4a 내지 도 4c에서의 비트 셀들(420A(i,j) 및 416A(i,j))이다. 비트 셀의 제1 패스 게이트에 제공되는 first_bar 신호의 예시는 도 4a 내지 도 4c에서의 노드들(405A, 403A) 상의 신호이다. 블록(710)으로부터, 흐름은 블록(712)으로 진행한다.
블록(712)에서, second_bar 신호가 비트 셀들 각각의 제2 패스 게이트에 제공된다. 다시, 비트 셀들의 예시는 도 4a 내지 도 4c에서의 비트 셀들(420A(i,j) 및 416A(i,j))이다. 비트 셀의 제2 패스 게이트에 제공되는 second_bar 신호의 예시는 도 4a 내지 도 4c에서의 노드들(405B, 403B) 상의 신호이다. 블록(712)으로부터, 흐름은 블록(714)으로 진행한다.
블록(714)에서, 제1 및 제2 등화기들 각각은 제1 및 제2 신호들로 제어된다. 제1 및 제2 등화기들의 예시는 도 4a 내지 도 4c에서의 대응하는 등화기들(425, 423)이다.
일부 실시예들에서, 블록(714)은, 제1 및 제2 신호들이 상이한 논리값들을 가질 때 제1 등화기 회로 및 제2 등화기 회로 각각을 턴 오프시키는 것을 포함하며, 그 예시는 도 4c에서 도시되어 있다.
일부 실시예들에서, 블록(714)은, 제1 및 제3 트랜지스터들의 게이트에 제1 신호를 제공하는 것, 및 제2 및 제4 트랜지스터들의 게이트에 제2 신호를 제공하는 것을 포함한다. 제1 내지 제4 트랜지스터들의 예시는 도 4a 내지 도 4c의 대응 트랜지스터들(P11~P14)이고, 그 게이트는 대응 노드들(460A, 462A, 464A, 466A)에 연결된다.
일부 실시예들에서, 블록(714)은, 제1 신호와 제2 신호를 논리적으로 결합하여 제3 신호를 형성하는 것, 및 제3 신호를 제1 트랜지스터의 게이트에 제공하는 것을 포함한다. 트랜지스터의 예시는 도 5a에서의 트랜지스터(P51)이다. 제1 신호와 제2 신호를 논리적으로 결합하여 제3 신호를 형성하는 예시는 노드들(560A, 562A) 상의 신호들을 NOR 게이트(547A)에 제공하고, 인버터(576A)로 NOR 게이트(574A)의 출력을 반전시키는 것이며, 여기서 제3 신호는 인버터(576A)의 출력부에서 형성된다. 제3 신호를 제1 트랜지스터의 게이트에 제공하는 예시는 인버터(576A)의 출력부 상의 신호를 트랜지스터(P51)의 게이트에 제공하는 것이다.
당업자는 하나 이상의 개시된 실시예들이 전술한 이점들 중 하나 이상을 충족시킨다는 것을 쉽게 알 것이다. 전술한 명세서를 읽은 후, 당업자는 본 명세서에서 광범위하게 개시된 바와 같이, 다양한 변경, 균등물의 대체 및 다양한 다른 실시예들에 영향을 줄 수 있을 것이다. 따라서, 본원에서 부여된 보호는 첨부된 청구범위 및 그 균등물들에 포함된 정의에 의해서만 제한되도록 의도된 것이다.
실시예들
실시예 1. 반도체 메모리 디바이스에 있어서,
로컬 기록 비트(local write bit; LWB) 라인;
로컬 기록 비트_바(local write bit_bar; LWB_bar) 라인;
글로벌 기록 비트(global write bit; GWB) 라인;
글로벌 기록 비트_바(global write bit_bar; GWBL_bar) 라인;
세그먼트(segment)들의 열(column) - 각각의 세그먼트는 비트 셀들을 포함하고, 상기 비트 셀들 각각은 래치 회로, 및 대응하는 LWB 라인 및 LWB_bar 라인을 상기 래치 회로에 연결시키는 제1 패스 게이트와 제2 패스 게이트를 포함함 -; 및
글로벌 기록 드라이버와 로컬 기록 드라이버를 포함하는 분산형 기록 구동 장치(distributed write driving arrangement)
를 포함하고,
상기 글로벌 기록 드라이버는,
상기 GWB 라인과 상기 LWB 라인 사이에 연결된 제1 인버터; 및
상기 GWB_bar 라인과 상기 LWB_bar 라인 사이에 연결된 제2 인버터를 포함하고,
상기 로컬 기록 드라이버는 각각의 세그먼트 내에 포함되고, 각각의 로컬 기록 드라이버는 대응하는 세그먼트의 내부에 있고,
각각의 로컬 기록 드라이버는,
상기 GWB 라인과 상기 LWB 라인 사이에 연결된 제3 인버터; 및
상기 GWB_bar 라인과 상기 LWB_bar 라인 사이에 연결된 제4 인버터를 포함한 것인 반도체 메모리 디바이스.
실시예 2. 실시예 1에 있어서,
상기 제1 인버터는 대응하는 제1 노드와 제2 노드 사이에 연결됨으로써 상기 GWB 라인과 상기 LWB 라인 사이에 연결되고;
상기 제2 인버터는 대응하는 제3 노드와 제4 노드 사이에 연결됨으로써 상기 GWB_bar 라인과 상기 LWB_bar 라인 사이에 연결되며;
상기 글로벌 기록 드라이버는,
상기 LWB 라인과 상기 LWB_bar 라인 사이에 연결되고, 대응하는 상기 제1 노드와 상기 제3 노드 상의 신호들에 의해 제어되도록 구성된 제1 등화기 회로를 더 포함한 것인 반도체 메모리 디바이스.
실시예 3. 실시예 2에 있어서,
상기 글로벌 기록 드라이버의 상기 제1 등화기 회로는,
상기 LWB 라인과 상기 LWB_bar 라인 사이에 직렬로 연결된 제1 트랜지스터와 제2 트랜지스터를 포함하고,
상기 제1 노드와 상기 제3 노드는 상기 제1 트랜지스터와 상기 제2 트랜지스터의 대응하는 게이트 전극들에 연결된 것인 반도체 메모리 디바이스.
실시예 4. 실시예 2에 있어서,
상기 글로벌 기록 드라이버의 상기 제1 등화기 회로는,
상기 LWB 라인과 상기 LWB_bar 라인 사이에 직렬로 연결된 트랜지스터; 및
상기 제1 노드 및 상기 제2 노드 각각과 상기 트랜지스터의 게이트 전극 사이에 연결된 논리 회로를 포함한 것인 반도체 메모리 디바이스.
실시예 5. 실시예 4에 있어서,
상기 논리 회로는 대응하는 상기 제1 노드와 상기 제3 노드 상의 신호들에 논리 OR 함수를 적용하도록 구성된 것인 반도체 메모리 디바이스.
실시예 6. 실시예 2에 있어서,
상기 글로벌 기록 드라이버의 상기 제1 등화기 회로는 대응하는 상기 제1 노드와 상기 제3 노드 상의 신호들이 상이한 논리 상태들을 갖는 것에 응답하여 턴 오프(turn OFF)되도록 구성된 것인 반도체 메모리 디바이스.
실시예 7. 실시예 2에 있어서,
상기 제3 인버터는 대응하는 제5 노드와 제6 노드 사이에 연결됨으로써 상기 GWB 라인과 상기 LWB 라인 사이에 연결되고;
상기 제4 인버터는 대응하는 제7 노드와 제8 노드 사이에 연결됨으로써 상기 GWB_bar 라인과 상기 LWB 라인 사이에 연결되고;
상기 로컬 기록 드라이버는,
상기 LWB 라인과 상기 LWB_bar 라인 사이에 연결되고, 대응하는 상기 제5 노드와 상기 제7 노드 상의 신호들에 의해 제어되도록 구성된 제2 등화기 회로를 더 포함한 것인 반도체 메모리 디바이스.
실시예 8. 실시예 7에 있어서,
각각의 로컬 기록 드라이버의 상기 제2 등화기 회로는,
상기 LWB 라인과 상기 LWB_bar 라인 사이에 직렬로 연결된 제1 트랜지스터와 제2 트랜지스터를 포함하고,
상기 제5 노드와 상기 제7 노드 상의 신호들은 상기 제1 트랜지스터와 상기 제2 트랜지스터의 대응하는 게이트 전극들에 연결된 것인 반도체 메모리 디바이스.
실시예 9. 실시예 7에 있어서,
각각의 로컬 기록 드라이버의 상기 제2 등화기 회로는,
상기 LWB 라인과 상기 LWB_bar 라인 사이에 직렬로 연결된 트랜지스터; 및
상기 제5 노드 및 상기 제7 노드 각각과 상기 트랜지스터의 게이트 전극 사이에 연결된 논리 회로를 포함한 것인 반도체 메모리 디바이스.
실시예 10. 실시예 9에 있어서,
상기 논리 회로는 대응하는 상기 제5 노드와 상기 제7 노드 상의 신호들에 논리 OR 함수를 적용하도록 구성된 것인 반도체 메모리 디바이스.
실시예 11. 실시예 7에 있어서,
각각의 로컬 기록 드라이버의 상기 제2 등화기 회로는 대응하는 상기 제5 노드와 상기 제7 노드 상의 신호들이 상이한 논리 상태들을 가질 때 턴 오프되도록 구성된 것인 반도체 메모리 디바이스.
실시예 12. 실시예 1에 있어서,
최대 속도는 대응하는 회로의 최대 동작 속도를 나타내는 파라미터이고;
풋프린트는 대응하는 회로가 소비하는 면적을 나타내는 파라미터이고;
상기 로컬 기록 드라이버와 상기 글로벌 기록 드라이버는 다음의 설명들, 즉,
상기 로컬 기록 드라이버가 상기 글로벌 기록 드라이버와 비교하여 실질적으로 동일한 최대 속도로 구성되고, 상기 로컬 기록 드라이버가 상기 글로벌 기록 드라이버와 비교하여 실질적으로 동일한 풋프린트로 구성되는 것; 또는
상기 로컬 기록 드라이버가 상기 글로벌 기록 드라이버와 비교하여 더 낮은 최대 속도로 구성되고, 상기 로컬 기록 드라이버가 상기 글로벌 기록 드라이버와 비교하여 더 작은 풋프린트로 구성되는 것
중 하나를 대응적으로 나타내도록 구성된 것인 반도체 메모리 디바이스.
실시예 13. 반도체 메모리 디바이스에 있어서,
세그먼트들의 열 - 각각의 세그먼트는 비트 셀들을 포함함 -;
로컬 기록 비트(LWB) 라인;
로컬 기록 비트_바(LWB_bar) 라인;
글로벌 기록 비트(GWB) 라인;
글로벌 기록 비트_바(GWBL_bar) 라인 -
상기 비트 셀들 각각은,
래치 회로; 및
대응하는 상기 LWB 라인과 상기 LWB_bar 라인을, 상기 래치 회로에 연결시키는 제1 패스 게이트와 제2 패스 게이트를 포함함 -; 및
분산형 기록 구동 장치
를 포함하고,
상기 분산형 기록 구동 장치는,
상기 GWB 라인과 상기 LWB 라인 사이에 그리고 상기 GWB_bar 라인과 상기 LWB_bar 라인 사이에 연결된 글로벌 기록 드라이버;
각각의 세그먼트 내에 포함된 로컬 기록 드라이버를 포함하고, 각각의 로컬 기록 드라이버는 상기 GWB 라인과 상기 LWB 라인 사이에 그리고 상기 GWB_bar 라인과 상기 LWB_bar 라인 사이에 연결되고;
각각의 로컬 기록 드라이버는 제1 디바이스 층 내에 있으며;
상기 글로벌 기록 드라이버는 상기 제1 디바이스 층 위의 제2 디바이스 층 내에 있는 것인 반도체 메모리 디바이스.
실시예 14. 실시예 13에 있어서,
각각의 로컬 기록 드라이버는 대응하는 세그먼트 내의 내부 위치에 있고;
상기 비트 셀들은 상기 제1 디바이스 층 내에 있고;
상기 LWB 라인과 상기 LWB_bar 라인은 제1 금속화층 내에 있고, 상기 제1 금속화층은 상기 제1 디바이스 층과 상기 제2 디바이스 층 사이에 있고;
상기 GWB 라인과 상기 GWB_bar 라인은 제2 금속화층 내에 있고, 상기 제2 금속화층은 상기 제1 금속화층과 상기 제2 디바이스 층 사이에 있는 것인 반도체 메모리 디바이스.
실시예 15. 실시예 13에 있어서,
최대 속도는 대응하는 회로의 최대 동작 속도를 나타내는 파라미터이고;
풋프린트는 대응하는 회로가 소비하는 면적을 나타내는 파라미터이고;
상기 로컬 기록 드라이버와 상기 글로벌 기록 드라이버는 다음의 설명들, 즉,
상기 로컬 기록 드라이버가 상기 글로벌 기록 드라이버와 비교하여 실질적으로 동일한 최대 속도로 구성되고, 상기 로컬 기록 드라이버가 상기 글로벌 기록 드라이버와 비교하여 실질적으로 동일한 풋프린트로 구성되는 것; 또는
상기 로컬 기록 드라이버가 상기 글로벌 기록 드라이버와 비교하여 더 낮은 최대 속도로 구성되고, 상기 로컬 기록 드라이버가 상기 글로벌 기록 드라이버와 비교하여 더 작은 풋프린트로 구성되는 것
중 하나를 대응적으로 나타내도록 구성된 것인 반도체 메모리 디바이스.
실시예 16. 분산 방식으로 SRAM 매크로 내의 열을 기록 구동(write-driving)하는 방법에 있어서, 상기 열은 글로벌 기록 비트(GWB) 라인, 글로벌 기록 비트_바(GWBL_bar) 라인, 로컬 기록 비트(LWB) 라인, 로컬 기록 비트_바(LWB_bar) 라인, 비트 셀들, 및 적어도 하나의 로컬 기록 드라이버를 포함하고,
상기 비트 셀들 각각은 래치 회로, 및 대응하는 상기 LWB 라인과 상기 LWB_bar 라인을 연결시키는 제1 패스 게이트와 제2 패스 게이트를 포함하고,
글로벌 기록 드라이버는 상기 GWB 라인과 상기 LWB 라인 사이에 연결된 제1 인버터, 및 상기 GWB_bar 라인과 상기 LWB_bar 라인 사이에 연결된 제2 인버터를 포함하고,
상기 로컬 기록 드라이버는, 상기 GWB 라인과 상기 LWB 라인 사이에 연결된 제3 인버터; 및 상기 GWB_bar 라인과 상기 LWB_bar 라인 사이에 연결된 제4 인버터를 포함하고,
상기 로컬 기록 드라이버는 상기 열의 내부에 있고;
상기 방법은,
상기 GWB 라인을, 제1 논리값을 갖는 제1 신호로 구동시키는 단계;
상기 GWB_bar 라인을, 상기 제1 논리값 또는 상기 제1 논리값과 반대되는 제2 논리값을 갖는 제2 신호로 구동시키는 단계;
상기 제1 신호를, 상기 글로벌 기록 드라이버 내의 상기 제1 인버터 및 상기 로컬 기록 드라이버 내의 상기 제3 인버터 각각을 사용하여 반전(invert)시켜서, 상기 제2 논리값을 갖는 first_bar 신호를 형성하는 단계;
상기 제2 신호를, 상기 글로벌 기록 드라이버 내의 상기 제2 인버터 및 상기 로컬 기록 드라이버 내의 상기 제4 인버터 각각을 사용하여 반전시켜서, 상기 제2 논리값과 반대되는 논리값을 갖는 second_bar 신호를 형성하는 단계;
상기 비트 셀들 각각의 상기 제1 패스 게이트에 상기 first_bar 신호를 제공하기 위해 상기 LWB 라인을 상기 first_bar 신호로 구동시키는 단계; 및
상기 비트 셀들 각각의 상기 제2 패스 게이트에 상기 second_bar 신호를 제공하기 위해 상기 LWB_bar 라인을 상기 second_bar 신호로 구동시키는 단계를 포함한 것인 분산 방식으로 SRAM 매크로 내의 열을 기록 구동하는 방법.
실시예 17. 실시예 16에 있어서,
상기 로컬 기록 드라이버는 상기 LWB 라인과 상기 LWB_bar 라인 사이에 연결된 제1 등화기 회로를 포함하고;
상기 로컬 기록 드라이버는 상기 LWB 라인과 상기 LWB_bar 라인 사이에 연결된 제2 등화기 회로를 포함하고;
상기 방법은,
상기 제1 등화기 회로를 상기 제1 신호와 상기 제2 신호로 제어하는 단계; 및
상기 제2 등화기 회로를 상기 제1 신호와 상기 제2 신호로 제어하는 단계를 더 포함한 것인 분산 방식으로 SRAM 매크로 내의 열을 기록 구동하는 방법.
실시예 18. 실시예 17에 있어서,
상기 제1 등화기 회로를 제어하는 단계는,
상기 제1 신호와 상기 제2 신호가 상이한 논리값들을 가질 때 상기 제1 등화기 회로를 턴 오프시키는 단계를 포함하고,
상기 제2 등화기 회로를 제어하는 단계는,
상기 제1 신호와 상기 제2 신호가 상이한 논리값들을 가질 때 상기 제2 등화기 회로를 턴 오프시키는 단계를 포함한 것인 분산 방식으로 SRAM 매크로 내의 열을 기록 구동하는 방법.
실시예 19. 실시예 17에 있어서,
상기 제1 등화기 회로는 상기 LWB 라인과 상기 LWB_bar 라인 사이에 직렬로 연결된 제1 트랜지스터와 제2 트랜지스터를 포함하고,
상기 로컬 기록 드라이버는 상기 LWB 라인과 상기 LWB_bar 라인 사이에 직렬로 연결된 제3 트랜지스터와 제4 트랜지스터를 더 포함하고;
상기 제1 등화기 회로를 제어하는 단계는,
상기 제1 신호를 상기 제1 트랜지스터의 게이트에 제공하는 단계; 및
상기 제2 신호를 상기 제2 트랜지스터의 게이트에 제공하는 단계를 포함하고,
상기 제2 등화기 회로를 제어하는 단계는,
상기 제1 신호를 상기 제1 트랜지스터의 게이트에 제공하는 단계; 및
상기 제2 신호를 상기 제4 트랜지스터의 게이트에 제공하는 단계를 포함한 것인 분산 방식으로 SRAM 매크로 내의 열을 기록 구동하는 방법.
실시예 20. 실시예 17에 있어서,
상기 제1 등화기 회로는 상기 LWB 라인과 상기 LWB_bar 라인 사이에 직렬로 연결된 트랜지스터를 포함하며,
상기 제1 등화기 회로를 제어하는 단계는,
상기 제1 신호와 상기 제2 신호를 논리적으로 결합하여 제3 신호를 형성하는 단계; 및
상기 제3 신호를 상기 트랜지스터의 게이트에 제공하는 단계를 포함한 것인 분산 방식으로 SRAM 매크로 내의 열을 기록 구동하는 방법.

Claims (10)

  1. 반도체 메모리 디바이스에 있어서,
    로컬 기록 비트(local write bit; LWB) 라인;
    로컬 기록 비트_바(local write bit_bar; LWB_bar) 라인;
    글로벌 기록 비트(global write bit; GWB) 라인;
    글로벌 기록 비트_바(global write bit_bar; GWBL_bar) 라인;
    세그먼트(segment)들의 열(column) - 각각의 세그먼트는 비트 셀들을 포함하고, 상기 비트 셀들 각각은 래치 회로, 및 대응하는 LWB 라인 및 LWB_bar 라인을 상기 래치 회로에 연결시키는 제1 패스 게이트와 제2 패스 게이트를 포함함 -; 및
    글로벌 기록 드라이버와 로컬 기록 드라이버를 포함하는 분산형 기록 구동 장치(distributed write driving arrangement)
    를 포함하고,
    상기 글로벌 기록 드라이버는,
    상기 GWB 라인과 상기 LWB 라인 사이에 연결된 제1 인버터; 및
    상기 GWB_bar 라인과 상기 LWB_bar 라인 사이에 연결된 제2 인버터
    를 포함하고,
    상기 로컬 기록 드라이버는 각각의 세그먼트 내에 포함되고, 각각의 로컬 기록 드라이버는 대응하는 세그먼트의 내부에 있고,
    각각의 로컬 기록 드라이버는,
    상기 GWB 라인과 상기 LWB 라인 사이에 연결된 제3 인버터; 및
    상기 GWB_bar 라인과 상기 LWB_bar 라인 사이에 연결된 제4 인버터
    를 포함한 것인 반도체 메모리 디바이스.
  2. 제1항에 있어서,
    상기 제1 인버터는 대응하는 제1 노드와 제2 노드 사이에 연결됨으로써 상기 GWB 라인과 상기 LWB 라인 사이에 연결되고;
    상기 제2 인버터는 대응하는 제3 노드와 제4 노드 사이에 연결됨으로써 상기 GWB_bar 라인과 상기 LWB_bar 라인 사이에 연결되며;
    상기 글로벌 기록 드라이버는,
    상기 LWB 라인과 상기 LWB_bar 라인 사이에 연결되고, 대응하는 상기 제1 노드와 상기 제3 노드 상의 신호들에 의해 제어되도록 구성된 제1 등화기 회로
    를 더 포함한 것인 반도체 메모리 디바이스.
  3. 제2항에 있어서,
    상기 글로벌 기록 드라이버의 상기 제1 등화기 회로는,
    상기 LWB 라인과 상기 LWB_bar 라인 사이에 직렬로 연결된 제1 트랜지스터와 제2 트랜지스터
    를 포함하고,
    상기 제1 노드와 상기 제3 노드는 상기 제1 트랜지스터와 상기 제2 트랜지스터의 대응하는 게이트 전극들에 연결된 것인 반도체 메모리 디바이스.
  4. 제2항에 있어서,
    상기 글로벌 기록 드라이버의 상기 제1 등화기 회로는,
    상기 LWB 라인과 상기 LWB_bar 라인 사이에 직렬로 연결된 트랜지스터; 및
    상기 제1 노드 및 상기 제2 노드 각각과 상기 트랜지스터의 게이트 전극 사이에 연결된 논리 회로
    를 포함한 것인 반도체 메모리 디바이스.
  5. 제2항에 있어서,
    상기 글로벌 기록 드라이버의 상기 제1 등화기 회로는 대응하는 상기 제1 노드와 상기 제3 노드 상의 신호들이 상이한 논리 상태들을 갖는 것에 응답하여 턴 오프(turn OFF)되도록 구성된 것인 반도체 메모리 디바이스.
  6. 제2항에 있어서,
    상기 제3 인버터는 대응하는 제5 노드와 제6 노드 사이에 연결됨으로써 상기 GWB 라인과 상기 LWB 라인 사이에 연결되고;
    상기 제4 인버터는 대응하는 제7 노드와 제8 노드 사이에 연결됨으로써 상기 GWB_bar 라인과 상기 LWB 라인 사이에 연결되고;
    상기 로컬 기록 드라이버는,
    상기 LWB 라인과 상기 LWB_bar 라인 사이에 연결되고, 대응하는 상기 제5 노드와 상기 제7 노드 상의 신호들에 의해 제어되도록 구성된 제2 등화기 회로
    를 더 포함한 것인 반도체 메모리 디바이스.
  7. 제1항에 있어서,
    최대 속도는 대응하는 회로의 최대 동작 속도를 나타내는 파라미터이고;
    풋프린트는 대응하는 회로가 소비하는 면적을 나타내는 파라미터이고;
    상기 로컬 기록 드라이버와 상기 글로벌 기록 드라이버는 다음의 설명들, 즉,
    상기 로컬 기록 드라이버가 상기 글로벌 기록 드라이버와 비교하여 동일한 최대 속도로 구성되고, 상기 로컬 기록 드라이버가 상기 글로벌 기록 드라이버와 비교하여 동일한 풋프린트로 구성되는 것; 또는
    상기 로컬 기록 드라이버가 상기 글로벌 기록 드라이버와 비교하여 더 낮은 최대 속도로 구성되고, 상기 로컬 기록 드라이버가 상기 글로벌 기록 드라이버와 비교하여 더 작은 풋프린트로 구성되는 것
    중 하나를 대응적으로 나타내도록 구성된 것인 반도체 메모리 디바이스.
  8. 반도체 메모리 디바이스에 있어서,
    세그먼트들의 열 - 각각의 세그먼트는 비트 셀들을 포함함 -;
    로컬 기록 비트(LWB) 라인;
    로컬 기록 비트_바(LWB_bar) 라인;
    글로벌 기록 비트(GWB) 라인;
    글로벌 기록 비트_바(GWBL_bar) 라인 -
    상기 비트 셀들 각각은,
    래치 회로; 및
    대응하는 상기 LWB 라인과 상기 LWB_bar 라인을, 상기 래치 회로에 연결시키는 제1 패스 게이트와 제2 패스 게이트
    를 포함함 -; 및
    분산형 기록 구동 장치
    를 포함하고,
    상기 분산형 기록 구동 장치는,
    상기 GWB 라인과 상기 LWB 라인 사이에 그리고 상기 GWB_bar 라인과 상기 LWB_bar 라인 사이에 연결된 글로벌 기록 드라이버;
    각각의 세그먼트 내에 포함된 로컬 기록 드라이버
    를 포함하고,
    각각의 로컬 기록 드라이버는 상기 GWB 라인과 상기 LWB 라인 사이에 그리고 상기 GWB_bar 라인과 상기 LWB_bar 라인 사이에 연결되고;
    각각의 로컬 기록 드라이버는 제1 디바이스 층 내에 있으며;
    상기 글로벌 기록 드라이버는 상기 제1 디바이스 층 위의 제2 디바이스 층 내에 있는 것인 반도체 메모리 디바이스.
  9. 제8항에 있어서,
    각각의 로컬 기록 드라이버는 대응하는 세그먼트 내의 내부 위치에 있고;
    상기 비트 셀들은 상기 제1 디바이스 층 내에 있고;
    상기 LWB 라인과 상기 LWB_bar 라인은 제1 금속화층 내에 있고, 상기 제1 금속화층은 상기 제1 디바이스 층과 상기 제2 디바이스 층 사이에 있고;
    상기 GWB 라인과 상기 GWB_bar 라인은 제2 금속화층 내에 있고,
    상기 제2 금속화층은 상기 제1 금속화층과 상기 제2 디바이스 층 사이에 있는 것인 반도체 메모리 디바이스.
  10. 분산 방식으로 SRAM 매크로 내의 열을 기록 구동(write-driving)하는 방법에 있어서, 상기 열은 글로벌 기록 비트(GWB) 라인, 글로벌 기록 비트_바(GWBL_bar) 라인, 로컬 기록 비트(LWB) 라인, 로컬 기록 비트_바(LWB_bar) 라인, 비트 셀들, 및 적어도 하나의 로컬 기록 드라이버를 포함하고,
    상기 비트 셀들 각각은 래치 회로, 및 대응하는 상기 LWB 라인과 상기 LWB_bar 라인을 연결시키는 제1 패스 게이트와 제2 패스 게이트를 포함하고,
    글로벌 기록 드라이버는 상기 GWB 라인과 상기 LWB 라인 사이에 연결된 제1 인버터, 및 상기 GWB_bar 라인과 상기 LWB_bar 라인 사이에 연결된 제2 인버터를 포함하고,
    상기 로컬 기록 드라이버는, 상기 GWB 라인과 상기 LWB 라인 사이에 연결된 제3 인버터; 및 상기 GWB_bar 라인과 상기 LWB_bar 라인 사이에 연결된 제4 인버터를 포함하고,
    상기 로컬 기록 드라이버는 상기 열의 내부에 있고;
    상기 방법은,
    상기 GWB 라인을, 제1 논리값을 갖는 제1 신호로 구동시키는 단계;
    상기 GWB_bar 라인을, 상기 제1 논리값 또는 상기 제1 논리값과 반대되는 제2 논리값을 갖는 제2 신호로 구동시키는 단계;
    상기 제1 신호를, 상기 글로벌 기록 드라이버 내의 상기 제1 인버터 및 상기 로컬 기록 드라이버 내의 상기 제3 인버터 각각을 사용하여 반전(invert)시켜서, 상기 제2 논리값을 갖는 first_bar 신호를 형성하는 단계;
    상기 제2 신호를, 상기 글로벌 기록 드라이버 내의 상기 제2 인버터 및 상기 로컬 기록 드라이버 내의 상기 제4 인버터 각각을 사용하여 반전시켜서, 상기 제2 신호와 반대되는 논리값을 갖는 second_bar 신호를 형성하는 단계;
    상기 비트 셀들 각각의 상기 제1 패스 게이트에 상기 first_bar 신호를 제공하기 위해 상기 LWB 라인을 상기 first_bar 신호로 구동시키는 단계; 및
    상기 비트 셀들 각각의 상기 제2 패스 게이트에 상기 second_bar 신호를 제공하기 위해 상기 LWB_bar 라인을 상기 second_bar 신호로 구동시키는 단계
    를 포함한 것인 분산 방식으로 SRAM 매크로 내의 열을 기록 구동(write-driving)하는 방법.
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