JPH0335490A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JPH0335490A JPH0335490A JP1169556A JP16955689A JPH0335490A JP H0335490 A JPH0335490 A JP H0335490A JP 1169556 A JP1169556 A JP 1169556A JP 16955689 A JP16955689 A JP 16955689A JP H0335490 A JPH0335490 A JP H0335490A
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- sense amplifier
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- 239000004065 semiconductor Substances 0.000 title claims description 4
- 238000010586 diagram Methods 0.000 description 11
- 230000010354 integration Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、ダイナミック型半導体記憶装置（ＤＲＡＭ）
に係り、特に共有センスアンプ方式のＤＲＡＭのビット
線上の選択ゲート部の改良に関する。
に係り、特に共有センスアンプ方式のＤＲＡＭのビット
線上の選択ゲート部の改良に関する。
（従来の技術）
１トランジスタ／１キヤパシタのメモリセル構造を持つ
ＤＲＡＭは、メモリセル構造の改良と微細加工技術の進
歩により、著しい高集積化が進んでいる。ＤＲＡＭのメ
モリセルアレイのデータは、ビット線対を通して読出し
、書き込みがなされる。現在、１６ＭビットＤＲＡＭの
開発が各社で行われているが、ここまで高集積化される
とメモリセル寸法やビット線対の線幅および間隔は極め
て小さいものとなる。
ＤＲＡＭは、メモリセル構造の改良と微細加工技術の進
歩により、著しい高集積化が進んでいる。ＤＲＡＭのメ
モリセルアレイのデータは、ビット線対を通して読出し
、書き込みがなされる。現在、１６ＭビットＤＲＡＭの
開発が各社で行われているが、ここまで高集積化される
とメモリセル寸法やビット線対の線幅および間隔は極め
て小さいものとなる。
ＤＲＡＭの高集積化技術の一つとして、従来より、複数
のメモリセルアレイブロックでビット線センスアンプを
共有する所謂共有センスアンプ方式が知られている。こ
の方式では、ビット線センスアンプを共有するために、
ビット線センスアンプとメモリセルアレイブロック間の
接続を切替えるために選択ゲートＭＯＳトランジスタが
設けられる。
のメモリセルアレイブロックでビット線センスアンプを
共有する所謂共有センスアンプ方式が知られている。こ
の方式では、ビット線センスアンプを共有するために、
ビット線センスアンプとメモリセルアレイブロック間の
接続を切替えるために選択ゲートＭＯＳトランジスタが
設けられる。
第５図は、その様な従来のＤＲＡＭの要部構成を示す。
一つのビット線センスアンプＳＡに対して、二つのメモ
リセルアレイブロックＭＡＩＭＡ２が選択ゲートＭＯＳ
）ランジスタにより切替え接続されるようになっている
。
リセルアレイブロックＭＡＩＭＡ２が選択ゲートＭＯＳ
）ランジスタにより切替え接続されるようになっている
。
第６図は、第５図の更に要部の具体的構成を示したもの
である。一対のビット線ＢＬ、ＢＬに対して、ＭＯＳ）
ランジスタＱ３１． Ｑ３２からなるビット線センス
アンプＳＡが設けられ、これらのビット線対ＢＬ、ＢＬ
にそれぞれ選択ゲートＭＯＳトランジスタＱ１１． Ｑ
１２が設けられる。図では、これらのビット線対ＢＬ、
ＢＬを等電位にプリチャージするための、ＭＯＳトラン
ジスタ０２１〜Ｑ２３からなるイコライズ回路ＥＱを示
しである。
である。一対のビット線ＢＬ、ＢＬに対して、ＭＯＳ）
ランジスタＱ３１． Ｑ３２からなるビット線センス
アンプＳＡが設けられ、これらのビット線対ＢＬ、ＢＬ
にそれぞれ選択ゲートＭＯＳトランジスタＱ１１． Ｑ
１２が設けられる。図では、これらのビット線対ＢＬ、
ＢＬを等電位にプリチャージするための、ＭＯＳトラン
ジスタ０２１〜Ｑ２３からなるイコライズ回路ＥＱを示
しである。
第７図は、第６図に示される回路部のレイアウト例であ
る。選択ゲートＭＯＳトランジスタＱｌｌ。
る。選択ゲートＭＯＳトランジスタＱｌｌ。
Ｑ１２は、図示のようにビット線と直交する方向に並べ
て配置されている。
て配置されている。
ところがこの様な従来のレイアウトでは、ビット線幅お
よび間隔が微細になると、それに伴って選択ゲートＭＯ
Ｓ）ランジスタＱｌｌ、 Ｑ１２のゲート幅が小さくな
る。選択ゲートＭＯＳトランジスタＱｌｌ、 Ｑ１２
は、データの読出し、書き込みを高速で行うためにはあ
る程度以上の電流駆動能力が必要である。第７図のよう
な従来のレイアウトでは、前述のようにビット線幅およ
び間隔が微小になると、選択ゲートＭＯＳトランジスタ
Ｑ １１゜Ｑ１２のゲート幅を十分確保することが困難
になり、これによりＤＲＡＭの高速動作が妨げられる。
よび間隔が微細になると、それに伴って選択ゲートＭＯ
Ｓ）ランジスタＱｌｌ、 Ｑ１２のゲート幅が小さくな
る。選択ゲートＭＯＳトランジスタＱｌｌ、 Ｑ１２
は、データの読出し、書き込みを高速で行うためにはあ
る程度以上の電流駆動能力が必要である。第７図のよう
な従来のレイアウトでは、前述のようにビット線幅およ
び間隔が微小になると、選択ゲートＭＯＳトランジスタ
Ｑ １１゜Ｑ１２のゲート幅を十分確保することが困難
になり、これによりＤＲＡＭの高速動作が妨げられる。
ちなみに第８図は、選択ゲートＭＯＳトランジスタのゲ
ート幅に対するデータ書き込み時間の変化を示した図で
ある。ここで縦軸の書き込み時間は、メモリセルに逆デ
ータの書込みを行った時にビット線対が反転するまでの
時間で表している。
ート幅に対するデータ書き込み時間の変化を示した図で
ある。ここで縦軸の書き込み時間は、メモリセルに逆デ
ータの書込みを行った時にビット線対が反転するまでの
時間で表している。
図から明らかなように、選択ゲートＭＯ８Ｉ−ランジス
タのゲート幅が１μｍ以下になると急激に書込み時間が
増加している。
タのゲート幅が１μｍ以下になると急激に書込み時間が
増加している。
（発明が解決しようとする課題）
以上のように従来の共有センスアンプ方式のＤＲＡＭに
おいては、ビット線幅および間隔が微細化された時に、
選択ゲートＭＯＳ）ランジスタのゲート幅を十分確保す
ることが困難になり、高速性能を得ることができなくな
るという問題があった。
おいては、ビット線幅および間隔が微細化された時に、
選択ゲートＭＯＳ）ランジスタのゲート幅を十分確保す
ることが困難になり、高速性能を得ることができなくな
るという問題があった。
本発明は、この様な問題を解決した共有センスアンプ方
式のＤＲＡＭを提供することを目的とする。
式のＤＲＡＭを提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明は、共有センスアンプ方式のＤＲＡＭにおいて、
一つのビット線センスアンプと一つのメモリセルアレイ
ブロック間の一対のビット線に着目したときに、これら
に設けられる一対の選択ゲートＭＯＳトランジスタがビ
ット線方向に並べてレイアウトされていることを特徴と
する。
一つのビット線センスアンプと一つのメモリセルアレイ
ブロック間の一対のビット線に着目したときに、これら
に設けられる一対の選択ゲートＭＯＳトランジスタがビ
ット線方向に並べてレイアウトされていることを特徴と
する。
（作用）
本発明によれば、選択ゲートＭＯＳ）ランジスタを、ビ
ット線に直交する方向にみたときに、ビット線レイアウ
トのピッチより緩いピッチでレイアウトすることができ
、したがってそのゲート幅を大きく確保することができ
る。これにより、ビット線ピッチが微細化された場合に
も高速のデータ書込み、読出し動作が可能になる。
ット線に直交する方向にみたときに、ビット線レイアウ
トのピッチより緩いピッチでレイアウトすることができ
、したがってそのゲート幅を大きく確保することができ
る。これにより、ビット線ピッチが微細化された場合に
も高速のデータ書込み、読出し動作が可能になる。
（実施例）
以下、本発明の詳細な説明する。
第１図は、一実施例のＤＲＡＭの要部構成を等両回路で
示し、第２図はその具体的なレイアウトを示す。図では
、ＭＯＳトランジスタＱ３４゜Ｑ３２からなるビット線
センスアンプＳＡとこれに接続される一対のビット線Ｂ
Ｌ、ＢＬ、これらのビット線対ＢＬ、ＢＬに設けられる
ＭＯＳトランジスタＱ２１〜Ｑ２３からなるイコライズ
回路、および選択ゲートＭＯＳトランジスタＱｌｌ、
Ｑ１２を示している。第２図に示されるように、ソー
ス、ドレイン拡散層１１．１２およびゲート電極１３に
より構成される選択ゲートＭＯＳトランジスタＱｌｌが
一方のビット線ＢＬに挿入され、他方のビット線ＢＬに
ソース、ドレイン拡散層２１．２２およびゲート電極２
３により構成される選択ゲートＭＯＳトランジスタＱ１
２が挿入されている。これらの選択ゲートＭＯＳトラン
ジスタＱｌｌ、 Ｑ１２は、第２図から明らかなよう
に、ビット線方向に並んで、かつ２本のビット線に跨が
るゲート幅をもって形成されている。ここで示すＭＯＳ
トランジスタは全てｎチャネルである。
示し、第２図はその具体的なレイアウトを示す。図では
、ＭＯＳトランジスタＱ３４゜Ｑ３２からなるビット線
センスアンプＳＡとこれに接続される一対のビット線Ｂ
Ｌ、ＢＬ、これらのビット線対ＢＬ、ＢＬに設けられる
ＭＯＳトランジスタＱ２１〜Ｑ２３からなるイコライズ
回路、および選択ゲートＭＯＳトランジスタＱｌｌ、
Ｑ１２を示している。第２図に示されるように、ソー
ス、ドレイン拡散層１１．１２およびゲート電極１３に
より構成される選択ゲートＭＯＳトランジスタＱｌｌが
一方のビット線ＢＬに挿入され、他方のビット線ＢＬに
ソース、ドレイン拡散層２１．２２およびゲート電極２
３により構成される選択ゲートＭＯＳトランジスタＱ１
２が挿入されている。これらの選択ゲートＭＯＳトラン
ジスタＱｌｌ、 Ｑ１２は、第２図から明らかなよう
に、ビット線方向に並んで、かつ２本のビット線に跨が
るゲート幅をもって形成されている。ここで示すＭＯＳ
トランジスタは全てｎチャネルである。
この実施例によれば、従来例と比較して、ビット線ピッ
チを同じとした場合に選択ゲートＭＯＳトランジスタの
ゲート幅を略２倍にすることができる。逆にゲート幅を
従来と同じとした場合には、ビット線ピッチを更に小さ
いものとすることができる。したがって共有センスアン
プ方式のＤＲＡＭを、高速性能を損うことなく、高集積
化することが可能になる。
チを同じとした場合に選択ゲートＭＯＳトランジスタの
ゲート幅を略２倍にすることができる。逆にゲート幅を
従来と同じとした場合には、ビット線ピッチを更に小さ
いものとすることができる。したがって共有センスアン
プ方式のＤＲＡＭを、高速性能を損うことなく、高集積
化することが可能になる。
第３図は、他の実施例のＤＲＡＭの要部構成を等価回路
的に示す。第１図では、一対のビット線ＢＬ、ＢＬにつ
いてのみ着目して示しているが、この実施例では、２組
のビット線対ＢＬＩ。
的に示す。第１図では、一対のビット線ＢＬ、ＢＬにつ
いてのみ着目して示しているが、この実施例では、２組
のビット線対ＢＬＩ。
ＢＬＩ、ＢＬ２．ＢＬ２に接続される４個の選択ゲート
ＭＯＳトランジスタＱｌｌ−０１４についてのレイアウ
ト例を示している。すなわち４個の選択ゲートＭＯ３）
ランジスタＱｌｌ−Ｑ１４が、ビット線方向に並んでレ
イアウトされる。
ＭＯＳトランジスタＱｌｌ−０１４についてのレイアウ
ト例を示している。すなわち４個の選択ゲートＭＯ３）
ランジスタＱｌｌ−Ｑ１４が、ビット線方向に並んでレ
イアウトされる。
具体的なレイアウト図は示さないがこの実施例によれば
、一つの選択ゲートを４本のビット線に跨がるゲート幅
をもって配置することが可能である。したがって十分に
大きいゲート幅を持つ選択ゲートＭＯＳトランジスタを
得ることができる。
、一つの選択ゲートを４本のビット線に跨がるゲート幅
をもって配置することが可能である。したがって十分に
大きいゲート幅を持つ選択ゲートＭＯＳトランジスタを
得ることができる。
第４図は更に他の実施例のＤＲＡＭの要部構成を等価回
路的に示す。これは、第９図に示す従来例の回路方式に
対応する実施例である。第９図は、選択ゲートＭＯＳト
ランジスタをビット線対毎にメモリセルアレイブロック
の左右に分離してレイアウトすることにより、そのピッ
チを２倍に緩和したものである。第４図の実施例ではこ
れに対し、ビット線対毎に選択ゲートＭＯＳトランジス
タをメモリセルアレイブロックの左右に交互に振り分け
ると同時に、更に各ビット線対において２個の選択ゲー
トＭＯＳトランジスタをビット線方向に並べてレイアウ
トしている。
路的に示す。これは、第９図に示す従来例の回路方式に
対応する実施例である。第９図は、選択ゲートＭＯＳト
ランジスタをビット線対毎にメモリセルアレイブロック
の左右に分離してレイアウトすることにより、そのピッ
チを２倍に緩和したものである。第４図の実施例ではこ
れに対し、ビット線対毎に選択ゲートＭＯＳトランジス
タをメモリセルアレイブロックの左右に交互に振り分け
ると同時に、更に各ビット線対において２個の選択ゲー
トＭＯＳトランジスタをビット線方向に並べてレイアウ
トしている。
この実施例によれば、選択ゲートＭＯＳトランジスタの
ピッチはビット１１４本分となり、そのデザインルール
は大幅に緩和される。
ピッチはビット１１４本分となり、そのデザインルール
は大幅に緩和される。
本発明は上記実施例に限られるものではない。
例えば実施例では、ビット線２本および４本について選
択ゲートＭＯ８）ランジスタをビット線方向に併置する
場合を説明したが、更に多くのビット線対について同様
に選択ゲートＭＯｓトランジスタを併置するようにして
もよい。また各選択デー１Ｍ０Ｓトランジスタのゲート
に対するクロック信号線φ１〜φ４には同じ制御信号が
入ってもよいし、異なる信号が入るようにしてもよい。
択ゲートＭＯ８）ランジスタをビット線方向に併置する
場合を説明したが、更に多くのビット線対について同様
に選択ゲートＭＯｓトランジスタを併置するようにして
もよい。また各選択デー１Ｍ０Ｓトランジスタのゲート
に対するクロック信号線φ１〜φ４には同じ制御信号が
入ってもよいし、異なる信号が入るようにしてもよい。
［発明の効果］
以上述べたように本発明によれば、共有センスアンプ方
式のＤＲＡＭにおいて、ビット線センスアンプとメモリ
セルアレイブロック間の接続切替えを行う選択ゲートＭ
Ｏ８）ランジスタのレイアウトを改良することにより、
高速性能を損なうこトナ＜、ＤＲＡＭの高集積化を実現
することができる。
式のＤＲＡＭにおいて、ビット線センスアンプとメモリ
セルアレイブロック間の接続切替えを行う選択ゲートＭ
Ｏ８）ランジスタのレイアウトを改良することにより、
高速性能を損なうこトナ＜、ＤＲＡＭの高集積化を実現
することができる。
第１図は本発明の一実施例に係るＤＲＡＭの要部構成を
示す等価回路図、 第２図はその回路レイアウトを示す図、第３図は他の実
施例に係るＤＲＡＭの要部構成を示す等価回路図、 第４図は更に他の実施例に係るＤＲＡＭの要部構成を示
す等価回路図、 第５図は共有センスアンプ方式のＤＲＡＭの基本構成を
示す等価回路図、 第６図はその要部構成を示す等価回路図、第７図は第６
図の回路レイアウトを示す図、第８図はデータ書き込み
時間と選択ゲートＭＯＳ）ランジスタのゲート幅の関係
を示す図、第９図は従来の共有センスアンプ方式の他の
ＤＲＡＭ構成例を示す図である。 ＢＬ、ＢＬ・・・ビット線、ＳＡ・・・ビット線センス
アンプ、Ｑ １１． Ｑ １２． Ｑ １３． Ｑ １
４・・・選択ゲートＭＯＳトランジスタ、ＥＱ・・・イ
コライズ回路。
示す等価回路図、 第２図はその回路レイアウトを示す図、第３図は他の実
施例に係るＤＲＡＭの要部構成を示す等価回路図、 第４図は更に他の実施例に係るＤＲＡＭの要部構成を示
す等価回路図、 第５図は共有センスアンプ方式のＤＲＡＭの基本構成を
示す等価回路図、 第６図はその要部構成を示す等価回路図、第７図は第６
図の回路レイアウトを示す図、第８図はデータ書き込み
時間と選択ゲートＭＯＳ）ランジスタのゲート幅の関係
を示す図、第９図は従来の共有センスアンプ方式の他の
ＤＲＡＭ構成例を示す図である。 ＢＬ、ＢＬ・・・ビット線、ＳＡ・・・ビット線センス
アンプ、Ｑ １１． Ｑ １２． Ｑ １３． Ｑ １
４・・・選択ゲートＭＯＳトランジスタ、ＥＱ・・・イ
コライズ回路。
Claims (1)
- （１）複数対のビット線に沿ってダイナミック型メモリ
セルが配列形成され、一つのビット線センスアンプが複
数のメモリセルアレイブロックに対して選択ゲートＭＯ
Ｓトランジスタにより切替え接続される共有センスアン
プ方式のダイナミック型半導体記憶装置において、一つ
のビット線センスアンプと一つのメモリセルアレイブロ
ック間の一対のビット線に着目したときに、これらに設
けられる一対の選択ゲートＭＯＳトランジスタがビット
線方向に並べてレイアウトされていることを特徴とする
ダイナミック型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169556A JP2848627B2 (ja) | 1989-06-30 | 1989-06-30 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169556A JP2848627B2 (ja) | 1989-06-30 | 1989-06-30 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0335490A true JPH0335490A (ja) | 1991-02-15 |
| JP2848627B2 JP2848627B2 (ja) | 1999-01-20 |
Family
ID=15888654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1169556A Expired - Lifetime JP2848627B2 (ja) | 1989-06-30 | 1989-06-30 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2848627B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005322370A (ja) * | 2004-05-06 | 2005-11-17 | Hynix Semiconductor Inc | グローバルデータバス接続回路を備えるマルチポートメモリ素子 |
| JP2005322380A (ja) * | 2004-04-09 | 2005-11-17 | Toshiba Corp | 半導体記憶装置 |
-
1989
- 1989-06-30 JP JP1169556A patent/JP2848627B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005322380A (ja) * | 2004-04-09 | 2005-11-17 | Toshiba Corp | 半導体記憶装置 |
| JP2005322370A (ja) * | 2004-05-06 | 2005-11-17 | Hynix Semiconductor Inc | グローバルデータバス接続回路を備えるマルチポートメモリ素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2848627B2 (ja) | 1999-01-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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