KR0145889B1 - 공통 비트 라인의 접속 구조를 갖는 메모리 셀 어레이 및 반도체 메모리 장치 - Google Patents

공통 비트 라인의 접속 구조를 갖는 메모리 셀 어레이 및 반도체 메모리 장치

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KR0145889B1 KR1019950019792A KR19950019792A KR0145889B1 KR 0145889 B1 KR0145889 B1 KR 0145889B1 KR 1019950019792 A KR1019950019792 A KR 1019950019792A KR 19950019792 A KR19950019792 A KR 19950019792A KR 0145889 B1 KR0145889 B1 KR 0145889B1
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Abstract

제1비트라인과 제2비트라인의 비트라인쌍과, 두개의 인버터가 제1 및 제2노드를 중심으로 환형으로 접속된 래치와, 상기 제1비트라인과 상기 제1노드 사이의 데이타 패스를 형성하는 제1전달수단과, 상기 제2비트라인과 상기 제2노드 사이의 데이타 패스를 형성하는 제2전달수단으로 구성된 SDRM 메모리셀을 구비하는 메모리 장치의 메모리셀 어레이 구조에 관한 것으로, i(여기 i는 자연수)번째 메모리셀의 제1비트라인은 이웃하는 i-1번째의 메모리셀의 비트라인쌍중의 하나의 라인이며, 제2비트라인은 이웃하는 i+1번째의 메모리셀의 비트라인쌍중의 하나의 비트라인과 공유되어 하나의 로우측에 연속 접속된 구조를 갖는 메모리셀 어레이 구조로서, 이는 메모리셀의 갯수보다 하나가 많은 비트라인만으로 다수의 메모리셀의 데이타를 억세스할 수 있도록 한 것이다.

Description

공통 비트 라인의 접속 구조를 갖는 메모리셀 어레이 및 반도체 메모리 장치
제1도는 종래의 반도체 메모리 장치의 메모리셀 어레이의 구성도.
제2도는 제1도에 도시된 메모리셀 어레이를 갖는 반도체 메모리 장치의 워드라인 억세스 제어회로.
제3도는 제1도에 도시된 메모리셀 어레이를 갖는 반도체 메모리 장치의 비트라인쌍 억세스 제어회로.
제4도는 종래의 반도체 메모리 장치의 싱글 비트라인 메모리셀의 구성도.
제5도는 제4도에 도시된 메모리셀의 기록 타이밍도.
제6도는 본 발명에 따른 반도체 메모리 장치의 공통 비트 라인 메모리셀의 구성도.
제7도는 본 발명에 따른 메모리셀 어레이를 갖는 반도체 메모리 장치의 워드라인 억세스 제어회로.
제8도는 본 발명에 따른 메모리셀 어레이를 갖는 반도체 메모리 장치의 비트라인쌍 억세스 제어회로.
본 발명은 반도체 메모리 장치의 메모리셀 어레이에 관한 것으로, 특히 이웃하는 메모리셀의 비트라인을 공통으로 사용하여 비트라인의 형성을 최소화하고 상기 메모리셀을 효율적으로 억세스하도록 제어하는 로우 및 컬럼억세스 제어회로를 포함하는 공통 비트 라인의 접속 구조를 갖는 메모리셀 어레이 및 상기 메모리셀어레이를 포함하는 에스램(SRAM) 반도체 메모리 장치에 관한 것이다.
메모리의 집적도가 높아지면서 메모리셀의 사이즈가 더욱 작아지고 동작전압도 점차적으로 낮아지고 있다. 즉, 메모리셀의 사이즈는 집적도의 향상에 따라서 점차적으로 작아지고 있으며, 데이타를 전송하기 위한 비트라인쌍, 혹은 데이타라인쌍들 및 비트라인쌍들 각각의 비트라인에 접속되는 접속 사이즈(Contact size)의 두께 및 너비가 작고 좁게 형성되도록 발전되고 있다.
스태이틱 램(SRAM)의 예를들면, SRAM의 메모리셀의 사이즈가 7 마이크로 제곱 미터[㎛2] 이하로 작아질수록 셀의 사이즈를 결정하는 요인은 비트라인쌍으로 이용되는 메탈(Metal)의 피치(Pitch)가 된다. 비트라인으로 사용되는 메탈라인의 피치가 0.9㎛, 상기 메탈라인에 접속되는 접속사이즈(Contact size)가 0.4㎛2× 0.4㎛2이고 메탈라인상의 접속 오버랩(Contact overap)이 0.2㎛2일때의 하나의 메모리셀의 로우(Row) 방향의 크기는 2.15㎛2로 되어서 7 마이크로 제곱 미터[㎛2] 이하의 크기를 갖는 메모리셀을 구현하기가 매우 힘들어진다. 따라서, 상기와 같은 비트라인의 크기의 제약때문에 고집적도는 어느 한계를 가지게 된다.
제1도는 종래의 반도체 메모리 장치의 메모리셀 어레이의 구성도로서, 하나의 메모리셀 MC는 비트라인쌍 BLi/BLiB(여기서, i는 자연수이며, B는 BL상의 논리의 상보논리 혹은 반전논리를 갖는 것을 의미한다.)에 접속되며, 상기 비트라인쌍 BLi/BLiB중, 제1비트라인 BLi과 제2비트라인 BLiB의 사이에는 데이타를 전달용 제1엔모오스 트랜지스터 12와 두개의 인버터가 환형으로 접속된 래치회로 14와, 데이타 전달용 제2엔모오스 트랜지스터 16로 구성되는 메모리셀이 접속된다.
여기서, 상기 제1, 제2엔모오스 트랜지스터 12, 14들 각각은 상보적인 전위를 갖는 제1비트라인 BLi과 제2비트라인 BLiB의 전위를 상기 래치회로 12로 전송하거나 이와 반대로 상기 래치회로 14에 래치된 전위를 상기 제1비트라인 BLi과 제2비트라인 BLiB으로 전달하는 데이타 전달용 트랜지스터들이다. 이때, 상기 제1, 제2엔모오스 트랜지스터 12, 16의 게이트들 각각은 워드라인 WLi에 접속되어 논리 하이의 활성화신호에 응답하여 턴온된다.
상기 제1도와 같이 구성된 메모리셀들 각각은 두개의 메탈라인쌍인 제1비트라인 BLi와 제2비트라인 BLiB을 가짐을 알 수 있다. 상기 메모리셀의 비트라인쌍 BLi/BLiB은 통상 한쌍의 컬럼선택게이트(Column Selection Gate Pair : 이하 CSLG이라함)를 통하여 데이타를 입출력하는 입출력라인쌍 IO/IOB에 접속된다. 이러한 CSLG은 통상 엔모오스 트랜지스터로 구성되며, CSLG의 게이트는 컬럼 어드레스 정보를 디코딩하는 컬럼디코더의 출력에 의해 제어된다.
따라서, 상기 제1도와 같은 메모리셀에 데이타를 기록하거나, 이미 기록된 데이타를 리이드하기 위해서는 로우 어드레스 정보를 디코딩하는 로우디코더와 컬럼 어드레스 정보를 디코딩하는 컬럼디코더가 필요로 하게 된다. 상기 제1도와 같은 메모리셀의 워드라인 WLi은 하기 제2도와 같은 워드라인 억세스 회로, 즉, 로우 디코더의 출력으로 선택된다.
제2도는 제1도에 도시된 메모리셀 어레이를 갖는 반도체 메모리 장치의 워드라인 억세스 제어회로로서, 이는 로우의 메모리셀 어레이가 4개일 경우의 예를들어 도시한 것이다. 이 구성은, 메모리셀 MC의 워드라인을 선택하기 위한 로우 어드레스 정보 RA0와 RA1을 두입력노드로 각각 입력하여 디코딩 출력하는 4개의 디코딩 게이트 18∼24와, 상기 4개의 디코딩게이트 18∼24의 출력단자에 접속되어 메모리셀 MC내의 제1 및 제2엔모오스 트랜지스터 12, 16의 게이트를 구동하는 드라이버 26∼32로 구성되어 있다. 이때, 상기 4개의 디코딩 게이트 18∼24들은 외부로부터 두개의 입력 노드에 제공되는 로우 어드레스 정보 RA0, RA1의 논리 상태에 따라 출력노드에 접속된 워드라인 WL1∼WL4를 하기 표1과 같이 활성화한다.
·상기에서 로우의 논리는 비활성화 상태의 레벨이며, 하이의 논리가 해당하는 신호를 활성화하는 레벨이며, 이들은 드라이버 24∼32에 의해 반전되어 해당 워드라인 WLi을 선택한다.
따라서, 상기 제2도와 같은 회로에 의해 제1도와 같이 구성된 메모리셀 어레이의 워드라인 WLi이 선택되며, 이와 같은 워드라인 WLi의 개별적인 선택에 의해 래치 14에 래치된 데이타가 비트라인쌍 BLi/BLiB 상으로 전달된다. 상기 비트라인쌍 BLi/BLiB의 전위차는 센스앰프(도시하지 않음)에 의해 감지증폭되어 상기 비트라인쌍 BLi/BLiB상에서 디벨로프된다. 상기 비트라인쌍 BLi/BLiB 사이의 데이타는 컬럼디코더의 동작에 의해 동작되는 CSLG을 통하여 입출력라인쌍 IO/IOB(도시하지 않음)으로 전달된다. 종래의 반도체 메모리에서 범용적으로 사용되는 컬럼디코더 즉, 비트라인 억세스회로의 구성은 하기 제3도와 같다.
제3도는 제1도에 도시된 메모리셀 어레이를 갖는 반도체 메모리 장치의 비트라인쌍 억세스 제어회로로서, 이는 컬럼측의 메모리셀이 4개일 경우의 예를들어 도시한 것이다. 이 구성은, 메모리셀의 컬럼라인 즉, 비트라인 BLi/BLiB을 선택하기 위한 컬럼 어드레스 정보 CA0와 CA1을 두 입력노드로 각각 입력하여 디코딩 출력하는 4개의 디코딩 게이트 34∼40와, 상기 4개의 디코딩 게이트 34∼40의 출력단자에 접속되어 비트라인과 입출력라인의 사이를 연결하는 CSLG의 게이트를 구동하는 드라이버 42∼48로 구성되어 있다. 이때, 상기 4개의 디코딩 게이트 18∼24들은 외부로부터 두개의 입력 노드에 제공되는 컬럼 어드레스 정보 CA0, CA1의 논리 상태에 따라 CSLG의 게이트를 구동하여 비트라인쌍 BLi/BLiB과 입출력라인쌍 IO/IOB간을 연결하는 것으로, 상기 4개의 디코딩 게이트 34∼40의 출력은 하기 표2와 같다.
상기 표2와 같이 디코딩 게이트 34∼40로부터 신호는 인버터인 드라이버 42∼48에 의해 반전되어 CSLG를 구동한다.
따라서, 상기 제1도와 같은 구조를 갖는 종래의 SRAM의 메모리셀은 하나의 메모리셀당 2개의 메탈라인인 비트라인쌍 BLi/BLiB을 활성화시켜야만 데이타를 기록하거나, 기록된 데이타를 독출할 수 있었다. 그러나, 상기 제1도와 같은 구조를 갖는 메모리 장치는 각 메모리셀당 2개의 비트라인을 가져야 함으로써 고용량의 메모리를 구현하는데 많은 어려움을 초래하는 문제점이 발생한다. 왜냐하면, 고용량 고집적화되면 될수록 메탈라인의 수는 이에 비례하여 증가하는데, 비트라인인 메탈라인의 피치를 7㎛이하로 줄일 수 있는 것을 기술적으로 많은 어려움을 가져오기 때문이다.
상기와 같은 어려움을 극복하기 위하여 메모리셀이 접속되는 비트라인을 단일의 라인으로 하여 메모리셀에 데이타를 기록하고 독출하는 싱글비트라인 메모리셀의 기술이 개발되었다. 이러한 싱글비트라인의 기술은 미합중국에서 1993년에 발생된 IEEE International Solid-State Circuit Conference(ISSCC)의 250면 내지 251면에 게재된 A 16Mb CMOS SRAM a 2.3㎛ Single-Bit-Line Memory Cell의 기술이 그 대표적이다.
제4도는 종래의 반도체 메모리 장치의 싱글 비트라인 메모리셀의 구성도로서, 이는 상기의 간행물에 기재된 셀의 구조를 도시하고 있다. 하나의 비트라인 BLi에 데이타 전달용 제1엔모오스 트랜지스터 12와 래치 14 및 제2엔모오스 트랜지스터 14가 루프의 형태로 접속되어 있다. 이때, 상기 제1, 제2엔모오스 트랜지스터 12, 16들의 각각의 게이트는 워드라인쌍 WLiU/WLiD에 각각 접속되어 있다. 즉, 상기 제1엔모오스 트랜지스터의 게이트는 워드라인 WLiU에 접속되며, 상기 제2엔모오스 트랜지스터의 게이트는 워드라인 WLiD에 각각 접속되어 있다. 상기 워드라인쌍 WLiU/WLiD은 하나의 메모리셀, 즉, 래치 14에 데이타를 기록하거나 리이드시에 활성화된다. 데이타를 기록시의 동작관계는 제5도에 상세히 도시되어 있는 바와 같이 두개의 워드라인 WLiU, WLiD를 서로 다르게 구동하여 기록한다.
제5도는 제4도에 도시된 메모리셀의 기록 타이밍도이다. 제5도 (a)도는 메모리셀에 0를 기록시의 동작 타이밍도로서, 비트라인 BLi상의 전위가 0로 입력될때 워드라인 WLiU이 하이로 되면 셀의 노드 N1의 전위가 로우의 상태로 래치되어 0 논리의 데이타를 저장하는 것이다. 이와 반대로, 비트라인 BLi상의 전위가 1로 입력될때 워드라인 WLiD이 하이로 되면 셀의 노드 N2의 전위는 제5도 (B)와 같이 하이의 상태로 래치되어 1 논리의 데이타를 저장한다.
상기 메모리셀에 저장된 데이타를 독출시에는 상기 두개의 워드라인중 하나의 워드라인만을 활성화하여 셀에 저장된 데이타와 더미셀(도면에서는 도시되지 않음)에 저장된 데이타의 상태를 감지하여 저장된 데이타를 검출한다[이하 자세한 동작은 상기 간행물에 기재된 동작내용을 참조하라].
그러나, 상기 제2도와 같은 싱글 비트라인 구조를 갖는 메모리셀을 채용하는 반도체 메모리 장치는 하나의 비트라인만을 이용하여 데이타를 기록하고 독출하기 때문에 다음과 같은 문제점이 있었다. 데이타를 메모리셀에 기록하는 경우에는 기록할 데이타의 논리상태에 따라 워드라인 WLiU와 워드라인 WLiD의 구동신호를 각기 다르게 발생시켜야 하는 문제점이 발생한다. 또한, 기록된 데이타를 독출시에는 비트라인상에 디벨로프된 데이타가 0인지 혹은 1인지를 판별하기 위한 더미셀(Dummy cell)이나 또는 기준전압을 발생하는 별도의 회로가 필요하게 되는 문제점이 있었다.
따라서 본 발명의 목적은 고용량화 및 고집적화에 용이한 반도체 메모리 장치의 메모리셀 어레이 구조를 제공함에 있다.
본 발명의 다른 목적은 메모리셀에 데이타를 전송하거나 혹은 상기 셀로부터의 데이타를 억세스하기 위한 메탈라인(비트라인)의 수를 최소화할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또다른 목적은 하나의 로우측에 형성된 다수의 메모리셀중 기수(odd)번째셀의 워드라인과 우수(even)번째셀의 워드라인으로 분리하여 억세스할 수 있는 메모리셀의 구조를 제공함에 있다.
본 발명의 또다른 목적은 메모리셀의 한쌍의 비트라인중 하나의 비트라인을 이웃하는 메모리셀과 공유할 수 있도록 하는 메모리셀의 구조 및 데이타를 억세스할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또다른 목적은 메모리셀의 한쌍의 비트라인중 하나의 비트라인을 이웃하는 메모리셀과 공유하는 반도체 메모리 장치의 로우 디코더 및 컬럼 디코더를 제공함에 있다.
본 발명에 따른 상기의 목적은 두개의 인버터가 제1 및 제2노드에 환형 접속된 래치와, 제1비트라인으로부터 상기 제1노드에 채널이 형성되며 워드라인 선택신호에 응답하여 상기 제1비트라인과 상기 제1노드간을 연결하는 제1전달트랜지스터(path transistor)와, 이웃하는 메모리셀의 제1비트라인과 상기 제2노드에 채널이 형성되며 상기 워드라인 선택신호에 상기 제2노드와 상기 이웃하는 메모리셀의 제1비트라인간을 연결하는 제2전달트랜지스터로 구성된 메모리셀이 연속적으로 형성된 메모리셀 어레이를 제공함으로써 달성된다.
이하 본 발명에 따른 바람직한 일실시예를 첨부한 도면을 참조하여 상세히 설명한다. 본 발명의 실시예에 관한 도면에서 전술한 도면상의 구성요소와 실질적으로 동일한 구성과 기능을 가진 것들에는 그것들과 동일한 참조부호를 사용할 것이다.
제6도는 본 발명에 따른 반도체 메모리 장치의 공통 비트 라인 메모리셀의 구성도, 이는 비트라인쌍 BLi/BLiB의 사이에는 두개의 인버터가 제1 및 제2노드 N1, N2에 환형 접속된 래치 14와, 상기 비트라인쌍 BLi/BLiB중 제1비트라인 BLi(여기서 i는 자연수)로부터 상기 제1노드 N1에 채널이 형성되며 워드라인 WLix(여기서 x는 don't care)의 활성화에 응답하여 상기 제1비트라인 BLi과 상기 제1노드 N1간을 연결하는 제1전달트랜지스터(path transistor) 12와, 제2비트라인 BLiB과 상기 제2노드 N2에 채널이 형성되며 상기 워드라인 WLix의 활성화에 응답하여 상기 제2노드 N2와 제2비트라인 BLiB간을 연결하는 제2전달트랜지스터 16로 구성된 메모리셀 MCi들이 연속적으로 접속된 메모리셀 어레이의 구조를 나타낸 것이다. 여기서, 제1, 제2전달 트랜지스터 12, 16들 각각은 엔모오스 트랜지스터로 구성된다.
상기 제6도에 도시된 구조를 면밀하게 살피면 하나의 메모리셀 MC만을 중심을 볼때에는 두개의 메탈라인 즉, 제1비트라인 BLi와 제2비트라인 BLiB가 있으며, 상기 제2비트라인 BLiB는 이웃하는 메모리셀 MC의 제1비트라인 BLi으로 공유됨을 알 수 있다. 따라서, 상기 제6도와 같은 구조를 갖는 메모리셀 어레이는 메모리셀 (M)+1개의 비트라인만으로 M개의 메모리셀 MCi의 데이타를 억세스할 수 있음을 알 수 있다. 즉, i번째 메모리셀의 비트라인쌍 BL/BLB중 제1비트라인 BL은 i-1번째 메모리셀의 제2비트라인 BLi-1B과 공통으로 사용되며 제2비트라인 BLB는 i+1번째 메모리셀의 제1비트라인 BLi+1과 공통으로 사용된다. 그리고, i+1번째 메모리셀의 비트라인쌍 BL/BLB중 제1비트라인 BL은 i번째 메모리셀의 제2비트라인 BLiB과 공통으로 사용되며 제2비트라인 BLB는 i+2번째 메모리셀의 제1비트라인 BLi+2과 공통으로 사용된다.
상기 제6도에서, WLiU는 메모리셀들 MC1, MC2, , , MCn중 기수번째의 컬럼에 위치된 메모리셀들 MC1, MC3, MC5, , , MCn-1을 억세스하는 워드라인이고, WLiD는 메모리셀들 MC1, MC2, , , MCn중 우수번째 컬럼에 위치된 메모리셀들 MC2, MC4, MC6, , , MCn을 억세스하는 워드라인이다. 따라서, 상기 제6도와 같은 구성을 갖는 메모리셀 어레이는 하나의 워드라인의 활성화에 의해 동시에 억세스되는 구조가 아니라, 두개의 워드라인 WLiU와 WLiD의 활성화에 기수번째의 메모리셀과 우수번째의 메모리셀이 분리되어 억세스됨으로써 하나의 메모리셀은 이웃하는 메모리셀과 동시에 억세스되는 현상은 발생되지 않는다.
예를들어, 워드라인 WLiD이 하이로 활성화(이때, 워드라인 WLiD은 로우임)되면 기수번째에 위치한 메모리셀들 MC1, MC3, , , MCn-1내의 제1, 제2전달 트랜지스터 12, 16들이 턴온된다. 이때, 상기 기수번째에 위치한 메모리셀들 MC1, MC3, , , MCn-1들은 한쌍의 비트라인 BLi/BLiB의 제1비트라인 BLi과 제2비트라인 BLiB로 입력되는 데이타를 상기 제1, 제2전달트랜지스터 12, 16의 채널을 통하여 래치 14의 제1 및 제2노드 N1, N2로 전달하므로써 데이타가 저장된다. 첫번째의 메모리셀 MC0의 예를들어 보다 구체적으로 설명하면 하기와 같다.
워드라인 WLiU이 하이로 활성화되어 제1 및 제2전달 트랜지스터 12, 16가 턴온되면 메모리셀 MC1의 비트라인쌍 BLO/BLOB으로 입력되는 데이타는 상기 트랜지스터들을 통하여 래치 14에 저장된다. 이때, 상기 메모리셀 MC1의 비트라인쌍 BLO/BLOB중 제2비트라인 BLOB은 두번째 메모리셀 MC2의 제1비트라인 BL1과 공유하고 있음으로 상기 메모리셀 MC1은 메모리셀 MC2와 동시에 억세스되지 않도록 하여야 한다. 이와 같은 제어는 본 발명에 따라 제7도와 같이 구성되는 워드라인 억세스 제어회로 즉, 로우 디코더의 동작에 의해 실행된다. 따라서, 비트라인의 수를 메모리셀의 갯수보다 한개 많은 수로 형성할 수 있어 메모리셀 어레이의 면적을 극대화할 수 있게 된다.
제7도는 제6도에 도시된 메모리셀 어레이를 갖는 반도체 메모리 장치의 워드라인 억세스 제어회로로서, 이는 로우의 메모리셀이 4개일 경우의 예를들어 도시한 것이다. 이 구성은, 전술한 제2도의 구성에 컬럼 어드레스 정보중 최하위 컬럼 어드레스 정보 CA0에 따라 기수번째 워드라인 WLiU 혹은 우수번째 워드라인 WLiD을 활성화시키는 디코딩 로직이 더 부가되어 구성된다. 즉, 제7도에 도시되어진 바와 같이, 컬럼 어드레스 정보 CA0와 이와 상반된 컬럼 어드레스 정보 CA0B를 각각의 일측단자로 입력하고 타측단자로 디코딩된 워드라인 선택신호 WLi를 각각 입력하여 기수워드라인 WLiU 및 우수워드라인 WLiD을 선택하는 낸드 게이트 62 및 64로 구성된 포스트 워드라인 디코더(Post word line decoder) POD가 로우 어드레스 정보 RA0와 RA1을 두 입력 노드로 각각 입력하여 워드라인 선택신호 WLi를 출력하는 4개의 디코딩 게이트 18∼24의 각 출력 노드에 접속된 드라이버 26∼32들 출력노드에 각각 접속된다.
제7도와 같이 구성된 로우 디코더는 로우 어드레스 정보 RA0, RA1을 우선 디코딩하여 로우측의 메모리셀어레이를 선택하기 위한 워드라인선택신호 WLi를 컬럼 어드레스 정보 CA0의 상태에 따라 다시 디코딩하여 기수워드라인 WLiU 및 우수워드라인 WLiD을 선택하는 것이다. 상기 제7도와 같이 구성된 로우 디코더는 로우 어드레스 정보 RA0, RA1의 입력과 컬럼 어드레스 정보 CA0의 상태에 따라 기수워드라인 WLiU 및 우수워드라인 WLiD을 선택하며, 이의 동작은 하기 표3과 같이 된다.
** 상기 표3에서 로우의 논리는 비활성화 상태의 레벨이며, 하이의 논리가 해당하는 신호를 활성화의 레벨임.
따라서, 상기 제7도와 같은 회로에 의해 제6도와 같이 구성된 메모리셀 어레이의 기수워드라인 WLiU와 우수워드라인 WLiD이 개별적으로 선택되어져 해당하는 로우측에 배치된 기수번째의 메모리셀 MC1, MC3, , , MCn-1들과 우수번째의 메모리셀 MC2, MC4, , , MCn들의 워드라인인 동시에 선택되어 억세스되는 현상은 일어나지 않는다. 이와 같이, 제7도의 로우 디코더의 동작에 의해 동일한 로우측에 형성된 메모리셀들중, 기수번째 메모리셀과 우수번째 메모리셀들의 워드라인 WLiU 및 WLiD들이 분리선택되면 기수 혹은 우수번째 메모리셀들내에 저장된 데이타들은 해당 메모리셀들의 비트라인쌍 BLi/BLiB으로 전달된다. 상기 비트라인쌍 BLi/BLiB의 전위차는 센스앰프(도시하지 않음)에 의해 감지증폭되어 상기 비트라인쌍 BLi/BLiB 상에서 증폭 디벨로프된다. 상기 비트라인쌍 BLi/BLiB 사이의 데이타는 본 발명에 따라 제8도와 같이 구성되는 컬럼디코더의 동작에 의해 동작되는 CSLGi을 통하여 입출력라인쌍 IO/IOB(도시하지 않음)으로 전달된다.
제8도는 제6도에 도시된 메모리셀 어레이를 갖는 반도체 메모리 장치의 비트라인쌍 억세스 제어회로로서, 이는 컬럼측의 메모리셀이 4개일 경우의 예를들어 도시한 것이다. 이 구성은, 메모리셀의 컬럼라인 즉, 비트라인쌍 BLi/BLiB을 선택하기 위하여 전술한 제3도의 구성에서 출력되는 컬럼선택신호 CSL1∼CSL4중 이웃하는 메모리셀의 비트라인을 선택하는 컬럼선택신호를 포스트(POST) 디코딩하는 포스트 컬럼선택 디코더(Post column select decoder)가 더 부가되며, 이는 비트라인 BLi과 인접하는 메모리셀의 비트라인 BLi+1을 선택하기 위한 컬럼선택게이트 CSLGi를 개별적으로 제어하도록 되어 있다. 도면에서, 참조번호 50과 56, 52와 58, 54와 60들의 구성이 포스트 컬럼선택 디코더로서, 컬럼어드레스 정보 CA0, CA1의 디코딩 결과인 메모리셀의 비트라인 BLi과 이웃하는 메모리셀의 BLi+1들을 선택하는 컬럼선택신호 CSLi와 CSLi+1를 나중에 디코딩하는 회로들이다. 제8도에서 컬럼선택게이트들 CSLG1∼CSLG5들은 제6도의 비트라인 BL1, BL2, BL3, BL4, BL5에 각각 접속된다.
상기 제8도와 같이 구성된 컬럼어드레스 디코더는 외부로부터 두개의 입력 노드에 제공되는 컬럼 어드레스 정보 CA0, CA1의 논리 상태에 따라 CSLG1∼CSLG5의 게이트를 구동한다. 해당하는 메모리셀의 비트라인쌍 BLi/BLiB의 컬럼선택게이트 CSLG1∼CSLG5의 접속은 하기 표4와 같이 이루어진다.
따라서, 상기 제8도의 컬럼디코더에 의해 제6도에 도시된 메모리셀의 비트라인들중, 억세스되는 컬럼 어드레스에 해당하는 메모리셀의 비트라인쌍 BLi/BLiB이 선택되어 입출력라인에 접속된다. 즉, 인접하는 메모리셀들과 공유하는 비트라인쌍을 개별적으로 선택한다.
본 발명은 비트라인을 이웃하는 메모리셀과 공유토록하고, 기수번째와 우수번째에 위치된 메모리셀을 배타적으로 선택함과 동시에 컬럼을 이웃하는 메모리셀과 공유되는 비트라인쌍을 선택함으로써 최소의 면적이 보다 많은 수의 메모리셀을 형성할 수 있게된다.
상술한 바와 같이 본 발명은 비트라인의 갯수를 M+1(여기서 M은 메모리셀의 갯수)로 형성하여 M개의 메모리셀을 억세스하도록 함으로써 단위면적당 메모리셀의 수를 증가시킬 수 있어 고집적화를 보다 용이하게 구현할 수 있는 이점이 있다.

Claims (5)

  1. 제1비트라인과 제2비트라인의 비트라인쌍과, 두개의 인버터가 제1 및 제2노드를 중심으로 환형으로 접속된 래치와, 상기 제1비트라인과 상기 제1노드 사이의 데이타 패스를 형성하는 제1전달수단과, 상기 제2비트라인과 상기 제2노드 사이의 데이타 패스를 형성하는 제2전달수단으로 구성된 SRAM 메모리셀을 구비하는 반도체 메모리 장치의 메모리셀 어레이 구조에 있어서, i번째 메모리셀의 제1비트라인은 이웃하는 i-1번째의 메모리셀의 비트라인쌍중의 하나의 라인이며, 제2비트라인은 이웃하는 i+1번째의 메모리셀의 비트라인쌍중의 하나의 비트라인과 공유되어 하나의 로우측에 연속 접속된 구조를 가짐을 특징으로 하는 메모리셀 어레이의 구조.
  2. 반도체 메모리 장치에 있어서, 두개의 인버터가 제1 및 제2노드에 환형 접속된 래치와, 제1비트라인으로부터 상기 제1노드에 채널이 형성되며 워드라인 선택신호에 응답하여 상기 제1비트라인과 상기 제1노드간을 연결하는 제1전달트랜지스터와, 이웃하는 메모리셀의 제1비트라인과 상기 제2노드에 채널이 형성되며 상기 워드라인 선택신호에 상기 제2노드와 상기 이웃하는 메모리셀의 제1비트라인간을 연결하는 제2전달트랜지스터로 구성된 메모리셀이 연속하여 로우방향으로 접속되어 형성된 메모리셀 어레이와 : 로우 어드레스 정보를 디코딩하여 메모리셀 어레이의 로우측의 메모리셀을 선택하는 워드라인 선택신호를 발생하는 로우디코더와 : 컬럼 어드레스 정보와 상기 로우디코딩된 워드라인선택신호를 디코딩하여 상기 메모리셀 어레이내의 기수번째 메모리셀의 제1, 제2전달트랜지스터의 게이트에 접속된 워드라인과 우수번째 메모리셀의 제1, 제2전달트랜지스터에 접속된 워드라인을 분리하여 선택하기 위한 포스트 로우 디코더로 구성함을 특징으로 하는 공통 비트라인의 접속 구조를 갖는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 메모리셀 어레이내 다수의 메모리셀의 제1비트라인들과 입출력선쌍의 사이의 입출력회로에 접속된 다수의 컬럼선택트랜지스터들과, 상기 메모리셀 어레이내 메모리셀의 비트라인쌍을 선택하기 위한 컬럼어드레스를 디코딩하여 상기 첫번째 메모리셀의 제1비트라인에 접속된 컬럼선택 트랜지스터 및 마지막 메모리셀의 제1비트라인에 접속된 컬럼선택 트랜지스터를 선택하는 신호를 포함하는 컬럼선택신호를 발생하는 제1컬럼선택 디코딩수단과, 상기 제1컬럼선택 디코딩수단으로부터 출력되는 컬럼선택신호를 디코딩하여 이웃하는 메모리셀의 제1비트라인에 접속된 컬럼선택트랜지스터를 선택하는 발생하는 포스트컬럼선택 디코딩수단으로 구성되는 비트라인 억세스회로를 더 구비함을 특징으로 하는 공통 비트 라인의 접속 구조를 갖는 반도체 메모리 장치.
  4. 제2항 또는 제3항에 있어서, 상기 포스트 로우 디코더는, 상기 로우디코더로부터 출력되는 워드라인 선택신호와 외부로부터 입력되는 최하위 컬럼어드레스신호를 디코딩하여 상기 메모리셀 어레이내의 기수번째 위치된 메모리셀의 워드라인을 디코딩하는 제1포스트 로우 디코더와, 상기 로우디코더로부터 출력되는 워드라인 선택신호와 외부로부터 입력되는 최하위 컬럼어드레스신호의 반전신호를 디코딩하여 상기 메모리셀 어레이내의 우수번째 위치된 메모리셀의 워드라인을 디코딩하는 제2포스트 로우 디코더로 구성함을 특징으로 하는 공통 비트 라인의 접속 구조를 갖는 반도체 메모리 장치.
  5. 반도체 메모리 장치에 있어서, 두개의 인버터가 제1 및 제2노드에 환형 접속된 래치와, 제1비트라인으로부터 상기 제1노드에 채널이 형성되며 워드라인 선택신호에 응답하여 상기 제1비트라인과 상기 제1노드간을 연결하는 제1전달트랜지스터와, 이웃하는 메모리셀의 제1비트라인과 상기 제2노드에 채널이 형성되며 상기 워드라인 선택신호에 상기 제2노드와 상기 이웃하는 메모리셀의 제1비트라인간을 연결하는 제2전달트랜지스터로 구성된 메모리셀이 연속하여 로우방향으로 접속되어 구성되며, 기수번째의 메모리셀과 우수번째의 메모리셀의 워드라인이 분리되어 형성된 메모리셀 어레이와 ; 로우 어드레스 정보와 최하위 컬럼 어드레스 정보를 디코딩하여 상기 메모리셀 어레이의 기수번째 메모리셀의 워드라인과 우수번째 워드라인을 배타적으로 선택하는 로우 디코더로 구성함을 특징으로 하는 반도체 메모리 장치.
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