JP3636233B2 - ワードドライバ回路及びそれを利用したメモリ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、メモリ回路に係り、特にメモリ回路のワードドライバ回路の改良に関する。
【０００２】
【従来の技術】
半導体基板上に大容量のメモリを形成したＤＲＡＭ等の開発が盛んに行なわれ、その大容量化により、より高機能で高速のパーソナルコンピュータ等の情報機器が実現されている。
【０００３】
図６は、従来のＤＲＡＭのワードデコーダとワードドライバ部分を示した回路図である。通常、半導体チップ上に複数のメモリ・バンクと呼ばれる領域が設けられ、そのメモリ・バンク領域の中に複数のメモリセルブロックとセンスアンプが併設されている。図６にはそのメモリセルブロック３とそれに隣接するセンスアンプＳＡが表示されている。メモリセルブロック３内には、複数のセルマトリックス４が設けられている。そして、セルマトリックス４内には複数のワード線ＷＬとそれに交差する複数のビット線（図示せず）が設けられている。そして、それらワード線とビット線の交差部に、メモリセル（図示せず）が設けられている。
【０００４】
近年のメモリはその大容量化の為に、ワード線にかかる負荷容量が大きくなり従来の如くメモリセルブロック３内のワード線を一括して一個のワードドライバで駆動することが困難になっている。その解決方法として、ワード線を複数のサブワード線に分割して、それぞれのサブワード線をセルマトリクス４に隣接して設けたサブ・ワード・ドライバＳＷＤによって駆動している。図６の例では、例えば、メモリセルブロック３内に２５６本のワード線が設けられ、その内の４本づつをメイン・ワードデコーダ５が選択し、その選択された４本のワード線の内一本をサブ・ワードデコーダ６によって選択している。
【０００５】
図６に示される通り、メイン・ワードデコーダ５からは、反転、非反転のメイン・ワード選択信号ＭＷＸ０，１，ＭＷＺ０，１が出力される。また、サブ・ワードデコーダ６からはサブ・ワード選択信号ＳＷＤ０−３が出力される。それぞれのデコーダ５，６には、プリデコーダから供給されるアドレス信号７，８が供給される。そして、サブ・ワードドライバ回路ＳＷＤでは、このメイン・ワード選択信号とサブ・ワード選択信号を入力し、選択された行内にある各サブ・ワード線を駆動する。
【０００６】
従って、図６に示される通り、セルマトリクス４の間及び隣に、サブ・ワードドライバ回路ＳＷＤの領域がコラム方向に形成されることになる。メモリの大容量化に応じて、サブ・ワード線の数が増加しそれを駆動するサブ・ワードドライバ回路の領域も増加することになり、大容量化の一つの問題となる。
【０００７】
図７に、図６に示した従来のサブ・ワードドライバ回路の例を詳述する。図８はその動作を説明するための表である。図７のサブ・ワードドライバ回路は、Ｐチャネル型のトランジスタＱ１及びＮチャネル型のトランジスタＱ２，Ｑ３からなるＣＭＯＳ回路で構成される。そして、そのサブ・ワードドライバ回路は、サブ・ワード線ＷＬに接続される。ＢＬはビット線、ＭＣは１トランジスタ型のメモリセルの例である。トランジスタＱ１，Ｑ２のゲート電極には共通にメイン・ワード選択信号ＭＷＸが供給され、トランジスタＱ３のゲート電極にはその反転信号であるメイン・ワード選択信号ＭＷＺが供給される。また、Ｐ型のトランジスタＱ１及びＮ型のトランジスタＱ３には、サブ・ワード選択信号ＳＷＤ0 が供給される。
【０００８】
その動作について簡単に説明する。先ず、メインワード選択信号とサブワード選択信号が共に選択状態である場合は、図８に示した通り、各選択信号ＭＷＸ，ＭＷＺ，ＳＷＤ0 はそれぞれ、Ｖｓｓ（グランドレベル），Ｖｃｃ（電源レベル），ＳＶｃ（電源より高いレベル）となる。その結果、トランジスタＱ１，Ｑ３が共にオンし、トランジスタＱ２がオフして、ワード線ＷＬはサブ・ワード選択信号ＳＷＤ０のＳＶｃの高いレベルに駆動される。一方、メイン・ワード選択信号が選択状態であって、サブ・ワード選択信号が非選択状態である場合は、図８に示した通りの電位となる。その結果、Ｐ型のトランジスタＱ１はオン状態であるが、サブ・ワード選択信号ＳＷＤ０がＶｓｓ（グランド）レベルとなるため、ワード線ＷＬはＬレベルとなる。但し、Ｐ型のトランジスタＱ１のみでは、ワード線ＷＬがトランジスタのゲート電位であるＶｓｓからその閾値電圧分高い電位以下には下がらず、フローティング状態となる。そこで、更に、Ｎ型のトランジスタＱ３を設けることにより、そのトランジスタＱ３をオンさせて、確実にサブ・ワード選択信号ＳＷＤ０のＶｓｓレベルまでクランプさせるようにしている。
【０００９】
また、メインワード選択信号が非選択状態の場合は、メインワード選択信号ＭＷＸがＨレベルとなり、Ｎ型のトランジスタＱ２がオンするので、サブワード選択信号の状態に係わらず、ワード線ＷＬはＶｓｓレベルになる。
【００１０】
以上の様に、図７のサブ・ワードドランバ回路では、３個のトランジスタと３つの選択信号を供給することが必要である。
【００１１】
図９は、従来のサブ・ワードドライバ回路の他のＣＭＯＳ回路の例である。図１０はその動作を説明するための各選択信号等のレベルを示している。メイン・ワード選択信号が選択状態で、サブ・ワード選択信号が選択状態の時は、メイン・ワード選択信号ＭＷＸがＶｓｓ（グランド）レベルとなり、Ｐ型のトランジスタＱ４がオンし、サブ・ワード選択信号ＳＷＤＺに供給される電源電圧Ｖｃｃよりも高いＳＶｃにより、ワード線が駆動されて、ＳＶｃレベルに立ち上がる。一方、メイン・ワード選択信号が選択状態で、サブ・ワード選択信号が非選択状態の時は、サブ・ワード選択信号ＳＷＤＺがＶｓｓレベルになる為、トランジスタＱ４を通じてワード線ＷＬはＬレベルとなる。しかし、図６の場合と同様に、Ｐ型トランジスタＱ４の特性に従って、ワード線ＷＬの電位は、そのゲート電極の電位のＶｓｓレベルにその閾値電圧を加えたレベルでフローティング状態となる。そこで、クランプ用のトランジスタとしてＮ型のトランジスタＱ６を設けて、強制的にワード線ＷＬをＶｓｓレベルにしている。
【００１２】
従って、図９のワードドランバの例でも、３個のトランジスタと３個の制御信号が必要になる。
【００１３】
【発明が解決しようとする課題】
前述した通り、サブ・ワード線に分割してそれぞれをサブ・ワードドライバ回路で駆動する場合は、従来の回路例では、サブ・ワードドライバ回路に３個のトランジスタが必要であり、更に３個の選択信号を供給する必要がある。
【００１４】
図６のメモリセルブロック３の領域に示される通り、サブ・ワードドライバ回路がコラム方向に複数形成され、それらに対して３本の選択信号を供給している。従って、これらの回路とそれに供給する選択信号線が使用する領域の面積は、メモリの大容量化に伴う微細化の弊害となるものである。
【００１５】
従って、本発明では、このサブ・ワードデライバ回路の構成を単純化することを目的とする。
【００１６】
本発明の目的は、より単純化されたサブ・ワードドライバ回路を有するメモリ回路を提供することにある。
【００１７】
また、本発明の目的は、より少ない選択信号でその動作が制御されるサブ・ワードドライバ回路を有するメモリ回路を提供することにある。
【００１８】
また、本発明の目的は、２個のトランジスタと２つの制御用の選択信号によって構成されるサブ・ワードドライバ回路を提供することにある。
【００１９】
【課題を解決するための手段】
上記の目的は、本発明によれば、第一の電源とそれより高い第二の電源が供給されるメモリ回路内であって、
第一導電型の第一のトランジスタと、
該第一のトランジスタとゲートが共通に接続され、ソースまたはドレイン電極の一方が該第一のトランジスタのソースまたはドレイン電極の一方に接続され、ソースまたはドレイン電極の他方が前記第一の電源に接続された第二の導電型の第二のトランジスタとを有し、
該第一及び第二のトランジスタの共通に接続されたソースまたはドレイン電極にワード線が接続され、
前記共通に接続されたゲート電極に、第一のアドレス信号群をデコードして生成され、前記第二のトランジスタを導通状態にする第一の電位と前記第一の電源より低い第二の電位の内一方の電位になる第一の選択信号が供給され、
前記第一のトランジスタのソースまたはドレイン電極の他方の電極に、第二のアドレス信号群をデコードして生成され、前記ワード線の選択状態の電位の第三の電位と前記第一の電源の電位以下の第四の電位の内一方の電位になる第二の選択信号が供給されることを特徴とするワードドライバ回路を提供することにより達成される。
【００２０】
ここで、第一導電型のトランジスタとは例えばＰチャネル型のＭＯＳトランジスタであり、第二導電型のトランジスタとは例えばＮチャネル型のＭＯＳトランジスタである。
【００２１】
第二の電位は、望ましくは、第一の電源の電位より第一のトランジスタの閾値電圧以上低いレベルである。実際にはメモリ回路内で生成される基板バイアス電位にすることが実用的で簡単である。
【００２２】
動作をより安定的にするためには、第四の電位が、前記第一の電源の電位より低いことが望ましい。例えば、第二の電位と同様に基板バイアス電位にすることが実用的である。
【００２３】
このような構成にすることにより、ワードドライバ回路は２個のトランジスタから構成され、その制御用の選択信号は２本だけで良くなる。上記の構成にすると、Ｐチャネル型の第一のトランジスタのゲート電極に供給される電位がグランドレベルよりもその閾値電圧以上低いので、第一のトランジスタのソースまたはドレイン電極に接続されるワード線の電位は、十分に低いレベルにクランプされることができる。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について図面に従って説明する。以下に示される図面の回路は、本発明の実施の形態の例であり、本発明の技術的範囲がかかる回路に限定されるものではないことは明らかである。
【００２５】
［ワードドライバ回路］
図１は、本発明に係るサブ・ワードドライバ回路の例である。この例では、Ｐチャネル型のトランジスタＱ７とＮチャネル型のトランジスタＱ８のＣＭＯＳ回路で構成されている。そして、共通のゲート電極には、メイン・ワード選択信号ＭＷＸが供給される。またトランジスタＱ７のワード線ＷＬと反対側の電極には、サブ・ワード選択信号ＳＷＤが供給される。このメイン・ワード選択信号ＭＷＸは、従来例の場合と異なり、選択状態ではＶｓｓ（グランド）レベルよりも低い電位となる。また、サブ・ワード選択信号ＳＷＤは、非選択状態ではＶｓｓ（クランド）レベルまたはＶｓｓ（クランド）レベルより低い電位となる。
【００２６】
図中では、Ｖｓｓ（グランド）レベルより低い電位の例として、半導体基板の電位として生成される基板バイアス電位ＶBBが利用されている。但し、基板バイアス電位である必要はなく、非選択状態のワード線ＷＬが十分Ｖｓｓ（グランド）レベルまで下がるのに必要な低いレベルであれば良い。
【００２７】
図１のサブ・ワードドライバ回路の動作について、図２を参照して説明する。先ず、メイン・ワード選択信号ＭＷＸとサブ・ワード選択信号ＳＷＤとが共に選択状態の時は、ワード線ＷＬも選択状態となる。この時、メイン・ワード選択信号ＭＷＸは、グランドレベルよりも低いＶBBレベルとなり、サブ・ワード選択信号ＳＷＤは、電源電圧Ｖｃｃよりも高いレベルＳＶｃとなる。その結果、Ｐ型のトランジスタＱ７がオン状態となり、ワード線ＷＬはサブ・ワード選択信号ＳＷＤと同じＳＶｃレベルまで上昇する。そして、メモリセルＭＣのトランジスタがオンして、キャパシタに記憶されていた状態に従ってビット線ＢＬのレベルが上昇または下降する。
【００２８】
一方、メイン・ワード選択信号ＭＷＸが選択状態であっても、サブ・ワード選択信号ＳＷＤが非選択状態の時には、ワード線ＷＬは非選択状態となり、グランドレベルまで下がる必要がある。ワード線ＷＬは、Ｐ型トランジスタの特性に従って、そのゲート電極の電圧にその閾値電圧Ｖthを加えた電位になるが、この例では、メイン・ワード選択信号ＭＷＸがグランドより低い基板バイアス電位になっているため、ワード線ＷＬのレベルは、ＶBB＋Ｖthとなる。従って、基板バイアス電位ＶBBがグランドレベルよりＰ型トランジスタの閾値電圧Ｖth以上低い場合には、ワード線ＷＬのレベルは、グランド電位以下になる。
【００２９】
サブ・ワード選択信号ＳＷＤの非選択状態の電位は、Ｖｓｓ（グランド）レベルまたはそれより低いレベル、例えば基板バイアス電位ＶBBになる。より安定的に非選択のワード線ＷＬをグランド電位以下にする為には、グランドレベルより低い基板バイアス電位にすることが望ましい。
【００３０】
メイン・ワード選択信号ＭＷＸが非選択状態の時には、そのレベルは高い電源Ｖｃｃレベルとなる。通常電源Ｖｃｃは、３ボルトまたは３．６ボルト等のレベルに設定される。その結果、サブ・ワードドライバ回路では、Ｎ型トランジスタＱ８がオン状態となり、ワード線ＷＬはトランジスタＱ８を介してグランドレベルＶｓｓにクランプされる。この場合は、サブ・ワード選択信号の状態には影響されない。
【００３１】
以上の様に、ワード線を駆動するワードドライバ回路は、２つのトランジスタで構成され、しかもその制御用の選択信号も２つになる。そして、上記した通り、最低限の条件としては、両トランジスタのゲートに供給されるメイン・ワード選択信号ＭＷＸの選択状態のレベルを、非選択状態のワード線のレベルよりもＰ型トランジスタの閾値電圧分低い電位にすることである。そうすることで、サブ・ワード選択信号ＳＷＤの非選択状態のレベルまでワード線を十分クランプすることができる。また、サブ・ワードデコーダとトランジスタＱ７とを結ぶサブ・ワード選択信号線の電圧上昇や他の要因などを考慮すると、サブ・ワード選択信号ＳＷＤも同様に非選択状態のワード線のレベルよりも十分低い電位にすることが望ましい。
【００３２】
尚、メイン・ワード選択信号とサブ・ワード選択信号は、図１に示した通りに供給される必要はなく、反対の端子に供給されても良い。即ち、第一のアドレス群をデコードして生成された第一の選択信号と、第二のアドレス群をデコードして生成された第二の選択信号とが、図１のＣＭＯＳ回路の共通ゲート電極と、Ｐ型トランジスタＱ７のソースまたはドレイン電極に供給されれば良いことは明らかである。
【００３３】
［メモリセルブロック全体構成］
図３に、図１のサブ・ワードドライバ回路を利用した場合のメモリセルブロックの全体構成を示す。図３全体ではメモリバンク２を示している。前述した通り、かかるメモリバンク２の領域は、半導体チップ上に複数形成される。メモリバンク２内には、複数のメモリセルブロック３が形成されている。図３の例では、二つのメモリセルブロック３が記載されている。
【００３４】
図３の下側半分に概略的に示した通り、メモリセルブロック３の、上下に隣接してセンスアンプＳＡ１，２が設けられている。また、メモリセルブロック３内には、セルマトリクス４とサブ・ワードドライバのアレイＳＷＤＡとが交互に形成されている。そして、ワード線を選択する為に、各セルアレイブロック３毎に、メイン・ワードデコーダ回路５とサブ・ワードデコーダ回路６とが設けられている。メイン・ワードデコーダ５からのメイン・ワード選択信号ＭＷＸ０，１とサブ・ワードデコーダ６からのサブ・ワード選択信号ＳＷＤ０−３とが、サブ・ワードドライバ回路に供給され、両選択信号が選択状態になっているサブ・ワードドライバ回路が、ワード線を駆動してＨレベルに立ち上げる。７，８はそれぞれのプリデコーダから供給されるアドレス信号、ブロック選択信号等である。
【００３５】
図３の上側半分のメモリセルブロック３内には、メイン・ワード選択信号とサブ・ワード選択信号がどの様にサブ・ワードドライバ回路ＳＷＤに供給されるかが示されている。メイン・ワードデコーダ５は、一つのメモリセルブロック３内の例えば２５６本のワード線の内４本を選択するようメイン・ワード選択信号ＭＷＸを出力する。そして、分割されたワード線ＷＬにそれぞれ接続されたサブ・ワードドライバＳＷＤにそのメイン・ワード選択信号が供給される。また、サブ・ワードデコーダ６は、上記４本のワード線の内の一本を選択する為に、それぞれのサブ・ワード選択信号ＳＷＤ０−３をそれぞれのサブ・ワードドライバＳＷＤに供給する。
【００３６】
図３の例では、センスアンプＳＡ０−２は、メモリセルブロック３の上下に隣接して設けられている。こうすることで、隣接するメモリセルブロック３がその間にあるセンスアンプを共用することが可能になり、その分センスアンプによって専有される面積を減らすことができる。図３中には、簡単の為にビット線は省略されている。
【００３７】
図４は、図３のメモリセルブロックを更に詳細に示した回路例である。ＷＬ０−７はビット線であり、行方向に分割されて配置されている。ＢＬはビット線であり、隣接するセンスアンプＳＡに接続されている。ワード線ＷＬとビット線ＢＬの交差部にはメモリセルＭＣが設けられている。図４では１個のＮチャネル型トランジスタと１個のキャパシタから構成された例が示されている。ワード線ＷＬ０にはサブ・ワードドライバＳＷ０が接続されている。ワード線ＷＬ１には、サブ・ワードドランバＳＷ１が接続されている。サブ・ワードドライバＳＷ２，ＳＷ３には、両側のセルマトリクス領域に配置されるワード線ＷＬ２，ＷＬ３が接続されている。そして、それらのサブ・ワードドライバは、図１で示した回路例であり、ゲート電極にはメイン・ワードデコーダ５からの選択信号ＭＷＸ０，１が供給され、サブ・ワードデコーダ６からの対応する選択信号ＳＷＤ０−３がＰ型トランジスタＱ７のソースまたはドレイン電極に供給される。
【００３８】
図４に示される通り、メイン・ワードデコーダ５の高い側の電源はＶｃｃであるのに対して、低い方の電位として基板バイアス電圧ＶBBが使用されている。メイン・ワードデコーダ５の回路例として、Ｐ型のトランジスタＱ９，Ｑ１１，Ｑ１３，Ｑ１４と、Ｎ型のトランジスタＱ１０，Ｑ１２，Ｑ１５，Ｑ１６から構成される二つのデコーダ回路が示されている。トランジスタＱ１１，Ｑ１２，Ｑ１３には共通にブロック選択信号７−５（アドレス信号７の一部）が供給される。また、トランジスタＱ９，Ｑ１０及びＱ１４，Ｑ１５及びＱ１６にはそれぞれ異なるアドレス信号７が供給される。今、ブロック選択信号がＨレベルになると、トランジスタＱ１２がオンして、デコーダ回路全体が活性化状態となる。そして、残りのアドレス信号の状態に応じて、各デコーダが選択信号ＭＷＸ０，１を選択状態または非選択状態のレベルとする。
【００３９】
メイン・ワード選択信号ＭＷＸ０が選択状態の場合では、例えばアドレス信号７−３がＨレベル、アドレス信号７−２がＨレベルとなり、トランジスタＱ１０，Ｑ１６がオン状態となる。その結果、メイン・ワード選択信号ＭＷＸ０は、基板バイアス電位ＶBBとなる。その時、メイン・ワード選択信号ＭＷＸ１の方は、アドレス信号７−４がＬレベルとなりトランジスタＱ１４がオンとなり、その選択信号ＭＷＸ１はＶｃｃ（Ｈレベル）となる。
【００４０】
サブ・ワードデコーダ６の場合も、同様の回路によって、サブ・ワード選択信号にＳＶｃレベルとＶBBレベルとを出力することになる。そして、両選択信号を供給されるサブ・ワードドライバ回路は、図１及び２に従って説明した通りの動作をする。
【００４１】
図５は、本発明の実施の形態のタイミングチャートの例である。図４の例で、ワード線ＷＬ０が選択される場合についてのタイミングチャートである。この例では、サブ・ワード選択信号は、非選択状態で基板バイアス電圧ＶBBになっている。
【００４２】
図５に示した様に、例えばロー・アドレス・ストローブ信号ＲＡＳのタイミング時刻ｔａにおいて、メモリ回路がアクティブ状態となる。その結果、供給されるアドレス信号に応じて、各デコーダの出力が変化することになる。図５の例では、ワード線ＷＬ０が選択される例である為、メイン・ワード選択信号ＭＷＸ０は電源Ｖｃｃレベルから基板バイアス電位ＶBBまで降下し、サブ・ワード選択信号ＳＷＤ０は基板バイアス電位ＶBBから電源より高い電位ＳＶｃまで上昇することになる。
【００４３】
一方、非選択のワード線に対応するサブ・ワード選択信号ＳＷＤ１−３は基板バイアス電位ＶBBまで降下し、メイン・ワード選択信号ＭＷＸ１は電源電圧Ｖｃｃに上昇する。その結果、図１にて説明した通り、サブ・ワードドライバＳＷ０は、ワード線ＷＬ０を駆動してＳＶｃレベルまで上昇させる。また、その他のサブ・ワードドライバＳＷ１−３は、Ｐ型トランジスタＱ７を介してワード線をサブ・ワード選択信号ＳＷＤ１−３の基板バイアス電位ＶBBに接続され、各ワード線はＬレベルにクランプされることになる。
【００４４】
そして、ワード線ＷＬ０が立ち上がった時点で、センスアンプにラッチ制御信号ＬＥを供給することで、ビット線ＢＬに読みだされたメモリセルＭＣの情報に従う上昇または下降レベルが増幅される。
【００４５】
【発明の効果】
以上説明した通り、本発明に従えば、サブ・ワードドライバ回路が２つのトランジスタで構成され、しかもそれに供給する選択信号は２本になる。従って、図３、４に示される通り、サブ・ワードドライバのアレイ領域の専有面積を少なくすることができる。
【図面の簡単な説明】
【図１】本発明のサブ・ワードドライバ回路の例である。
【図２】図１の回路の動作説明の表である。
【図３】本発明に係るメモリセルブロックの全体構成図である。
【図４】本発明に係るメモリセルブロックの詳細回路例である。
【図５】本発明の実施の形態のタイミングチャート図である。
【図６】従来例を示す図である。
【図７】従来のサブ・ワードドライバ回路の例である。
【図８】図７の回路の動作説明の表である。
【図９】従来のサブ・ワードドライバ回路の例である。
【図１０】図９の回路の動作説明の表である。
【符号の説明】
Ｖｓｓ 第一の電源
Ｖｃｃ 第二の電源
Ｑ７ 第一のトランジスタ
Ｑ８ 第二のトランジスタ
ＭＷＸ 第一の選択信号、メイン・ワード選択信号
ＳＷＤ 第二の選択信号、サブ・ワード選択信号
ＷＬ ワード線
ＢＬ ビット線
３ メモリセルブロック
４ セルマトリクス
５ メイン・ワードデコーダ
６ サブ・ワードデコーダ
【発明の属する技術分野】
本発明は、メモリ回路に係り、特にメモリ回路のワードドライバ回路の改良に関する。
【０００２】
【従来の技術】
半導体基板上に大容量のメモリを形成したＤＲＡＭ等の開発が盛んに行なわれ、その大容量化により、より高機能で高速のパーソナルコンピュータ等の情報機器が実現されている。
【０００３】
図６は、従来のＤＲＡＭのワードデコーダとワードドライバ部分を示した回路図である。通常、半導体チップ上に複数のメモリ・バンクと呼ばれる領域が設けられ、そのメモリ・バンク領域の中に複数のメモリセルブロックとセンスアンプが併設されている。図６にはそのメモリセルブロック３とそれに隣接するセンスアンプＳＡが表示されている。メモリセルブロック３内には、複数のセルマトリックス４が設けられている。そして、セルマトリックス４内には複数のワード線ＷＬとそれに交差する複数のビット線（図示せず）が設けられている。そして、それらワード線とビット線の交差部に、メモリセル（図示せず）が設けられている。
【０００４】
近年のメモリはその大容量化の為に、ワード線にかかる負荷容量が大きくなり従来の如くメモリセルブロック３内のワード線を一括して一個のワードドライバで駆動することが困難になっている。その解決方法として、ワード線を複数のサブワード線に分割して、それぞれのサブワード線をセルマトリクス４に隣接して設けたサブ・ワード・ドライバＳＷＤによって駆動している。図６の例では、例えば、メモリセルブロック３内に２５６本のワード線が設けられ、その内の４本づつをメイン・ワードデコーダ５が選択し、その選択された４本のワード線の内一本をサブ・ワードデコーダ６によって選択している。
【０００５】
図６に示される通り、メイン・ワードデコーダ５からは、反転、非反転のメイン・ワード選択信号ＭＷＸ０，１，ＭＷＺ０，１が出力される。また、サブ・ワードデコーダ６からはサブ・ワード選択信号ＳＷＤ０−３が出力される。それぞれのデコーダ５，６には、プリデコーダから供給されるアドレス信号７，８が供給される。そして、サブ・ワードドライバ回路ＳＷＤでは、このメイン・ワード選択信号とサブ・ワード選択信号を入力し、選択された行内にある各サブ・ワード線を駆動する。
【０００６】
従って、図６に示される通り、セルマトリクス４の間及び隣に、サブ・ワードドライバ回路ＳＷＤの領域がコラム方向に形成されることになる。メモリの大容量化に応じて、サブ・ワード線の数が増加しそれを駆動するサブ・ワードドライバ回路の領域も増加することになり、大容量化の一つの問題となる。
【０００７】
図７に、図６に示した従来のサブ・ワードドライバ回路の例を詳述する。図８はその動作を説明するための表である。図７のサブ・ワードドライバ回路は、Ｐチャネル型のトランジスタＱ１及びＮチャネル型のトランジスタＱ２，Ｑ３からなるＣＭＯＳ回路で構成される。そして、そのサブ・ワードドライバ回路は、サブ・ワード線ＷＬに接続される。ＢＬはビット線、ＭＣは１トランジスタ型のメモリセルの例である。トランジスタＱ１，Ｑ２のゲート電極には共通にメイン・ワード選択信号ＭＷＸが供給され、トランジスタＱ３のゲート電極にはその反転信号であるメイン・ワード選択信号ＭＷＺが供給される。また、Ｐ型のトランジスタＱ１及びＮ型のトランジスタＱ３には、サブ・ワード選択信号ＳＷＤ0 が供給される。
【０００８】
その動作について簡単に説明する。先ず、メインワード選択信号とサブワード選択信号が共に選択状態である場合は、図８に示した通り、各選択信号ＭＷＸ，ＭＷＺ，ＳＷＤ0 はそれぞれ、Ｖｓｓ（グランドレベル），Ｖｃｃ（電源レベル），ＳＶｃ（電源より高いレベル）となる。その結果、トランジスタＱ１，Ｑ３が共にオンし、トランジスタＱ２がオフして、ワード線ＷＬはサブ・ワード選択信号ＳＷＤ０のＳＶｃの高いレベルに駆動される。一方、メイン・ワード選択信号が選択状態であって、サブ・ワード選択信号が非選択状態である場合は、図８に示した通りの電位となる。その結果、Ｐ型のトランジスタＱ１はオン状態であるが、サブ・ワード選択信号ＳＷＤ０がＶｓｓ（グランド）レベルとなるため、ワード線ＷＬはＬレベルとなる。但し、Ｐ型のトランジスタＱ１のみでは、ワード線ＷＬがトランジスタのゲート電位であるＶｓｓからその閾値電圧分高い電位以下には下がらず、フローティング状態となる。そこで、更に、Ｎ型のトランジスタＱ３を設けることにより、そのトランジスタＱ３をオンさせて、確実にサブ・ワード選択信号ＳＷＤ０のＶｓｓレベルまでクランプさせるようにしている。
【０００９】
また、メインワード選択信号が非選択状態の場合は、メインワード選択信号ＭＷＸがＨレベルとなり、Ｎ型のトランジスタＱ２がオンするので、サブワード選択信号の状態に係わらず、ワード線ＷＬはＶｓｓレベルになる。
【００１０】
以上の様に、図７のサブ・ワードドランバ回路では、３個のトランジスタと３つの選択信号を供給することが必要である。
【００１１】
図９は、従来のサブ・ワードドライバ回路の他のＣＭＯＳ回路の例である。図１０はその動作を説明するための各選択信号等のレベルを示している。メイン・ワード選択信号が選択状態で、サブ・ワード選択信号が選択状態の時は、メイン・ワード選択信号ＭＷＸがＶｓｓ（グランド）レベルとなり、Ｐ型のトランジスタＱ４がオンし、サブ・ワード選択信号ＳＷＤＺに供給される電源電圧Ｖｃｃよりも高いＳＶｃにより、ワード線が駆動されて、ＳＶｃレベルに立ち上がる。一方、メイン・ワード選択信号が選択状態で、サブ・ワード選択信号が非選択状態の時は、サブ・ワード選択信号ＳＷＤＺがＶｓｓレベルになる為、トランジスタＱ４を通じてワード線ＷＬはＬレベルとなる。しかし、図６の場合と同様に、Ｐ型トランジスタＱ４の特性に従って、ワード線ＷＬの電位は、そのゲート電極の電位のＶｓｓレベルにその閾値電圧を加えたレベルでフローティング状態となる。そこで、クランプ用のトランジスタとしてＮ型のトランジスタＱ６を設けて、強制的にワード線ＷＬをＶｓｓレベルにしている。
【００１２】
従って、図９のワードドランバの例でも、３個のトランジスタと３個の制御信号が必要になる。
【００１３】
【発明が解決しようとする課題】
前述した通り、サブ・ワード線に分割してそれぞれをサブ・ワードドライバ回路で駆動する場合は、従来の回路例では、サブ・ワードドライバ回路に３個のトランジスタが必要であり、更に３個の選択信号を供給する必要がある。
【００１４】
図６のメモリセルブロック３の領域に示される通り、サブ・ワードドライバ回路がコラム方向に複数形成され、それらに対して３本の選択信号を供給している。従って、これらの回路とそれに供給する選択信号線が使用する領域の面積は、メモリの大容量化に伴う微細化の弊害となるものである。
【００１５】
従って、本発明では、このサブ・ワードデライバ回路の構成を単純化することを目的とする。
【００１６】
本発明の目的は、より単純化されたサブ・ワードドライバ回路を有するメモリ回路を提供することにある。
【００１７】
また、本発明の目的は、より少ない選択信号でその動作が制御されるサブ・ワードドライバ回路を有するメモリ回路を提供することにある。
【００１８】
また、本発明の目的は、２個のトランジスタと２つの制御用の選択信号によって構成されるサブ・ワードドライバ回路を提供することにある。
【００１９】
【課題を解決するための手段】
上記の目的は、本発明によれば、第一の電源とそれより高い第二の電源が供給されるメモリ回路内であって、
第一導電型の第一のトランジスタと、
該第一のトランジスタとゲートが共通に接続され、ソースまたはドレイン電極の一方が該第一のトランジスタのソースまたはドレイン電極の一方に接続され、ソースまたはドレイン電極の他方が前記第一の電源に接続された第二の導電型の第二のトランジスタとを有し、
該第一及び第二のトランジスタの共通に接続されたソースまたはドレイン電極にワード線が接続され、
前記共通に接続されたゲート電極に、第一のアドレス信号群をデコードして生成され、前記第二のトランジスタを導通状態にする第一の電位と前記第一の電源より低い第二の電位の内一方の電位になる第一の選択信号が供給され、
前記第一のトランジスタのソースまたはドレイン電極の他方の電極に、第二のアドレス信号群をデコードして生成され、前記ワード線の選択状態の電位の第三の電位と前記第一の電源の電位以下の第四の電位の内一方の電位になる第二の選択信号が供給されることを特徴とするワードドライバ回路を提供することにより達成される。
【００２０】
ここで、第一導電型のトランジスタとは例えばＰチャネル型のＭＯＳトランジスタであり、第二導電型のトランジスタとは例えばＮチャネル型のＭＯＳトランジスタである。
【００２１】
第二の電位は、望ましくは、第一の電源の電位より第一のトランジスタの閾値電圧以上低いレベルである。実際にはメモリ回路内で生成される基板バイアス電位にすることが実用的で簡単である。
【００２２】
動作をより安定的にするためには、第四の電位が、前記第一の電源の電位より低いことが望ましい。例えば、第二の電位と同様に基板バイアス電位にすることが実用的である。
【００２３】
このような構成にすることにより、ワードドライバ回路は２個のトランジスタから構成され、その制御用の選択信号は２本だけで良くなる。上記の構成にすると、Ｐチャネル型の第一のトランジスタのゲート電極に供給される電位がグランドレベルよりもその閾値電圧以上低いので、第一のトランジスタのソースまたはドレイン電極に接続されるワード線の電位は、十分に低いレベルにクランプされることができる。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について図面に従って説明する。以下に示される図面の回路は、本発明の実施の形態の例であり、本発明の技術的範囲がかかる回路に限定されるものではないことは明らかである。
【００２５】
［ワードドライバ回路］
図１は、本発明に係るサブ・ワードドライバ回路の例である。この例では、Ｐチャネル型のトランジスタＱ７とＮチャネル型のトランジスタＱ８のＣＭＯＳ回路で構成されている。そして、共通のゲート電極には、メイン・ワード選択信号ＭＷＸが供給される。またトランジスタＱ７のワード線ＷＬと反対側の電極には、サブ・ワード選択信号ＳＷＤが供給される。このメイン・ワード選択信号ＭＷＸは、従来例の場合と異なり、選択状態ではＶｓｓ（グランド）レベルよりも低い電位となる。また、サブ・ワード選択信号ＳＷＤは、非選択状態ではＶｓｓ（クランド）レベルまたはＶｓｓ（クランド）レベルより低い電位となる。
【００２６】
図中では、Ｖｓｓ（グランド）レベルより低い電位の例として、半導体基板の電位として生成される基板バイアス電位ＶBBが利用されている。但し、基板バイアス電位である必要はなく、非選択状態のワード線ＷＬが十分Ｖｓｓ（グランド）レベルまで下がるのに必要な低いレベルであれば良い。
【００２７】
図１のサブ・ワードドライバ回路の動作について、図２を参照して説明する。先ず、メイン・ワード選択信号ＭＷＸとサブ・ワード選択信号ＳＷＤとが共に選択状態の時は、ワード線ＷＬも選択状態となる。この時、メイン・ワード選択信号ＭＷＸは、グランドレベルよりも低いＶBBレベルとなり、サブ・ワード選択信号ＳＷＤは、電源電圧Ｖｃｃよりも高いレベルＳＶｃとなる。その結果、Ｐ型のトランジスタＱ７がオン状態となり、ワード線ＷＬはサブ・ワード選択信号ＳＷＤと同じＳＶｃレベルまで上昇する。そして、メモリセルＭＣのトランジスタがオンして、キャパシタに記憶されていた状態に従ってビット線ＢＬのレベルが上昇または下降する。
【００２８】
一方、メイン・ワード選択信号ＭＷＸが選択状態であっても、サブ・ワード選択信号ＳＷＤが非選択状態の時には、ワード線ＷＬは非選択状態となり、グランドレベルまで下がる必要がある。ワード線ＷＬは、Ｐ型トランジスタの特性に従って、そのゲート電極の電圧にその閾値電圧Ｖthを加えた電位になるが、この例では、メイン・ワード選択信号ＭＷＸがグランドより低い基板バイアス電位になっているため、ワード線ＷＬのレベルは、ＶBB＋Ｖthとなる。従って、基板バイアス電位ＶBBがグランドレベルよりＰ型トランジスタの閾値電圧Ｖth以上低い場合には、ワード線ＷＬのレベルは、グランド電位以下になる。
【００２９】
サブ・ワード選択信号ＳＷＤの非選択状態の電位は、Ｖｓｓ（グランド）レベルまたはそれより低いレベル、例えば基板バイアス電位ＶBBになる。より安定的に非選択のワード線ＷＬをグランド電位以下にする為には、グランドレベルより低い基板バイアス電位にすることが望ましい。
【００３０】
メイン・ワード選択信号ＭＷＸが非選択状態の時には、そのレベルは高い電源Ｖｃｃレベルとなる。通常電源Ｖｃｃは、３ボルトまたは３．６ボルト等のレベルに設定される。その結果、サブ・ワードドライバ回路では、Ｎ型トランジスタＱ８がオン状態となり、ワード線ＷＬはトランジスタＱ８を介してグランドレベルＶｓｓにクランプされる。この場合は、サブ・ワード選択信号の状態には影響されない。
【００３１】
以上の様に、ワード線を駆動するワードドライバ回路は、２つのトランジスタで構成され、しかもその制御用の選択信号も２つになる。そして、上記した通り、最低限の条件としては、両トランジスタのゲートに供給されるメイン・ワード選択信号ＭＷＸの選択状態のレベルを、非選択状態のワード線のレベルよりもＰ型トランジスタの閾値電圧分低い電位にすることである。そうすることで、サブ・ワード選択信号ＳＷＤの非選択状態のレベルまでワード線を十分クランプすることができる。また、サブ・ワードデコーダとトランジスタＱ７とを結ぶサブ・ワード選択信号線の電圧上昇や他の要因などを考慮すると、サブ・ワード選択信号ＳＷＤも同様に非選択状態のワード線のレベルよりも十分低い電位にすることが望ましい。
【００３２】
尚、メイン・ワード選択信号とサブ・ワード選択信号は、図１に示した通りに供給される必要はなく、反対の端子に供給されても良い。即ち、第一のアドレス群をデコードして生成された第一の選択信号と、第二のアドレス群をデコードして生成された第二の選択信号とが、図１のＣＭＯＳ回路の共通ゲート電極と、Ｐ型トランジスタＱ７のソースまたはドレイン電極に供給されれば良いことは明らかである。
【００３３】
［メモリセルブロック全体構成］
図３に、図１のサブ・ワードドライバ回路を利用した場合のメモリセルブロックの全体構成を示す。図３全体ではメモリバンク２を示している。前述した通り、かかるメモリバンク２の領域は、半導体チップ上に複数形成される。メモリバンク２内には、複数のメモリセルブロック３が形成されている。図３の例では、二つのメモリセルブロック３が記載されている。
【００３４】
図３の下側半分に概略的に示した通り、メモリセルブロック３の、上下に隣接してセンスアンプＳＡ１，２が設けられている。また、メモリセルブロック３内には、セルマトリクス４とサブ・ワードドライバのアレイＳＷＤＡとが交互に形成されている。そして、ワード線を選択する為に、各セルアレイブロック３毎に、メイン・ワードデコーダ回路５とサブ・ワードデコーダ回路６とが設けられている。メイン・ワードデコーダ５からのメイン・ワード選択信号ＭＷＸ０，１とサブ・ワードデコーダ６からのサブ・ワード選択信号ＳＷＤ０−３とが、サブ・ワードドライバ回路に供給され、両選択信号が選択状態になっているサブ・ワードドライバ回路が、ワード線を駆動してＨレベルに立ち上げる。７，８はそれぞれのプリデコーダから供給されるアドレス信号、ブロック選択信号等である。
【００３５】
図３の上側半分のメモリセルブロック３内には、メイン・ワード選択信号とサブ・ワード選択信号がどの様にサブ・ワードドライバ回路ＳＷＤに供給されるかが示されている。メイン・ワードデコーダ５は、一つのメモリセルブロック３内の例えば２５６本のワード線の内４本を選択するようメイン・ワード選択信号ＭＷＸを出力する。そして、分割されたワード線ＷＬにそれぞれ接続されたサブ・ワードドライバＳＷＤにそのメイン・ワード選択信号が供給される。また、サブ・ワードデコーダ６は、上記４本のワード線の内の一本を選択する為に、それぞれのサブ・ワード選択信号ＳＷＤ０−３をそれぞれのサブ・ワードドライバＳＷＤに供給する。
【００３６】
図３の例では、センスアンプＳＡ０−２は、メモリセルブロック３の上下に隣接して設けられている。こうすることで、隣接するメモリセルブロック３がその間にあるセンスアンプを共用することが可能になり、その分センスアンプによって専有される面積を減らすことができる。図３中には、簡単の為にビット線は省略されている。
【００３７】
図４は、図３のメモリセルブロックを更に詳細に示した回路例である。ＷＬ０−７はビット線であり、行方向に分割されて配置されている。ＢＬはビット線であり、隣接するセンスアンプＳＡに接続されている。ワード線ＷＬとビット線ＢＬの交差部にはメモリセルＭＣが設けられている。図４では１個のＮチャネル型トランジスタと１個のキャパシタから構成された例が示されている。ワード線ＷＬ０にはサブ・ワードドライバＳＷ０が接続されている。ワード線ＷＬ１には、サブ・ワードドランバＳＷ１が接続されている。サブ・ワードドライバＳＷ２，ＳＷ３には、両側のセルマトリクス領域に配置されるワード線ＷＬ２，ＷＬ３が接続されている。そして、それらのサブ・ワードドライバは、図１で示した回路例であり、ゲート電極にはメイン・ワードデコーダ５からの選択信号ＭＷＸ０，１が供給され、サブ・ワードデコーダ６からの対応する選択信号ＳＷＤ０−３がＰ型トランジスタＱ７のソースまたはドレイン電極に供給される。
【００３８】
図４に示される通り、メイン・ワードデコーダ５の高い側の電源はＶｃｃであるのに対して、低い方の電位として基板バイアス電圧ＶBBが使用されている。メイン・ワードデコーダ５の回路例として、Ｐ型のトランジスタＱ９，Ｑ１１，Ｑ１３，Ｑ１４と、Ｎ型のトランジスタＱ１０，Ｑ１２，Ｑ１５，Ｑ１６から構成される二つのデコーダ回路が示されている。トランジスタＱ１１，Ｑ１２，Ｑ１３には共通にブロック選択信号７−５（アドレス信号７の一部）が供給される。また、トランジスタＱ９，Ｑ１０及びＱ１４，Ｑ１５及びＱ１６にはそれぞれ異なるアドレス信号７が供給される。今、ブロック選択信号がＨレベルになると、トランジスタＱ１２がオンして、デコーダ回路全体が活性化状態となる。そして、残りのアドレス信号の状態に応じて、各デコーダが選択信号ＭＷＸ０，１を選択状態または非選択状態のレベルとする。
【００３９】
メイン・ワード選択信号ＭＷＸ０が選択状態の場合では、例えばアドレス信号７−３がＨレベル、アドレス信号７−２がＨレベルとなり、トランジスタＱ１０，Ｑ１６がオン状態となる。その結果、メイン・ワード選択信号ＭＷＸ０は、基板バイアス電位ＶBBとなる。その時、メイン・ワード選択信号ＭＷＸ１の方は、アドレス信号７−４がＬレベルとなりトランジスタＱ１４がオンとなり、その選択信号ＭＷＸ１はＶｃｃ（Ｈレベル）となる。
【００４０】
サブ・ワードデコーダ６の場合も、同様の回路によって、サブ・ワード選択信号にＳＶｃレベルとＶBBレベルとを出力することになる。そして、両選択信号を供給されるサブ・ワードドライバ回路は、図１及び２に従って説明した通りの動作をする。
【００４１】
図５は、本発明の実施の形態のタイミングチャートの例である。図４の例で、ワード線ＷＬ０が選択される場合についてのタイミングチャートである。この例では、サブ・ワード選択信号は、非選択状態で基板バイアス電圧ＶBBになっている。
【００４２】
図５に示した様に、例えばロー・アドレス・ストローブ信号ＲＡＳのタイミング時刻ｔａにおいて、メモリ回路がアクティブ状態となる。その結果、供給されるアドレス信号に応じて、各デコーダの出力が変化することになる。図５の例では、ワード線ＷＬ０が選択される例である為、メイン・ワード選択信号ＭＷＸ０は電源Ｖｃｃレベルから基板バイアス電位ＶBBまで降下し、サブ・ワード選択信号ＳＷＤ０は基板バイアス電位ＶBBから電源より高い電位ＳＶｃまで上昇することになる。
【００４３】
一方、非選択のワード線に対応するサブ・ワード選択信号ＳＷＤ１−３は基板バイアス電位ＶBBまで降下し、メイン・ワード選択信号ＭＷＸ１は電源電圧Ｖｃｃに上昇する。その結果、図１にて説明した通り、サブ・ワードドライバＳＷ０は、ワード線ＷＬ０を駆動してＳＶｃレベルまで上昇させる。また、その他のサブ・ワードドライバＳＷ１−３は、Ｐ型トランジスタＱ７を介してワード線をサブ・ワード選択信号ＳＷＤ１−３の基板バイアス電位ＶBBに接続され、各ワード線はＬレベルにクランプされることになる。
【００４４】
そして、ワード線ＷＬ０が立ち上がった時点で、センスアンプにラッチ制御信号ＬＥを供給することで、ビット線ＢＬに読みだされたメモリセルＭＣの情報に従う上昇または下降レベルが増幅される。
【００４５】
【発明の効果】
以上説明した通り、本発明に従えば、サブ・ワードドライバ回路が２つのトランジスタで構成され、しかもそれに供給する選択信号は２本になる。従って、図３、４に示される通り、サブ・ワードドライバのアレイ領域の専有面積を少なくすることができる。
【図面の簡単な説明】
【図１】本発明のサブ・ワードドライバ回路の例である。
【図２】図１の回路の動作説明の表である。
【図３】本発明に係るメモリセルブロックの全体構成図である。
【図４】本発明に係るメモリセルブロックの詳細回路例である。
【図５】本発明の実施の形態のタイミングチャート図である。
【図６】従来例を示す図である。
【図７】従来のサブ・ワードドライバ回路の例である。
【図８】図７の回路の動作説明の表である。
【図９】従来のサブ・ワードドライバ回路の例である。
【図１０】図９の回路の動作説明の表である。
【符号の説明】
Ｖｓｓ 第一の電源
Ｖｃｃ 第二の電源
Ｑ７ 第一のトランジスタ
Ｑ８ 第二のトランジスタ
ＭＷＸ 第一の選択信号、メイン・ワード選択信号
ＳＷＤ 第二の選択信号、サブ・ワード選択信号
ＷＬ ワード線
ＢＬ ビット線
３ メモリセルブロック
４ セルマトリクス
５ メイン・ワードデコーダ
６ サブ・ワードデコーダ
Claims (12)
- グランドレベルにある第一の電源とそれより高い第二の電源が供給されるメモリ回路内であって、
第一導電型の第一のトランジスタと、
該第一のトランジスタとゲートが共通に接続され、ソースまたはドレイン電極の一方が該第一のトランジスタのソースまたはドレイン電極の一方に接続され、ソースまたはドレイン電極の他方が前記第一の電源に接続された第二の導電型の第二のトランジスタとを有し、
該第一及び第二のトランジスタの共通に接続されたソースまたはドレイン電極にワード線が接続され、
前記共通に接続されたゲート電極に、第一のアドレス信号群をデコードして生成され、前記第二のトランジスタを導通状態にする第一の電位と前記第一の電源より前記第一のトランジスタの閾値電圧以上低い第二の電位の内一方の電位になる第一の選択信号が供給され、
前記第一のトランジスタのソースまたはドレイン電極の他方の電極に、第二のアドレス信号群をデコードして生成され、前記ワード線の選択状態の電位の第三の電位と前記第一の電源の電位以下であって前記第二の電位とほぼ同レベルの第四の電位の内一方の電位になる第二の選択信号が供給され、
前記第一の選択信号により選択され且つ前記第二の選択信号により非選択される時には、前記ワード線に前記第二の電位より前記閾値電圧高い電位が供給され、前記第一の選択信号により非選択される時には、前記ワード線に前記第一の電源の電位が供給されることを特徴とするワードドライバ回路。 - 請求項１記載のワードドライバ回路において、前記第四の電位が、前記第一の電源の電位より低いことを特徴とするワードドライバ回路。
- 請求項１記載のワードドライバ回路において、前記第二の電位が、前記メモリ回路内で生成された基板バイアス電位であることを特徴とするワードドライバ回路。
- 請求項１記載のワードドライバ回路において、前記第四の電位が、前記メモリ回路内で生成された基板バイアス電位であることを特徴とするワードドライバ回路。
- 請求項１記載のワードドライバ回路において、前記第一の電位が前記第二の電源の電位と同等またはその近傍の電位であることを特徴とするワードドライバ回路。
- グランドレベルにある第一の電源と、それより高いレベルにある第二の電源が供給されるメモリ回路内であって、
ワードドライバ回路が、
第一、第二の入力端子と、
ワード線に接続された出力端子と
ゲートが前記第一の入力端子に接続され、ソースまたはドレイン電極の一方が前記第二の入力端子に接続され、ソースまたはドレイン電極の他方が前記出力端子に接続されたＰチャネル型の第一のトランジスタと、
ゲートが前記第一の入力端子に接続され、ソースまたはドレイン電極の一方が前記第一の電源に接続され、ソースまたはドレイン電極の他方が前記出力端子に接続されたＮチャネル型の第二のトランジスタとを有し、
前記第一の入力端子には、第一のアドレス群をデコードして生成され、前記第二のトランジスタを導通にするに必要な第一の電位と前記第一の電源より前記第一のトランジスタの閾値電圧以上低い第二の電位の内一方の電位になる第一の選択信号が供給され、
前記第二の入力端子には、前記ワード線を選択状態にする時の当該電位である第三の電位と前記第一の電源の電位以下であって前記第二の電位とほぼ同レベルの第四の電位の内一方の電位になる第二の選択信号が供給され、
前記第一の選択信号により選択され且つ前記第二の選択信号により非選択される時には、前記ワード線に前記第二の電位より前記閾値電圧高い電位が供給され、前記第一の選択信号により非選択される時には、前記ワード線に前記第一の電源の電位が供給され ることを特徴とするワードドライバ回路。 - 請求項６記載のワードドライバ回路において、前記第二の電位が、メモリ回路内で生成される基板バイアス電位であることを特徴とするワードドライバ回路。
- 請求項６記載のワードドライバ回路において、前記第四の電位が、メモリ回路内で生成される基板バイアス電位であることを特徴とするワードドライバ回路。
- グランドレベルにある第一の電源と、それより高いレベルにある第二の電源が供給されるメモリ回路であって、
複数の行に渡って配置され、各行毎に複数に分割されたワード線と、
該ワード線に交差する複数のビット線と、
前記ワード線とビット線の交差部に設けられた複数のメモリセルと、
第一のアドレス群をデコードし、メイン・ワード選択信号を出力するメインワードデコーダと、
第二のアドレス群をデコードし、サブ・ワード選択信号を出力するサブ・ワードデコーダと、
対応する前記メイン・ワード選択信号とサブ・ワード選択信号がそれぞれ供給され、対応する行内の複数のワード線にそれぞれ接続される複数のサブ・ワードドライバ回路とを有し、
前記サブ・ワードドライバ回路は、
前記メイン・ワード選択信号が供給される第一入力端子と、
前記サブ・ワード選択信号が供給される第二の入力端子と、
ワード線に接続された出力端子と、
ゲートが前記第一の入力端子に接続され、ソースまたはドレイン電極の一方が前記第二の入力端子に接続され、ソースまたはドレイン電極の他方が前記出力端子に接続されたＰチャネル型の第一のトランジスタと、
ゲートが前記第一の入力端子に接続され、ソースまたはドレイン電極の一方が前記第一の電源に接続され、ソースまたはドレイン電極の他方が前記出力端子に接続されたＮチャネル型の第二のトランジスタとを有し、
前記メイン・ワード選択信号は、非選択状態で前記第二のトランジスタを導通にするに必要な第一の電位となり、選択状態で前記第一の電源より前記第一のトランジスタの閾値電圧以上低い第二の電位となり、
前記サブ・ワード選択信号は、選択状態で前記ワード線を選択状態にする時の当該電位である第三の電位となり、非選択状態で前記第一の電源の電位以下であって前記第二の電位とほぼ同レベルの第四の電位となり、
前記メイン・ワード選択信号により選択され且つ前記サブ・ワード選択信号により非選択される時には、前記ワード線に前記第二の電位より前記閾値電圧高い電位が供給され、前記メイン・ワード選択信号により非選択される時には、前記ワード線に前記第一の電源の電位が供給されることを特徴とするメモリ回路。 - 請求項９記載のメモリ回路において、前記第二の電位が、メモリ回路内で生成される基板バイアス電位であることを特徴とするメモリ回路。
- 請求項９記載のメモリ回路において、前記第四の電位が、メモリ回路内で生成される基板バイアス電位であることを特徴とするメモリ回路。
- グランドレベルにある第一の電源と、それより高いレベルにある第二の電源が供給されるメモリ回路であって、
複数の行に渡って配置され、各行毎に複数に分割されたワード線と、
該ワード線に交差する複数のビット線と、
前記ワード線とビット線の交差部に設けられた複数のメモリセルと、
第一のアドレス群をデコードし、第一の選択信号を出力する第一のワードデコーダと、
第二のアドレス群をデコードし、第二の選択信号を出力する第二のワードデコーダと、
対応する前記第一の選択信号と第二の選択信号がそれぞれ供給され、対応する行内の複数のワード線にそれぞれ接続される複数のワードドライバ回路とを有し、
前記ワードドライバ回路は、入力ゲートに前記第一の選択信号が供給され、Ｐチャネルトランジスタに第二の選択信号が供給され、Ｎチャネルトランジスタに前記第一の電源が供給される相補型のＭＯＳトランジスタ回路から構成され、
前記第一の選択信号は、選択・非選択状態に応じて第二の電源の第一の電位と前記第一の電源より前記Ｐチャネルトランジスタの閾値電圧以上低い第二の電位の内一方の電位となり、
前記第二の選択信号は、選択・非選択状態に応じて前記ワード線を選択状態にする時の当該電位である第三の電位と前記第一の電源の電位以下であって前記第二の電位とほぼ同レベルの第四の電位の内一方の電位となり、
前記第一の選択信号により選択され且つ前記第二の選択信号により非選択される時には、前記ワード線に前記第二の電位より前記閾値電圧高い電位が供給され、前記第一の選択信号により非選択される時には、前記ワード線に前記第一の電源の電位が供給されることを特徴とするメモリ回路。
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| US6055203A (en) * | 1997-11-19 | 2000-04-25 | Waferscale Integration | Row decoder |
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