KR100232415B1 - 워드 드라이버 회로와 그를 이용한 메모리 회로 - Google Patents

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Abstract

본 발명은 메모리회로 내에 제공되는 워드 드라이브회로에 관한 것으로 공통으로 접속되는 게이트 전극과 공통으로 접속되는 소오스 또는 드레인전극을 갖는 P 채널 및 N 채널 트랜지스터로 구성되며, N 채널 트랜지스터는 접지에 접속되는 다른 소오스 또는 드레인전극을 가지며, 이 트랜지스터들의 소오스 또는 드레인 전극의 공통접속점에는 워드라인이 접속되며, 상기 게이트전극에는 제1어드레스신호군을 디코딩하여 생성되며 전위가 N 채널 트랜지스터를 도통시키는 제1전위 또는 상기 제1전원보다 낮은 제2전위인 제1선택 신호가 공급되며, P 채널 트랜지스터의 소오스 또는 드레인 전극에는 제2어드레스 신호군을 디코딩하여 생성되며 전위가 선택된 워드라인의 제3전위 또는 상기 제1전원보다 낮은 제4전위인 제2선택신호가 공급된다.

Description

워드 드라이버 회로와 그를 이용한 메모리 회로
본 발명은 메모리회로 특히 메모리회로 내의 워드 드라이버 회로의 개량에 관한 것이다.
반도체 기판상에 대용량의 메모리를 형성한 DRAM등의 개발이 강력하게 추구되고 있다. 이러한 대용량화에 의해 보다 고성능이며 고속의 퍼스날컴퓨터 등의 정보기기가 실현되고 있다.
제6도는 종래의 DRAM의 워드 디코더와 워드 드라이버의 회로도이다. 일반적으로 반도체기판상에는 복수의 메모리 뱅크로 호칭되는 영역이 설치되며, 또한 각 메모리 뱅크영역 내에는 복수의 메모리셀 블록과 감지증폭기들이 설비된다. 제6도에는 메모리셀 블록(3)과 인접한 감지 증폭기SA가 도시되어 있다. 메모리셀 블록(3)내에는 복수의 셀 매트릭스(4)가 설비된다. 셀 매트릭스(4)내에는 복수의 워드라인 WL과 이에 교차하는 복수의 비트라인(도시 않됨)이 설비된다. 메모리셀은 이들 워드라인과 비트라인의 각 교차점에 위치된다.
최근에 메모리 용량이 증가됨에 따라 워드라인 WL의 부하가 증가하기 때문에 종래의 방식으로 메모리셀 블록(3)내의 워드라인들을 단일 워드 드라이버에 의해 일괄 구동시키기 어렵다. 이러한 문제점을 해결하기 위해 워드라인 WL을 복수의 서브워드라인으로 분할하여, 각 서브워드라인을 셀 매트릭스(4)에 인접하여 제공되는 서브워드드라이버 SWD에 의해 구동된다. 제6도의 예에서는 메모리셀 블록(3)내에 256 워드라인이 설비되며, 메인워드디코더(5)는 256 워드라인가운데 4 워드라인군을 선택한다. 서브워드디코더(6)는 선택된 4워드라인군 중 하나를 선택한다.
제6도에 나타낸 바와 같이 메인워드디코더(5)에 의해 반전 및 비반전 메인워드선택신호 MWX 0 및 MWX1과 MWZ 0 및 MWZ 1이 출력되고, 서브워드디코더(6)에 의해 서브워드선택신호 SWD 0 내지 SWD 3이 출력된다. 디코더들(5,6)에는 프리디코더에 의해 어드레스 신호(7,8)가 공급된다. 서브워드 드라이버(SWD)는 메인워드 선택신호와 서브워드 선택신호 수신하여 선택된 로우내의 서브워드라인들을 구동시킨다.
따라서 제6도에 보인 바와 같이 셀 매트릭스(4)간에 그리고 그에 인접한 곳에는 컬럼방향으로 서브워드 드라이버용 면적이 제공된다. 메모리 용량이 더 커질수록 서브워드 라인의 수가 증가하고 또한 그들을 구동시키는 서브워드 드라이버도 증가하므로 문제가 발생한다.
제7도는 제6도에 보인 종래의 서브워드 드라이버의 상세회로도이고, 제8도는 종래의 서브워드 드라이버의 동작을 설명하는 표이다. 제7도의 서브워드 드라이버는 P-채널 트랜지스터 Q1와 N-채널 트랜지스터 Q2 및 Q3로 구성된 CMOS회로이다. 서브워드 드라이버는 서브워드라인 WL에 접속된다. BL은 비트라인을 나타내며, MC는 단일 트랜지스터를 갖는 메모리셀의 일례를 나타낸다. 메인워드 선택신호 MWX는 트랜지스터들 Q1, Q2의 게이트전극들에 전송되며 또한 이의 반전된 신호인 메인워드 선택신호 MWZ는 트랜지스터 Q3의 게이트전극에 전송된다. 또한 서브워드 선택신호 SWP0는 P 채널 트랜지스터 Q1과 N 채널 트랜지스터 Q3에 공급된다.
이하 동작에 대해 간략히 설명한다. 우선 메인워드 선택신호 MWZ, MWX와 서브워드 선택신호 SWD0가 둘다 선택된 상태에 있을 경우 제8도에 보인 바와 같이 선택신호 MWX, MWZ, SWD0는 레벨 VSS(접지레벨), VCC(전원전압레벨) 및 SVC(전원전압레벨이상)이다. 결과적으로 트랜지스터 Q1, Q3가 온되고, 트랜지스터 Q2는 오프되고 워드라인 WL은 서브워드 선택 신호 SWD0의 고레벨 SVC로 구동된다. 메인워드 선택신호 MWX, MWZ가 선택된 상태에 있고 또한 서브워드 선택신호가 비선택된 상태에 있을 경우 신호들의 전위는 제8도에 보인 바와 같이 MWX=H, MWZ=H, SWO=1이다. 결과적으로 서브워드 선택신호 SWD0가 VSS레벨로 감소되기 때문에 P 채널 트랜지스터 Q1이 온상태에 있더라도 워드라인 WL은 L 레벨에 있다. 그러나 워드라인 WL의 전위는 트랜지스터 Q1의 게이트전위 VSS에 P 채널 트랜지스터 Q1을 통한 임계전압 Vth를 더한 지점 이하까지 감소하여 부동상태에 있는다. 그러므로 N 채널 트랜지스터 Q3가 추가로 설비된다. 트랜지스터 Q3는 온되어 서브워드 선택신호 SWD0의 레벨 VSS까지 워드라인 WL의 클램핑을 보장해준다.
메인워드 선택신호가 비선택상태일 때 메인워드 선택신호 MWX는 H레벨이 되고 N 채널 트랜지스터 Q2는 온된다, 그러므로 워드라인 WL은 서브워드 선택신호 SWD0의 상태와 무관하게 레벨 VSS′에 세트된다.
상술한 바와 같이 제7도의 서브워드 드라이버에는 3 트랜지스터와 3 선택신호의 공급이 필요하다.
제9도에는 종래의 서브워드 드라이버 회로용으로 또 다른 예의 CMOS 회로가 도시되어 있다. 제10도의 표는 서브워드 드라이버의 동작을 설명하기 위한 선택신호의 레벨들을 나타낸다. 메인워드 선택신호 MWX가 선택상태에 있고 또한 워드라인 선택신호 SWDZ, SWDX가 선택상태에 있을 경우 메인워드 선택신호 MWX는 레벨 VSS에 있고 P 채널 트랜지스터 Q4는 온된다. 워드라인 WL은 서브워드 선택신호 SWDZ에 공급되는 전원전압레벨 VCC이상의 레벨 SVC에서 구동되어 레벨 SVC가 된다. 메인워드 선택신호 MWX가 선택상태에 있고 서브워드 선택신호 SWDZ, SWDX가 비선택상태에 있을 경우 서브워드 선택신호 SWDZ는 레벨 VSS가 되고 워드라인 WL은 트랜지스터 Q4를 통해 L레벨로 세트된다. 그러나 제6도에 잘 나타낸 바와 같이 P 채널 트랜지스터 Q4의 특성에 따라 워드라인 WL의 전위가 트랜지스터 Q4의 게이트전위의 레벨 VSS에 임계전압치를 더하여 얻은 레벨에서 부동한다. 그러므로 N 채널 트랜지스터 Q6는 워드라인 WL을 레벨 VSS에 강제로 세트하도록 클램핑 트랜지스터로서 제공된다.
그러므로 제9도의 워드 드라이버는 3 트랜지스터와 3제어신호가 필요하다.
진술한 바와 같이 워드라인을 서브워드라인으로 분할하여 각 라인을 서브워드 드라이버로 구동시킬 경우 종래의 서브워드 드라이버에는 3 트랜지스터가 필요하고 그에 3선택신호가 공급되야 한다.
제6도에서 메모리셀 블록(3)의 영역에 나타낸 바와 같이 복수의 서브워드 드라이버는 컬럼방향으로 위치되며 각 드라이버에는 3 선택신호가 공급된다. 이들 회로와 선택신호라인에 의해 점유되는 면적의 크기 때문에 메모리용량증가에 의한 소형화 구조가 불가능하다.
그러므로 본 발명의 목적은 서브워드 드라이버의 구조를 간략화하는데 있다.
본 발명의 또 다른 목적은 더 간략화된 서브워드 드라이버를 갖는 메모리회로를 제공하는데 있다.
본 발명의 또 다른 목적은 동작제어에서 더 적은 제어 신호를 필요로 하는 서브워드 드라이버를 갖는 메모리회로를 제공하는데 있다.
본 발명의 또 다른 목적은 2 트랜지스터로 구성되며 제어용으로 2 선택신호가 사용되는 서브워드 드라이버를 제공하는데 있다.
상술한 목적을 성취하기 위해 본 발명은 하기와 같은 워드 드라이버를 제공한다. 본 발명에 의한 워드 드라이버는 메모리 회로 내에서 제1전원과 이 제1전원보다 높은 제2전원으로부터 전압을 공급받으며, 제1도전형의 제1트랜지스터와, 상기 제1트랜지스터의 게이트에 접속되는 게이트, 상기 제1트랜지스터의 1 소오스 또는 드레인에 동작 가능하게 접속되는 1 소오스 또는 드레인 및 상기 제1전원에 접속되는 다른 소오스 또는 드레인을 갖는 제2도전형의 제2트랜지스터를 포함한다. 상기 제1트랜지스터와 제2트랜지스터의 공통으로 접속된 소오스 또는 드레인에는 워드라인이 접속된다. 또한 상기 제1트랜지스터와 제2트랜지스터의 공통으로 접속된 게이트전극에는 제1어드레스신호군을 디코딩하여 생기며 전위가 제2트랜지스터를 도통시키는 제1전위 또는 제1전위보다 낮은 제2전위인 제1선택신호가 공급된다. 제1트랜지스터의 또 다른 소오스 또는 드레인전극에는 제2어드레스신호군을 디코딩하여 생기며 전위가 선택상태의 워드라인의 제3전위 또는 제1전위보다 낮은 제4전위인 제2선택신호가 공급된다.
제1도전형 트랜지스터는 예를 들어 P 채널 MOS 트랜지스터이고 제2도전형 트랜지스터는 예를 들어 N 채널 MOS 트랜지스터이다.
바람직하게는 제2전위는 제1전위보다 제1트랜지스터의 임계전압이상만큼 낮은 것이 좋다. 실제적으로 제2전위가 메모리회로 내에서 발생된 기판바이어스전위로 한다.
또한 동작을 안정화시키기 위해 제4전위는 제1전위보다 낮은 것이 좋다. 예를 들어 실제에 있어 제4전위 뿐만 아니라 제2전위를 기판바이어스전위로 한다.
이러한 구성에 의하면 워드 드라이버는 2 트랜지스터만으로 구성되며 2 제어신호만을 필요로 한다. 이러한 구성에서 제1P채널 트랜지스터의 게이트전극에 공급될 전위는 접지레벨보다 임계전압이상 만큼 낮기 때문에 제1트랜지스터의 소오스 또는 드레인 전극에 접속되는 워드라인의 전위가 충분히 낮은 레벨에서 클램프될 수 있다.
제1도는 본 발명에 의한 서브워드 드라이버 회로도.
제2도는 제1도의 회로의 동작을 설명하는 표.
제3도는 본 발명에 의한 메모리셀 블록의 일반구성도.
제4도는 본 발명에 의한 메모리셀 블록의 상세회로도.
제5도는 본 발명의 일 실시예의 타이밍도.
제6도는 종래의 회로도.
제7도는 종래의 서브워드 드라이버 회로도.
제8도는 제7도의 회로의 동작을 설명하는 표.
제9도는 종래의 또 다른 서드워드 드라이버 회로도.
제10도는 제9도의 회로의 동작을 설명하는 표.
이하에 본 발명의 양호한 실시예를 설명한다. 하기 도면들에 보인 회로는 단지 실시예일 뿐이므로 본 발명의 기술범위가 그러한 회로에 제한되지 않는다.
[워드 드라이버]
제1도에는 본 발명에 의한 서브워드 드라이버 회로가 도시되어 있다. 이 서브워드 드라이버는 P 채널 트랜지스터 Q7과 N 채널 트랜지스터 Q8를 포함하는 CMOS 회로이다. 그의 공통 게이트전극에는 메인워드 선택신호 MWX가 공급된다. 트랜지스터 Q7의 소오스 또는 드레인전극에는 서브워드 선택신호 SWD가 공급되며 이는 워드라인 WL의 반대이다. 선택상태의 메인워드 선택신호 MWX의 전위는 종래와 다른 레벨 VSS(접지레벨)이하이다. 비선택상태의 서브워드 선택신호 SWD의 전위는 레벨 VSS이하이다.
반도체기판의 전위로서 발생되는 기판바이어스전위 VBB가 레벨 VSS이하의 전위의 일례로서 사용된다. 그 전위는 기판바이어스전위와 동일하지 않아야 하고 비선택상태의 워드라인 WL이 레벨 VSS로 감소될 정도로 충분히 낮으면 된다.
이하 제1도의 서브워드 드라이버의 동작에 대해 제2도를 참조하여 설명한다. 우선 메인워드 선택신호 MWX와 서브워드 선택신호 SWD가 선택상태에 있을 경우 워드라인 WL도 선택상태에 있는다. 이때 메인워드 선택신호 MWX는 접지레벨보다 낮은 레벨 VBB에 세트되며, 서브워드 선택신호 SWD는 전원전압레벨 VCC보다 높은 레벨 SVC이 된다. 결과적으로 P 채널 트랜지스터 Q7은 온되고 워드라인 WL의 전위가 서브워드 선택신호 SWD와 동일한 레벨 SVC로 증가된다. 그 다음 메모리셀 MC내의 트랜지스터가 온되고 비트라인 BL의 레벨이 캐패시터에 기억된 조건에 따라 상승 또는 하강한다.
메인워드 선택신호 MWX가 선택상태에 있고 또한 서브워드 선택신호 SWD가 비선택 상태에 있을 경우 워드라인 WL은 비선택상태에 있고 또한 그의 전위는 접지레벨로 감소될 필요가 있다. P 채널 트랜지스터의 특성에 의하면 워드라인 WL의 전위는 게이트전극의 전압에 임계전압 Vth을 더한 값이 된다. 본 실시예에서는 메인워드 선택신호 MWX가 접지레벨보다 낮은 기판바이어스전위를 갖기 때문에 워드라인 WL의 전위 레벨은 VBB+Vth이다. 그러므로 만일 기판바이어스전위 VBB가 접지레벨에서 P 채널 트랜지스터 Q7의 임계전압 Vth이상을 뺀 전압이하일 경우 워드라인 WL의 레벨은 접지전위 이하이다.
비선택상태의 서브워드 선택신호 SWD의 전위는 예를 들어 레벨 VSS또는 기판바이어스전위 VBB이다. 워드라인 WL을 비선택상태에서 접지레벨이하로 더 안정되게 세트시키기 위해 서브워드 선택신호 SWD의 전위가 접지레벨이하인 기판바이어스전위가 되는 것이 좋다.
메인워드 선택신호 MWX가 비선택상태에 있을 경우 그의 전위 레벨은 고전원전압레벨 VCC이다. 통상적으로 전원전압레벨 VCC는 3 볼트 또는 3.6볼트로 세트된다. 결과적으로 서브워드 드라이버에서는 N 채널 트랜지스터 Q8가 온되어 워드라인 WL의 레벨이 트랜지스터 Q8를 통해 접지레벨 VSS에서 클램프된다. 이는 서브워드 선택신호의 상태에 의해 영향받지 않는다.
상술한 바와 같이 워드라인을 구동시키는 워드 드라이버 회로는 2 트랜지스터로 구성되며 제어용으로 2 선택신호를 사용한다. 최소요건으로서 2 트랜지스터 Q7, Q8의 게이트에 공급되는 메인워드 선택신호 MWX의 선택상태의 레벨은 비선택상태의 워드라인의 레벨보다 P 채널 트랜지스터 Q7의 임계전압만큼 낮아야 한다. 이러한 구성에 의하면 워드라인 WL은 비선택상태의 서브워드 선택신호 SWD의 레벨에서 적절히 클램프될 수 있다. 또한 서브워드 디코더와 트랜지스터 Q7간에 진행하는 서브워드 선택신호라인상의 전압의 증가와 다른 인자를 고려하면 서브워드 선택신호 SWD의 전위가 비선택상태의 워드라인의 레벨보다 충분히 낮은 것이 좋다.
메인워드 선택신호와 서브워드 선택신호는 제1도에 보인 바와 같이 공급되지 않고 반대 터미날에 공급될 수도 있다. 좀더 구체적으로 제1도내의 CMOS회로의 공통게이트전극과 P 채널 트랜지스터 Q7의 소오스 또는 드레인전극에는 제1어드레스신호군을 디코딩하여 발생되는 제1선택신호와 제2어드레스신호군을 디코딩하여 발생되는 제2선택신호를 공급하기만 하면 된다.
[메모리셀 블록의 일반구성]
제3도는 제1도내의 서브워드 드라이버가 사용되는 메모리셀 블록의 일반구성을 나타내는 것으로 완전한 메모리 뱅크(2)를 나타낸다. 상술한 바와 같이 반도체칩 상에는 복수의 그러한 메모리 뱅크(2)이 제공되어 있다. 메모리 뱅크들(2)내에는 복수의 메모리셀 블록(3)이 형성되어 있다. 제3도에는 2 메모리셀 블록(3)이 도시되어 있다.
제3도의 하반부에 개략적으로 보인 바와 같이 그의 상하부에는 메모리셀 블록(3)에 인접하여 감지증폭기 SA1 및 SA2가 위치되어 있다. 또한 메모리셀 블록(3)내에는 셀 매트릭스(4)와 서브워드 드라이버 어레이 SWDA가 교호로 배치되어 있다. 워드라인의 선택을 위해 각 셀블록(3)마다 메인워드 디코더(5)와 서브워드 디코더(6)가 설비되어 있다. 메인워드 디코더(5)로부터 메인워드 선택신호 MWX0 및 MWX1 그리고 서브워드 디코더(6)로부터 서브워드 선택신호 SWD0-SWD3이 서브워드 드라이버 SWD에 공급된다. 2선택신호가 선택상태에 있을 경우 서브워드 드라이버 회로는 워드라인 WL을 구동시켜 고레벨로 상승시킨다. 어드레스신호(7)와 블록 선택신호(8)는 각각의 프리디코더(도시 않됨)로부터 공급된다.
제3도내의 메모리셀 블록(3)의 상부절반에는 메인워드 선택신호 MWX0 및 MWX1과 서브워드 선택신호 SWD0-SWD3이 서브워드 드라이버 SWD에 어떻게 공급되는지를 나타낸다. 메인워드 디코더(5)는 단일 메모리셀 블록(3)내의 예를 들어 총 256 워드라인들로부터 4 워드라인을 선택하기 위한 메인워드 선택신호 MWX를 출력한다. 64 메인워드 선택신호 MWX는 각각의 분할된 워드라인 WL에 접속된 서브워드 드라이버 SWD에 공급된다. 서브워드 디코더(6)는 4 워드라인들 중 하나의 선택을 위해 각각의 서브워드 드라이버 SWD에 서브워드 선택신호 SWD0-SWD3을 공급한다.
제3도에 보인 예에서는 그의 상하부에 메모리셀 블록(3)에 인접하여 감지 증폭기 SA0-SA2가 설비된다. 이러한 구성에 의해 인접한 메모리셀 블록(3)은 그들간에 위치된 감지증폭기를 공통으로 사용할 수 있으므로 그에 할당되는 면적을 줄일 수 있다. 즉, 감지증폭기는 인접한 셀블록(3)에 의해 분담된다. 제3도에는 도면을 간략화하기 위해 비트라인을 도시하지 않는다.
제4도는 제3도내의 메모리 셀블록(3)을 나타내는 상세회로도이다. 워드라인 WL0-WL7은 로우방향으로 개별적으로 위치된다. 비트라인 BL은 인접한 감지증폭기 SA에 접속된다. 메모리셀 MC는 워드라인 WL과 비트라인 BL의 교차점에 위치된다. 제4도에는 단일 N 채널 트랜지스터와 단일 캐패시터에 의해 구성된 일례가 도시되어 있다. 서브워드 드라이버 SW0은 워드라인 WL0에 접속되고 서브워드 드라이버 SW1은 워드라인 WL1에 접속된다. 셀 매트릭스 영역 양측에 제공된 워드라인 WL2와 WS3은 서브워드 드라이버 SW2와 SW3에 접속된다. 제1도에는 이들 서브워드 드라이버들이 각각 도시되어 있으며 서브워드 디코더(6)에 상응하는 선택신호 SWD0-SWD3이 P 채널 트랜지스터 Q7의 소오스 또는 드레인전극에 공급된다.
제4도에 보인 바와 같이 메인워드 디코더(5)의 고전원전압은 VCC, 기판바이어스전압 VBB는 저전위로서 사용된다. 메인워드 디코더(5)의 회로예로서 2 디코더회로가 P 채널트랜지스터 Q9, Q11, Q13, Q14와 N 채널 트랜지스터 Q10, Q12, Q15, Q16에 의해 구성된 것으로 도시되어 있다. 트랜지스터 Q11-Q13에 공통으로 블록선택 신호7-5(어드레스 신호(7)세트 중 하나)가 공급된다. 또한 트랜지스터 Q9, Q10, Q14, Q15, Q16에는 상이한 어드레스 신호(7; 7-1,7-2,7-3,7-4)가 전송된다. 블록선택신호(7-5)가 고레벨이 되면 트랜지스터 Q12는 온되어 전체 메인워드 디코더가 동작하게 된다. 순차적으로 나머지 어드레스신호(7-1 내지 7-4)의 상태에 따라 메인워드 디코더(5)는 선택신호 MWX0, MWX1을 선택 상태를 위한 레벨 또는 비선택 상태를 위한 레벨로 세트한다.
메인워드 선택신호 MWX가 선택 상태에 세트된 경우 예를 들어 어드레스신호(7-3)는 고레벨이 되고, 어드레스신호(7-2)는 고레벨이 되어 트랜지스터 Q10 및 Q16은 온된다. 결과적으로 메인워드 선택신호 MWX0의 전위는 기판바이어스전위 VBB가 된다. 한편 어드레스신호(7-4)는 저레벨이 되고, 트랜지스터 Q14는 온되어 메인워드 선택신호(8)MWX의 전위가 VCC(고레벨)가 된다.
서브워드 디코더(6)의 경우도 동일한 회로에 의해 서브워드 선택신호 SVC레벨과 VBB레벨의 전위를 출력한다. 상기 2 선택신호를 수신하는 서브워드 드라이버 회로 SWD는 제1도 및 제2도를 참조하여 설명된 동작을 수행한다.
제5도는 제4도의 예에서 워드라인 WL0이 선택될 경우의 본 발명의 실시예의 타이밍도이다. 서브워드 선택신호 SWD0의 전위는 비선택상태의 기판바이이스전위이다.
제5도에 보인 바와 같이 저어드레스 스트로브신호 RAS의 타이밍동안 시간 ta에서 예를 들어 메모리 회로는 동작한다. 결과적으로 개별디코더들의 출력은 공급된 어드레스신호에 따라 변화한다. 제5도에서 워드라인 WL0이 선택되기 때문에 메인워드 선택신호 MWX0의 전위는 전원전압레벨 VCC로부터 기판바이어스전위 VBB까지 강하하고 서브워드 선택신호 SWD0의 전위는 기판바이어스전위 VBB로부터 레벨 SVC까지 상승하여 전원전압 VCC이상이 된다.
한편 비선택워드라인에 상응하는 서브워드 선택신호 SWD1-SWD3의 전위는 기판바이어스전위 VBB까지 강하하고 메인워드 선택신호 MWX1의 전위는 전원전압 VCC까지 상승한다.
결과적으로 제1도를 참조하여 설명한 바와 같이 서브워드 드라이버 SW0은 워드라인 WL0을 구동시켜 레벨 SVC까지 상승시킨다. 다른 서브워드 드라이버 SW1-SW3은 워드라인들을 서브워드 선택신호 SW1-SW3에 접속하여 P 채널 트랜지스터 Q7을 통해 기판바이어스전위 VBB의 레벨에 있게 되므로 워드라인들이 저레벨로 클램프될 수 있다.
워드라인 WL0의 전위가 증가할 경우 감지 증폭기 SA에 래치이네이블신호 LE가 공급되어 메모리셀 MC내의 정보에 따라 비트라인 BL상에 독출된 상승레벨 또는 강하레벨은 감지 증폭기 SA에 의해 증폭된다.
상술한 바와 같이 본 발명에 의하면 서브워드 드라이버가 2 트랜지스터를 사용하여 구성되므로 그에 공급될 선택신호는 단둘이다. 따라서 제3도 및 제4도에 나타낸 바와 같이 서브워드 드라이버에 필요한 어레이 면적의 크기를 줄일 수 있다.

Claims (14)

  1. 메모리회로 내에서 제1전원과 이 제1전원보다 높은 제2전원으로부터 전압을 공급받으며, 제1도 전형의 제1트랜지스터와, 상기 제1트랜지스터의 게이트에 접속되는 게이트, 상기 제1트랜지스터의 1 소오스 또는 드레인에 동작 가능하게 접속되는 1 소오스 또는 드레인 및 상기 제1전원에 접속되는 다른 소오스 또는 드레인을 갖는 제2도전형의 제2트랜지스터를 포함하며, 상기 제1트랜지스터와 제2트랜지스터에 공통으로 접속된 소오스 또는 드레인에는 워드라인이 접속되고, 상기 제1트랜지스터와 제2트랜지스터에 공통으로 접속된 게이트전극에는 제1어드레스신호군을 디코딩하여 생기며 전위가 제2트랜지스터를 도통시키는 제1전위 또는 제1전원보다 낮은 제2전위인 제1선택신호가 공급되며, 상기 제1트랜지스터의 또 다른 소오스 또는 드레인 전극에는 제2어드레스신호군을 디코딩하여 생기며 전위가 선택상태의 워드라인의 제3전위 또는 제1전원보다 낮은 제4전위인 제2선택신호가 공급되는 것이 특징인 워드 드라이버회로.
  2. 제1항에 있어서, 상기 제2전위는 제1전원보다 제1트랜지스터의 임계전압이상만큼 낮은 레벨을 갖는 것이 특징인 워드 드라이버회로.
  3. 제1항에 있어서, 상기 제4전위는 제1전원보다 낮은 것이 특징인 워드 드라이버회로.
  4. 제1항에 있어서, 상기 제4전위는 상기 제2전위와 거의 동일레벨인 것이 특징인 워드 드라이버회로.
  5. 제1항에 있어서, 상기 제2전위는 메모리회로 내에서 발생된 기판바이어스전위인 것이 특징인 워드 드라이버회로.
  6. 제1항에 있어서, 상기 제4전위는 메모리회로 내에서 발생된 기판바이어스전위인 것이 특징인 워드 드라이버회로.
  7. 제1항에 있어서, 상기 제1전위는 상기 제2전원과 동일 전위 또는 유사한 것이 특징인 워드 드라이버회로.
  8. 메모리회로 내에서 제1전원과 이 제1전원보다 높은 제2전원으로부터 전압을 공급받으며, 제1 및 제2입력단자와, 워드라인에 접속되는 출력단자와, 상기 제1입력단자에 동작 가능하게 접속되는 게이트, 상기 제2입력단자에 동작 가능하게 접속되는 1 소오스 또는 드레인 및 상기 출력단자에 동작 가능하게 접속되는 다른 소오스 또는 드레인을 갖는 P 채널의 제1트랜지스터와, 상기 제1입력단자에 동작 가능하게 접속되는 게이트, 상기 제1전원에 동작 가능하게 접속되는 1 소오스 또는 드레인 및 상기 출력 단자에 동작 가능하게 접속되는 다른 소오스 또는 드레인을 갖는 N 채널의 제2트랜지스터를 포함하며, 상기 제1입력단자에는 제1어드레스신호군을 디코딩하여 생기며 전위가 제2트랜지스터를 도통시키는 제1전위 또는 제1전원보다 낮은 제2전위인 제1선택신호가 공급되며, 상기 제2입력단자에는 전위가 선택 상태의 워드라인의 제3전위 또는 제1전원 보다 낮은 제4전위인 제2선택신호가 공급되는 것이 특징인 워드 드라이버회로.
  9. 제8항에 있어서, 상기 제2전위는 메모리회로 내에서 발생된 기판바이어스전압의 전위인 것이 특징인 워드 드라이버회로.
  10. 제8항에 있어서, 상기 제4전위는 메모리회로 내에서 발생된 기판바이어스전압의 전위인 것이 특징인 워드 드라이버회로.
  11. 접지레벨의 제1전원과 상기 제1전원보다 높은 제2전원을 공급받는 메모리회로에 있어서, 각 로우마다 복수의 서브워드로 분할된 복수의 로우로 구비된 복수의 워드라인과, 상기 워드라인에 교차하는 복수의 비트라인과, 상기 워드와 비트라인들의 교차부에 제공되는 복수의 메모리셀과, 메인워드 선택신호를 제공하도록 제1어드레스군을 디코딩하는 메인워드 디코더와, 서브워드 선택신호를 제공하도록 제2어드레스군을 디코딩하는 서브워드 디코더와, 상기 상응하는 로우내의 상기 서브워드 라인에 접속되며 또한 상기 메인워드 선택신호를 공급받는 복수의 서브워드 드라이버 회로를 포함하며, 상기 서브워드 드라이버는 메인워드 선택신호를 공급받는 제1입력단자와, 서브워드 선택신호를 공급받는 제2입력단자와, 서브워드라인에 동작 가능하게 접속되는 출력단자와, 상기 제1입력단자에 동작 가능하게 접속되는 게이트, 상기 제2입력단자에 동작 가능하게 접속되는 1 소오스 또는 드레인 및 상기 출력단자에 동작 가능하게 접속되는 다른 소오스 또는 드레인을 갖는 P 채널의 제1트랜지스터와, 상기 제1입력단자에 동작 가능하게 접속되는 게이트, 상기 제1전원에 동작 가능하게 접속되는 1 소오스 또는 드레인 및 상기 출력단자에 동작 가능하게 접속되는 다른 소오스 또는 드레인을 갖는 N 채널의 제2트랜지스터를 포함하며, 상기 메인워드 선택신호는 비선택 상태에서 제2트랜지스터를 도통시키는데 필요한 제1전위가 되며 또한 선택상태에서 제1전원보다 낮은 제4전위가 되며, 상기 서브워드 선택신호는 선택상태에서 선택워드 라인의 제3전위가 되고 비선택상태에서 제1전원 이하의 제4전위가 되는 것이 특징인 메모리회로.
  12. 제11항에 있어서, 상기 제2전위는 메모리회로 내에서 발생된 기판바이어스 전위인 것이 특징인 메모리회로.
  13. 제11항에 있어서, 상기 제4전위는 상기 메모리회로 내에서 발생된 기판바이어스전위인 것이 특징인 메모리회로.
  14. 접지레벨의 제1전원과 상기 제1전원보다 높은 제2전원을 공급받는 메모리회로에 있어서, 각 로우마다 복수의 서브워드로 분할된 복수의 로우로 구비된 복수의 워드라인과, 상기 워드라인에 교차하는 복수의 비트라인과, 상기 워드와 비트라인들의 교차부에 제공되는 복수의 메모리셀과, 제1선택신호를 제공하도록 제1어드레스군을 디코딩하는 제1워드 디코더와, 제2선택신호를 제공하도록 제2어드레스군을 디코딩하는 제2워드 디코더와, 상기 상응하는 로우내의 상기 서브워드 라인에 접속되며 또한 상기 제1 및 제2워드 선택신호를 공급받는 복수의 워드 드라이버회로를 포함하며, 상기 워드 드라이버회로는 콤프리멘타리 MOS 트랜지스터 회로로 되며, 상기 제1선택신호는 선택 또는 비선택 상태에 따라 제2전원레벨의 제1전위 또는 제1전원보다 낮은 제2전위가 되며, 상기 제2선택신호는 선택 또는 비선택 상태에 따라 선택된 서브워드 라인의 제3전위 또는 제1전원보다 낮은 제4전위가 되는 것이 특징인 메모리회로.
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