JP4913878B2 - ワード線選択回路、ロウデコーダ - Google Patents

Description

本発明は、半導体記憶装置のワード線を選択するワード線選択回路、および、ロウデコーダに関する。

半導体記憶装置のワード線選択回路として、従来特許文献１、特許文献２に示される回路が知られている。
図12、図13を参照して、従来の半導体記憶装置の概略構成および動作を説明する。
図12において、端子21〜23には、ワード線を選択するアドレス信号が印加される。
アドレスバッファ26は、端子21〜23に印加されたアドレスAdd0〜Add10をバッファリングし、アドレスデータとして出力する。
プリデコーダ30は、アドレスバッファ26に接続され、アドレスデータA0、A1をデコードし4ビットの信号SSDとして出力し、アドレスデータA2〜A9をデコードして出力し、更にアドレスデータA10を増幅した信号AS及びそれを反転した信号／ASを出力する。続いて、メインデコーダ60は、プリデコーダ30に接続され、アドレスデータA2−A9をデコードした出力を受ける。
メインデコーダ60は、プリデコーダ30からの出力をさらにデコードして第1ワードデコーダ70、80へ供給する。
第1ワードデコーダは、メインデコーダ60の出力に基づいてメモリセルアレイのワード線MWLを選択し、活性化する。

ここで、第1ワードデコーダ70、80は、サブデコーダ71〜84から構成されている。
図13は、サブデコーダの構成を示す図である。図13に示されるように、サブデコーダは、64個の3入力ナンドゲートNG0〜NG63と、各ナンドゲートNG0〜NG63の出力のレベル変換および増幅を行うドライバDV0〜DV63と、を備える。

ドライバDV0〜DV63は、同図に示すように、レベル変換回路131と、PチャンネルFET 132と、NチャンネルFET 133とから構成されている。
レベル変換回路131の出力がFET 132、133の各ゲートへ印加される。
昇圧されたブースト電圧Vbtがレベル変換回路131およびFET 132のソースへ供給されている。
FET 132のドレインとFET 133のドレインが接続され、また、FET 133のソースが接地されている。
このような構成により、ドライバ回路DV0〜DV63は、ナンドゲートNG0〜NG63の出力が"0"の時は昇圧された電圧Vbtを出力し、"1"の時は接地電位を出力する。

ただし、図13のようなPチャネルFETのソースに高電圧が印加されるインバータ回路においては、特許文献2（H07-254275、段落0004）に記載されるように、インバーティングバッファの共通ゲートに入力される制御信号は、VPP系の制御信号（HレベルがVPPである制御信号）である必要がある（なお、ここにいう昇圧されたVPPとは、上記ブースト電圧Vbtと同義である。）。
なぜなら、VCC系の制御信号（HレベルがVCCである制御信号）でPMOSFET 132が制御される場合、ゲートにHレベル（VCC）が入力されると、ソース電圧はVPPであるため、PMOSFET 132が完全にはオフしないという不都合が生じるからである。
したがって、PMOSFETのゲートを制御する信号はVPP系の制御信号である必要があるが、デコーダの出力はVCC系の制御信号であるため、信号レベルをVCCレベルからVPP系レベルへ変換する必要がある。
このため、ロウデコーダとPMOSFETとの間に、レベル変換回路を設ける必要がある。

しかしながら、図12および図13に示した従来の構成では、ワード線の一本一本にレベル変換回路を設けなければならないため、多数のレベル変換回路が必要になる。
このようにデコーダ論理に加えてレベル変換回路を設けるとなると、トランジスタ数が非常に多くなり、面積増加に繋がってしまう。
さらに、レベル変換回路をワード線ごとに設けるためには、チップレイアウト上、メモリセルのセルピッチでレベル変換回路を配置しなければならない。
また、デコーダ論理とインバーティングバッファとの間にレベル変換回路を設ける分だけ回路段数が増すため、高速化の障害になる。

ここで、レベル変換回路をロウデコーダのより前段に配置し、デコード信号そのものを昇圧した信号とすれば、レベル変換回路の数を減らすことはできる。
しかしながら、大振幅の信号で駆動する回路の領域が大きくなると、それだけ電力消費量が増大する。

なお、特許文献2には、ロウデコーダを制御するプリチャージ信号およびアドレス信号群のうち、プリチャージ信号だけをVPP系にレベル変換してロウデコーダに入力する構成を開示している（特許文献2の図1、図2、段落0039）。この構成を図14に示す。すなわち、ワード線選択回路16のロウデコーダ13には、ドレインがワード線WLに接続され、ソースが昇圧電位VPPに接続されたPMOSFET 14を設ける。そして、このPMOSFET 14のゲートを制御するプリチャージ信号PRCH′のみを昇圧された信号とする。
一方、ロウデコーダ13のデコード論理（NANDゲート）15を構成するその他のFETのゲートに印加するアドレス信号群はVCC系のままとする。

この構成においては、VPP系のロウデコーダ13を制御する信号のうち、PMOSFET 14のゲートに供給されるプリチャージ用の制御信号PRCHのみレベル変換を行って、VPP系の制御信号PRCH′としている。
これは、PMOSFET 14を制御する制御信号は、必ずVPP系の制御信号である必要があるが、NMOSFETを制御する制御信号は、必ずしもVPP系の制御信号を供給する必要がないからである。すなわち、PMOSFET 14を、VCC系の制御信号で制御しようとすると、制御信号がHレベル（VCCレベル）の場合に完全にトランジスタがオフしないのに対して、NMOSFETは、VCC系の制御信号が、Lレベル（VSSレベル）で完全にトランジスタがオフするため、回路動作上、不都合は生じないからである。
尚、NMOSFETの制御信号は、VPP系の制御信号であっても回路動作上は問題ない。
この構成により、一つ一つのロウデコーダ13ごとにレベル変換回路を設けなくて済むため、レベル変換回路の数を減らすことができる。

特許第3838892号公報 特開平07-254275号公報

しかしながら、上記特許文献2の構成によっても制御信号のレベルを変換するレベル変換回路をデコーダ回路に加えて別途必要とするため、回路段数が増える。
また、レベル変換回路をより前段に配置するので、配線長、寄生容量が増加してしまう。また、その増加する寄生容量をドライブするためにレベル変換回路の駆動能力を確保する必要性が生じ、レベル変換回路の規模が大きくなる。
また、メモリにアクセスする場合にはワード線の選択／非選択に関わらずプリチャージ信号を投入しなければならないため、プリチャージ信号をVPP系の制御信号PRCH′とすると消費電流が非常に大きくなってしまう。
その一方、このような消費電流の増加を抑制しようとすると、VPP系の制御信号PRCH′を十分に大きくできず、高速駆動に適さない。
したがって、半導体記憶装置の高集積化、高速化および低消費電力化を実現するにはなお多くの課題がある。

本発明のワード線選択回路は、
電源電圧と接地電圧以下の電圧とを振幅とするアドレスデコード信号が入力され、
前記接地電圧よりも低い負電圧である第１電圧と前記電源電圧より高い第２電圧とを振幅とするワード線選択信号を前記アドレスデコード信号に応じてレベルシフト回路を介さずに出力する
ことを特徴とする。

本発明のワード線選択回路は、
ワード線選択信号を出力するワード線選択回路であって、
出力ノードがワード線に接続されており、接地電圧よりも低い負電圧である第１電圧と電源電圧より高い第２電圧とを電源として駆動するインバータ回路と、
前記インバータ回路の入力ノードに出力配線された制御出力ノードを有し、前段のロウデコーダからのアドレス制御信号群をデコードした結果に基づいて前記制御出力ノードの電位を変化させる最終段ロウデコーダと、を備え、
前記最終段ロウデコーダは、前記第2電圧電源と前記制御出力ノードとの間にＰｃｈトランジスタを備え、
前記Ｐｃｈトランジスタのゲートは前記アドレス制御信号群の少なくとも一つによって制御され、
前記前段のロウデコーダからのアドレス制御信号群は、昇圧されていない電源電位VDD系の信号である
ことを特徴とする。

この構成によれば、ワード線ごとに制御信号のレベルシフトを行うレベルシフト回路の必要がなくなる。

本発明の第1実施形態に係るワード線選択回路を示す図。 ワード線WLを非選択から選択する場合の動作を説明する図。 ワード線WLを選択から非選択する場合の動作を説明する図。 対比説明のため従来の構成を示す図。 変形例1を示す図。 変形例2を示す図。 第2実施形態の構成を示す図。 変形例3を示す図。 変形例3を示す図。 第3実施形態の構成を示す図。 変形例4を示す図。 従来構成を示す図。 従来構成を示す図。 従来構成を示す図。

以下、本発明の実施の形態を図示するとともに図中の各要素に付した符号を参照して説明する。
（第1実施形態）
図1は、本発明の第1実施形態に係るワード線選択回路100を示す図である。
図1において、200は最終段のロウデコーダであり、300はワード線駆動ドライバ（インバータ回路）である。

最終段ロウデコーダ200には、前段のロウデコーダ90からデコードされたアドレス信号X1、X2、X3が入力される。
前段までのロウデコーダ90は、昇圧されない電源電位VDDによって駆動される回路であり、その出力信号であるアドレス信号X1、X2、X3もVDD系の制御信号である。
なお、ロウデコーダ90の低電位側は接地電位から負側に昇圧されたVKKとして説明するが、低電位側電源としては接地電源GNDであってもよい。

最終段ロウデコーダ200は、3入力デコーダ論理と昇圧レベル変換とを兼ねた回路を実現している。
最終段ロウデコーダ200は、直列に接続された3つの半導体トランジスタによって構成されている。すなわち、昇圧された電源VPPにソースが接続されたPMOSトランジスタPM1と、前記pMOSトランジスタPM1のドレインにドレインが接続されたNMOSトランジスタNM1と、nMOSトランジスタNM1のソースにドレインが接続されたnMOSトランジスタNM2と、を備える。
pMOSトランジスタPM1のソースに接続された電源VPPは、昇圧された電位であり、図示しない所定のVPP発生回路によって生成される電位である。
pMOSトランジスタPM1とnMOSトランジスタNM1とのゲートは共通に接続されている。
この共通ゲートを第1入力ノードn1とする。
また、nMOSトランジスタNM2のゲートを第2入力ノードn2とし、nMOSトランジスタNM2のソースを第3入力ノードn3とする。
また、前記pMOSトランジスタPM1のドレインとNMOSトランジスタNM1のドレインとの接続点を第1出力ノードno1とする。

そして、最終段ロウデコーダ200は、第1入力ノードn1、第2入力ノードn2および第3入力ノードn3に入力されるアドレス信号をデコードしてワード線駆動ドライバ300の制御を行う。
ここで、第1入力ノードn1にはアドレス信号X1が入力され、第2入力ノードn2にはアドレス信号X2が入力され、第3入力ノードn3にはアドレス信号X3が入力される。

ワード線駆動ドライバ300は、インバータ回路であり、正電源VPPと負電源VKKとの間で直列接続されたpMOSトランジスタPM2とnMOSトランジスタNM3とを備える。
pMOSトランジスタPM2のゲートとnMOSトランジスタNM3のゲートは接続されており、この共通ゲートに第1出力ノードno1が接続されている。
pMOSトランジスタPM2のドレインとnMOSトランジスタNM3のドレインとの接続点を第2出力ノードno2とする。
この第2出力ノードno2がワード線WLに接続され、ワード線WLにはメモリセルアレイ400を構成するメモリセル410が設けられている。

このような構成を備える第1実施形態の動作を説明する。
まず、ワード線WLを非選択から選択する場合の動作について説明する。
図2にこのときのタイミングチャートを示す。
アドレス信号X1、X2、X3は、VDDとVKKとの間でスイングするところ、X1、X2がロウレベル（VKK）であり、かつ、X3がハイレベル（VDD）のとき、ワード線は非活性の状態である。
このとき、アドレス信号X1がロウレベルであるので、pMOSトランジスタPM1は強くONした状態になる。
一方、nMOSトランジスタNM1およびnMOSトランジスタNM2はOFFになる。したがって、第1出力ノードno1の電位はハイレベル（VPP）になる。すると、ワード線駆動ドライバ300の共通ゲートにハイレベルが印加されることとなるため、ワード線駆動ドライバ300の出力はロウレベル（VKK）であり、ワード線WLは非活性（非選択）になる。

この状態から、アドレス信号X1、X2がハイレベル（VDD）になり、かつ、X3がロウレベル（VKK）に変化すると、pMOSトランジスタPM1はOFF、nMOSトランジスタNM1、NM2は両者ともにONになる。
ここで、PMOSトランジスタPM1のゲート電圧は、VPP−VDDであり、閾値Vtpをわずかに超えた状態になる。したがって、pMOSトランジスタPM1は完全に切れるのではなく弱くONを継続した状態となり、高抵抗の状態になる。
第1出力ノードno1の電位は、高抵抗（PMOSトランジスタPM1）を介したVPPとONしているnMOSトランジスタNM1を介したVKKとの関係できまるため、十分にロウレベルとなる。
このように第１出力ノードno1がロウレベルに変化するので、ワード線駆動ドライバ300の出力はハイレベル（VPP）になり、ワード線が活性化（選択）される。

次に、ワード線を非活性（非選択）にする場合、前記の状態から、X1、X2をロウレベル（VKK）にし、かつ、X3をハイレベル（VDD）にする。このときのタイミングチャートを図3に示す。すると、前述のように、pMOSトランジスタPM1は強くONする一方、nMOSトランジスタNM1およびNMOSトランジスタNM2はOFFになるので、ワード線WLは非活性（非選択）になる。

上記のような動作において、pMOSトランジスタPM1は可変抵抗のように機能する。
ここで、たとえば、抵抗やノーマリONのpMOSトランジスタを設けることによってインバータ回路（ワード線駆動回路）の前段のロウデコーダの出力を変化させる構成が従来あった。この構成を図4に一例として示す。
しかしながら、抵抗またはPMOSトランジスタの抵抗値が一定の場合、出力ノードの変化が遅いという問題がある。

この点、本実施形態では、ON時にはpMOSトランジスタPM1が強くON（抵抗値がほぼ０）になり、OFF時は高抵抗値となる。
これにより、高速動作が可能になり、かつ、動作を確実なものとできる。
また、pMOSトランジスタPM1を貫通電流が流れることになるが、このような貫通電流は微小であり、ワード線駆動動作をパルス化することにより、スタンバイ時のこのような貫通電流は問題にならなくできる。
そして、この構成によれば、ワード線ごとに制御信号のレベルシフトを行うレベルシフト回路の必要がなくなる。

（変形例1）
メモリのリーク電流の有無を検査する場合などには、メモリセルをマルチ選択しテスト電流を通常より長い時間流すことがある。
このような場合には、pMOSトランジスタPM1を貫通する電流が増大する。
そこで、図5に示すように、電源VPPと最終段ロウデコーダ200との間にテスト信号によってオンオフ制御されるスイッチとしてのpMOSトランジスタPM3を設ける。そして、メモリセルをマルチ選択するテスト時にはpMOSトランジスタPM3をOFFにする。このとき、nMOSトランジスタNM１、NM2はON、no1はロウレベルになる。
これにより、貫通電流の増大を防止することができる。

（変形例2）
上記第1実施形態では、最終段ロウデコーダ200が3入力論理の場合を例示したが、図6に示すように2入力論理でもよいことはもちろんであり、逆により多くのデコーダ信号をデコードするようにもできる。

（第2実施形態）
上記第1実施形態においては、ワード線選択回路100は、アドレス信号X１、X2がH（ハイレベル）であり、かつ、アドレス信号X3がL（ロウレベル）のときにノードno2がハイレベルとなる変形AND論理回路となっている。
これに対し、第2実施形態においては、アドレス信号X3についても、アドレス信号X１、X2と同様に、ハイレベルで選択、ロウレベルで非選択にする。
これにより、回路や信号動作の種類を減らし、設計の難易度が低減し、設計効率を向上あせることができる。

第2実施形態の構成を図7に示す。
図7は、ワード線選択回路500は、最終段ロウデコーダ600と、ワード線駆動ドライバ300と、を備える。
ワード線駆動ドライバ300は、第1実施形態と同じでる。
ここで、最終段ロウデコーダ600において、nMOSトランジスタNM4が追加されている。

具体的には、図1中のnMOSトランジスタNM2のソースにさらにnMOSトランジスタNM4を直列に接続する。
そして、このnMOSトランジスタNM4のソースをVKKに接続する。
アドレス信号X3は、このnMOSトランジスタNM4のゲートに入力する。
これにより、アドレス信号X3の選択論理を反転できる。
したがって、アドレス信号X１、X2およびX3がH（ハイレベル）のときにワード線を選択（活性化）し、アドレス信号X１、X2およびX3がL（ロウレベル）のときにワード線を非選択（非活性化）とする。

この構成によれば、素子の数は増えるが、動作が単純になるので、設計が容易になる。

（変形例3）
上記実施形態においては、前段のロウデコーダ90において、L電位が負側に昇圧されたVKKである場合を例にして説明した。
ここで、L電位をVKKにする場合には、最低電位をGNDからVKKにする手段が必要である。
しかし、今後、トランジスタの微細化に伴って低電圧化が進むなか、ワード線WLに繋がったメモリセルトランジスタからのリーク電流が増加するのを防止するため、ワード線WLの負電位を浅くしていく傾向にある。
このようにVKKが浅くなり、｜VKK｜＜Vth（Vthは、例えばNM3、NM4の閾値電圧）となれば、ワード線選択回路500への入力信号（X1、X2、X3）は、通常の論理レベルであるVDD−GNDでスイングする信号にできる。
この場合、ロウデコーダ90は、コア電源と同じように薄膜トランジスタで構成することが可能になるので、素子の縮小化と高速化、パワー削減も可能となる。

ここで、ロウデコーダ90の負電源をGNDにした場合に、第2実施形態において、最終段ロウデコーダ600の負電源をVKKにする場合と、GNDにする場合と、が考えられる。

図8は、ロウデコーダ90の負電源をGNDにした場合に、最終段ロウデコーダ600の負電源をVKKにした場合を示す図である。
この場合には、アドレス信号X1、X2、X3がロウレベル（GND）のとき、｜VKK｜の深さによっては、NM4が完全にOFFしない可能性がある。
したがって、ワード線非選択のときに、VKKに流れるオフリーク電流が発生することになる。
このオフリーク電流が許容範囲であれば、図8の構成は使用可能である。

一方、図9は、ロウデコーダ90の負電源をGNDにした場合に、最終段ロウデコーダ600の負電源をGNDにした場合を示す図である。
この場合、アドレス信号X1、X2、X3がハイレベルのとき、｜VKK｜の深さによっては、NM3が完全にOFFしない可能性がある。したがって、ワード線選択のときに、VKKに流れるオフリーク電流が発生することになる。ワード線WLのH電位降下が許容範囲であれば図9の構成は使用可能である。
図8、図9の構成は、設計の最適化に合わせて適宜選択することができる。

（第3実施形態）
上記第1実施形態では、ワード線選択回路100は、レベル変換も含めた最終ロウデコーディングを少ない素子数で実現している。
ここで、さらに、前段のロウデコーダについても第1実施形態の構成を適用し、多段デコーダ構成にすることもできる。
図10は、第3実施形態の構成を示す図であり、ワード線選択回路100の前段に前段ロウデコーダ700を備える。
なお、図10において、最終段ロウデコーダ200およびワード線駆動ドライバ300は第1実施形態で説明した構成と同じである。

最終段ロウデコーダ200の入力としては、アドレス信号X1、アドレス信号X2およびアドレス信号X3がある。
前段ロウデコーダ700は、X11からX33までの9つのアドレス信号をデコードし、アドレス信号X1、X2およびX3を出力する。
したがって、前段ロウデコーダ700は、X1用デコーダ710と、X2用デコーダ720と、X3用デコーダ730と、を備える。

ここで、ワード線選択回路100は、アドレス信号X1、X2がH（ハイレベル）であり、かつ、アドレス信号X3がL（ロウレベル）のときにノードno2がハイレベルとなる変形AND論理回路となっている。
したがって、X1用デコーダおよびX2用デコーダの構成としては、X3用デコーダ730の出力段に駆動バッファとしてのインバータ711、721を追加して信号を反転させればよい。
よって、X3用デコーダ730の構成を図10に示し、X1用デコーダおよびX2用デコーダの構成については割愛している。

アドレス信号X3は、ロウレベル（VKK）で選択、ハイレベル（VDD）で非選択、である。
したがって、X3用デコーダの構成としては、ワード線選択回路100のpMOSトランジスタとnMOSトランジスタとを入れ替え、さらに、最高電位VPPを最低電位VKKに、最低電位VKKを最高電位VDDに入れ替えればよい。
具体的には図10に示す通りである。
この構成によれば、前段ロウデコーダ700についても、レベルシフタが必要ないので少ない素子数で構成でき、高速動作に適したものとできる。
その結果、メモリドライバ全体としても、素子数を少なくでき、高速動作が実現できる。

（変形例4）
上記第3実施形態では、X3用デコーダ730にインバータ711、721を追加した構成をX1用デコーダ710、X2用デコーダ720とした。
これに対し、前段ロウデコーダ800としては、図11に示すように、ワード線選択回路100の構成をそのままX1用デコーダ810およびX2用デコーダ820に採用し、X3用デコーダ830はワード線選択回路100の構成にインバータ831を追加したものとしてもよい。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

100...ワード線選択回路、200...最終段ロウデコーダ、300...ワード線駆動ドライバ、400...メモリセルアレイ、410...メモリセル。

Claims (14)

1. 電源電圧と接地電圧以下の電圧とを振幅とするアドレスデコード信号が入力され、
   前記接地電圧よりも低い負電圧である第１電圧と前記電源電圧より高い第２電圧とを振幅とするワード線選択信号を前記アドレスデコード信号に応じてレベルシフト回路を介さずに出力する
   ことを特徴とするワード線選択回路。
   
2. 請求項１に記載のワード線選択回路において、
   前記アドレスデコード信号の低電位側の電位は、前記ワード線選択信号の低電位側の電位よりも高い
   ことを特徴とするワード線選択回路。
3. 請求項１または請求項２に記載のワード線選択回路において、
   前記ワード線選択回路が駆動するワード線の選択はパルスによる選択である
   ことを特徴とするワード線選択回路。
4. 請求項１から請求項３のいずれかに記載のワード線選択回路において、
   前記アドレスデコード信号のうち第１のアドレスデコード信号がゲートに入力されるとともに前記第２電圧をソースとするＰｃｈトランジスタと、
   前記Ｐｃｈトランジスタのドレインに結合され前記第１のアドレスデコード信号がゲートに入力され、ソースが前記第１のアドレス信号以外の第２のアドレスデコード信号で制御されるＮｃｈトランジスタと、を備える
   ことを特徴とするワード線選択回路。
5. 請求項４に記載のワード線選択回路において、
   前記Ｎｃｈトランジスタのソースにさらに第２Ｎｃｈトランジスタを備え、
   前記第２Ｎｃｈトランジスタはそのゲートとソースとが前記第２のアドレスデコード信号のそれぞれ異なるアドレスデコード信号で制御される
   ことを特徴とするワード線選択回路。
6. 請求項１から請求項５のいずれかに記載のワード線選択回路において、
   前記第２電圧をテストモード信号に応じて供給または遮断するスイッチ回路をさらに備える
   ことを特徴とするワード線選択回路。
7. ワード線選択信号を出力するワード線選択回路であって、
   出力ノードがワード線に接続されており、接地電圧よりも低い負電圧である第１電圧と電源電圧より高い第２電圧とを電源として駆動するインバータ回路と、
   前記インバータ回路の入力ノードに出力配線された制御出力ノードを有し、前段のロウデコーダからのアドレス制御信号群をデコードした結果に基づいて前記制御出力ノードの電位を変化させる最終段ロウデコーダと、を備え、
   前記最終段ロウデコーダは、前記第2電圧電源と前記制御出力ノードとの間にＰｃｈトランジスタを備え、
   前記Ｐｃｈトランジスタのゲートは前記アドレス制御信号群の少なくとも一つによって制御され、
   前記前段のロウデコーダからのアドレス制御信号群は、昇圧されていない電源電位VDD系の信号である
   ことを特徴とするワード線選択回路。
8. 請求項７に記載のワード線選択回路において、
   前記Ｐｃｈトランジスタは、ソースが前記第2電圧電源に接続され、ドレインが前記制御出力ノードに接続され、ゲートに前記アドレス制御信号群の一つが印加される
   ことを特徴とするワード線選択回路。
9. 請求項８に記載のワード線選択回路において、
   前記最終段ロウデコーダは、
   前記制御出力ノードを挟んで前記pMOSトランジスタと直列され、かつ、前記pMOSトランジスタとゲートを共通にしたnMOSトランジスタを備え、
   前記共通のゲートとnMOSトランジスタのソースとには前記前段のロウデコーダからのアドレス制御信号群が印加される
   ことを特徴とするワード線選択回路。
10. 請求項９に記載のワード線選択回路において、
    前記nMOSトランジスタのソース側にはさらに一つ以上のnMOSトランジスタが設けられ、それらのゲートおよびトランジスタ列の最端に配置されたNMOSトランジスタのソースには前記前段のロウデコーダからのアドレス制御信号群が印加される
    ことを特徴とするワード線選択回路。
11. 請求項９に記載のワード線選択回路において、
    前記nMOSトランジスタのソース側にはさらに一つ以上のnMOSトランジスタが設けられ、それらのゲートには前記前段のロウデコーダからのアドレス制御信号群が印加され、
    トランジスタ列の最端に配置されたnMOSトランジスタのソースは、負電源に接続されている
    ことを特徴とするワード線選択回路。
12. 請求項７から請求項１１のいずれかに記載のワード線選択回路において、
    前記第2電圧電源と前記Ｐｃｈトランジスタとの間には、オンオフ制御可能なスイッチ手段が設けられ、
    複数のワード線が同時に選択される場合には前記スイッチ手段によって前記第2電圧電源と前記最終段ロウデコーダとの接続を切断する
    ことを特徴とするワード線選択回路。
13. ワード線選択回路よりも前段に配置され、アドレス制御信号群をデコードして電源電圧と接地電圧以下の電圧とを振幅とするアドレス制御信号を次段に出力するロウデコーダであって、
    出力ノードが次段のアドレス信号線に接続されたインバータ回路と、
    前記インバータ回路の入力ノードに出力配線された制御出力ノードを有し、前段のロウデコーダからのアドレス制御信号群をデコードした結果に基づいて前記制御出力ノードの電位を変化させるデコード部と、を備え、
    前記デコード部は、電源電位と前記制御出力ノードとの間にＰｃｈトランジスタを備え、
    前記Ｐｃｈトランジスタのゲートは前記アドレス制御信号群の少なくとも一つによって制御され、
    前記前段のロウデコーダからのアドレス制御信号群は、昇圧されていない電源電位VDD系の信号である
    ことを特徴とするロウデコーダ。
14. 請求項13に記載のロウデコーダにおいて、
    前記Ｐｃｈトランジスタは、ソースが電源電位VDDに接続され、ドレインが前記制御出力ノードに接続され、ゲートに前記アドレス制御信号群の一つが印加される
    ことを特徴とするロウデコーダ。

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