CN103915115B - 行解码电路 - Google Patents

Abstract

本发明公开了一种行解码电路，包括多个行解码区块。各个行解码区块分别包括多个行解码器。这多个行解码器分别接收预充电信号，且各个行解码器包括反相器、选择晶体管以及至少一个开关晶体管。反相器接收对应的预充电信号，并输出第一控制信号。选择晶体管的第一源/漏极耦接系统高电压，其栅极接收第一控制信号，且其第二源/漏极输出对应的行选择信号至存储器装置的存储器阵列。这些开关晶体管相互串联耦接于选择晶体管的第二源/漏极与对应的第一参考信号之间。其中，当选择晶体管受控于第一控制信号而导通时，设定第一参考信号为高电压电平。

Description

行解码电路

技术领域

本发明是有关于一种存储器装置，且特别是有关于一种存储器装置的行解码电路。

背景技术

存储器装置中的存储器阵列由多个记忆胞所组成。当多个数据要被储存在存储器阵列中，或从存储器阵列中读取数据时，存储器装置依据各个数据所对应的存储器地址致能对应的行选择信号，以开启对应的字元线上的记忆胞，藉此可储存这些数据到对应的记忆胞中，或是从对应的记忆胞中读取数据。因此，在存储器技术的应用中，会利用多个行解码器产生多个行选择信号，且行解码器会依据存储器地址决定行选择信号的电压电平。

一般而言，行解码器通常是利用叠接（cascode）的多个晶体管来构成，而晶体管的次临界漏电流（Sub-Threshold Leakage）、栅极漏电流（Gate Direct Tunneling Leakage）以及栅极引发漏极漏电流（Gate Induce Drain Leakage，GIDL）会影响行解码器的电力消耗。因此，如何降低晶体管的漏电流则成为设计存储器装置的行解码器的一个重要课题。

发明内容

本发明的目的是提供一种行解码电路，其可在不增加电路面积的条件下，有效地抑制行解码器的漏电流现象。

本发明提出一种行解码电路，其适用于存储器装置并且包括多个行解码区块。这些行解码区块分别包括多个行解码器。这些行解码器分别接收对应的预充电信号，且各个行解码器包括反相器、选择晶体管以及至少一个开关晶体管。反相器接收对应的预充电信号，并输出第一控制信号。选择晶体管的第一源/漏极耦接系统高电压。选择晶体管的栅极接收第一控制信号，并且选择晶体管的第二源/漏极输出对应的行选择信号至存储器装置的存储器阵列。这些开关晶体管相互串联耦接于选择晶体管的第二源/漏极与对应的第一参考信号之间，并且这些开关晶体管的栅极分别接收对应的第二控制信号。其中，当选择晶体管受控于第一控制信号而导通时，设定第一参考信号为高电平。

基于上述，本发明实施例提出一种行解码电路，其在行解码器输出为高电平的行选择信号时，提供高电平的第一参考信号，藉以抑制开关晶体管的次临界漏电流，进而降低漏电流对行选择信号的电压电平的影响及降低存储器装置的功耗。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1为依据本发明一实施例的行解码电路的示意图。

图2为依据本发明一实施例的行解码器的示意图。

图3A~3D为本发明一实施例的行解码器的信号时序图。

图4为依据本发明另一实施例的行解码器的示意图。

其中，附图标记说明如下：

100、500：行解码电路

110_1~110_m：行解码区块

112_1~112_n、412、512_1~512_n：行解码器

114_1~114_n：控制信号产生单元

120_1~120_m：地址设定单元

130_1~130_m：区块解码器

AG1、AG2：与门

AP：存储器地址

AP1：第一部分

AP2：第二部分

A0：最低位元

bs_blk1：反相信号

GND：接地电压

Ms：选择晶体管

M1、M2、M3：开关晶体管

INV：反相器

H：高电压电平

L：低电压电平

VPP：系统高电压

s_blk1~s_blkm：区块选择信号

s_c1：第一控制信号

s_c21~s_c23：第二控制信号

s_prch1~s_prchm：预充电信号

s_rd11~s_rd1q、s_rd21~s_rd2q、…、s_rdm1~s_rdmq：地址参考信号

s_ref1：第一参考信号

s_rsel11~s_rsel1n：行选择信号

具体实施方式

图1为依据本发明一实施例的行解码电路的示意图。在本实施例中，行解码电路100可适用在各种存储器装置，例如动态随机存取存储器或静态随机存取存储器等，用以解码存储器地址后产生多个行选择信号（如s_rsel11~s_rsel1n），以驱动存储器装置的存储器阵列。

请参照图1，在本实施例中，行解码电路100包括多个行解码区块110_1～110_m、多个地址设定单元120_1～120_m以及多个区块解码器130_1～130_m。其中，区块解码器130_1~130_m依据存储器地址AP的第一部分AP1分别产生对应于各个行解码区块110_1~110_m的区块选择信号s_blk1~s_blkm。地址设定单元120_1~120_m分别接收对应的区块选择信号s_blk1~s_blkm及存储器地址AP的第二部分AP2且对应地产生多个地址参考信号s_rd11~s_rd1q、s_rd21~s_rd2q、…、s_rdm1~s_rdmq及多个预充电信号s_prch1~s_prchm。

在此，存储器地址AP的第一部分AP1与第二部份AP2可分别为高位元部分的存储器地址AP与低位元部分的存储器地址AP，例如当存储器地址AP由多个存储器地址位元（例如A0~Ak）所构成时，第一部分AP1（高位元部分）可由存储器地址位元A6~Ak所构成，第二部份AP2（低位元部分）可由存储器地址位元A0~A5所构成，其中k为正整数。此外，所述的m、n值可依据存储器装置的存储器阵列大小及电路设计而定。

行解码区块110_1~110_m分别包括多个行解码器（如112_1~112_n）以及多个控制信号产生单元（如114_1~114_n）。在本实施例中，各个行解码区块110_1~110_m的架构皆大致相同，故在此以行解码区块110_1来进行说明。行解码区块110_1包括行解码器112_1~112_n以及控制信号产生单元114_1~114_n。其中，每一控制信号产生单元（如114_1~114_n）分别耦接对应的地址设定单元（如120_1~120_m）以接收对应的的地址参考信号（如s_rd11~s_rd1q、s_rd21~s_rd2q、s_rdm1~s_rdmq）输出多个第二控制信号（如s_c2），其中q值可依据行解码器（如112_1~112_n）的电路设计而定。因此，每个行解码器（如112_1~112_n）可依据对应的预充电信号（如s_prch1~s_prchm）及对应的第二控制信号（如s_c2）产生对应的行选择信号（如s_rsel11~s_rsel1n）。

图2为依照图1一实施例的行解码器的示意图。行解码器112_1~112_n的电路架构大致相同，在此以行解码器112_1为例。请同时参照图1与图2，在本实施例中，行解码器112_1包括反相器INV、选择晶体管Ms以及三个开关晶体管(如M1~M3)，其中选择晶体管Ms例如为P型晶体管，开关晶体管M1~M3例如为N型晶体管。此外，开关晶体管(如M1~M3)的数量可依据电路设计的需求而变更为一个或多个，但本发明实施例不以此为限。

反相器INV接收对应的预充电信号s_prch1，并输出第一控制信号s_c1。选择晶体管Ms的第一源/漏极耦接系统高电压VPP，选择晶体管Ms的栅极接收第一控制信号s_c1，并且选择晶体管Ms的第二源/漏极输出对应的行选择信号r_sel11。开关晶体管M1~M3相互串联耦接于选择晶体管Ms的第二源/漏极与对应的第一参考信号s_ref1之间，并且各个开关晶体管M1~M3的栅极分别由控制信号产生单元114_1接收对应的第二控制信号s_c21~s_c23。其中，开关晶体管M3的第二源/漏极接收对应的第一参考信号s_ref1。

需注意的是，本发明并不限定选择晶体管Ms与开关晶体管M1~M3的类型，在其他实施例中，选择晶体管Ms及开关晶体管M1~M3也可以通过相同类型晶体管或不同类型晶体管来实现。除此之外，图2所绘示的行解码器112_1的电路架构仅为范例。在实际的应用中，各个行解码器112_1~112_n可共用同一反相器INV以接收第一控制信号s_sc1。换言之，本发明并不限定每一行解码器112_1~112_n皆须包括反相器INV。

具体而言，行解码电路100会依据存储器地址AP的第一部分AP1而选择行解码区块110_1~110_m，且进一步依据存储器地址AP的第二部分AP2致能所选择的行解码区块110_1~110_m的行解码器（如112_1~112_n)所产生的多个行选择信号（如s_rsel11~s_rsel1n）的其中之一。在本实施例中，致能的行选择信号（如s_rsel11~s_rsel1n）例如为低电平，禁能的行选择信号（如s_rsel11~s_rsel1n）例如为高电平。

图3A~3D为依据本发明一实施例的行解码器的信号时序图。请同时参照图1、图2与图3A，图3A表示行解码器112_1所对应的行解码区块110_1未被选择的状况的各个信号的电压电平的一实施例。当行解码区块110_1为未被选择时，区块解码器130_1会依据存储器地址AP的第一部分AP1输出低电平的区块选择信号s_blk1至地址设定单元120_1。此时，地址设定单元120_1对应的输出高电平的地址参考信号s_rd11~s_rd1q至控制信号产生单元114_1~114_n并输出高电平的预充电信号s_prch1（即禁能的预充电信号s_prch1）至行解码器112_1~112_n，而控制信号产生单元114_1~114_n依据对应高电平的地址参考信号s_rd11~s_rd1q产生高电平的第二控制信号s_c21~s_c23。

在本发明的实施例中，第一参考信号s_ref1可由区块解码器130_1或地址设定单元120_1产生，并且根据高电平的区块选择信号s_blk1而被设定为高电平。其中，第一参考信号s_ref1的高电平与低电平可分别对应于晶体管导通电压VTT与接地电压GND，预充电信号s_prch1的高电平与低电平可分别对应于系统高电压VPP及接地电压GND，第二控制信号s_c21~s_c23的高电平与低电平可分别对应于晶体管导通电压VTT及接地电压GND。其中所述之晶体管导通电压VTT低于系统高电压VPP且高于开关晶体管（如M1~M3）的临界电压（threshold voltage）。

此时，反相器INV接收高电平的预充电信号s_prch1并输出具有低电平的第一控制信号s_c1至选择晶体管Ms的栅极以导通选择晶体管Ms。并且，由于开关晶体管M3的第二源/漏极所接收的第一参考信号s_ref1被设定为高电平，并且开关晶体管M1~M3的所接收的第二控制信号s_c21~s_c23为高电平，因此开关晶体管M1~M3会截止。因此，行选择信号s_rsel11会为高电平（即系统高电压VPP）。

换言之，当各个行解码器112_1~112_n于对应的行解码区块110_1依据存储器地址AP的第一部分AP1而未被选择时，各个行解码器112_1~112_n所对应的预充电信号s_prch1、对应的第一参考信号s_ref1及对应的第二控制信号s_c21~s_c23会为高电平，并且选择晶体管Ms受控于第一控制信号s_c1而导通。此时，开关晶体管M1的第一源/漏极与开关晶体管M3的第二源/漏极之间的电压差会降低，各个开关晶体管M1~M3的第一源/漏极与其栅极之间的电压差会降低，藉此可降低开关晶体管M1~M3的漏电流，例如次临界漏电流、栅极漏电流以及栅极引发漏极漏电流。

图3B表示行解码器112_1所对应的行解码区块110_1未被选择的状况之各个信号的电压电平的另一实施例。在本实施例中，其与前述图3A实施例的差异在于控制信号产生单元114_1会于行解码区块110_1未被选择的情况下产生皆为低电平的第二控制信号s_c21~s_c23，但在开关晶体管M1的第一源/漏极与开关晶体管M3的第二源/漏极之间的电压差降低的情况下，仍可改善开关晶体管M1~M3的漏电流。

请同时参照图1、图2及图3C，其中图3C表示行解码器112_1所对应的行解码区块110_1被选择，且行解码器112_1未被选择的状况的各个信号的电压电平。当行解码器112_1所对应的行解码区块110_1被选择且行解码器112_1未被选择时，对应于行解码区块110_1的区块解码器130_1会依据存储器地址AP的第一部分AP1输出高电平的区块选择信号s_blk1至地址设定单元120_1。

此时，地址设定单元120_1对应的输出存储器地址AP的第二部分AP2至对应的控制信号产生单元114_1~114_n以作为地址参考信号s_rd11~s_rd1q，并输出低电平的预充电信号s_prch1（即致能的预充电信号s_prch1）至行解码区块110_1。

控制信号产生单元114_1会依据对应的地址参考信号s_rd11~s_rd1q产生第二控制信号s_c21~s_c23，并且第一参考信号s_ref1会根据低电平的预充电信号s_prch1而被设定为低电平。由于行解码器112_1未被选择，因此控制信号产生单元114_1受控于地址参考信号s_rd11~s_rd1q所产生第二控制信号s_c21~s_c23的至少其中之一为低电平，在此以第二控制信号s_c23为例，但本发明不以此为限。

当反相器INV接收到低电平的预充电信号s_prch1时，会输出具有高电平的第一控制信号s_c1至选择晶体管Ms的栅极，以截止选择晶体管Ms。此时，开关晶体管M3的第二源/漏极所接收的第一参考信号s_ref1会对应地被设定为低电平，但由于控制信号产生单元114_1会产生至少其中之一为低电平的第二控制信号s_c21~s_c23来截止开关晶体管M1~M3的至少其中之一，因此行解码器112_1所输出的行选择信号s_rsel11仍会被认为是高电平。

另一方面，若是行解码器112_1被选择时，则其所输出的行选择信号s_rsel11会被致能（如为低电平）。请同时参照图1、图2及图3D，其中图3D表示行解码器112_1所对应的行解码区块110_1被选择，且行解码器112_1被选择的状况的各个信号的电压电平。当行解码区块110_1被选择且行解码器112_1被选择时，地址设定单元120_1会输出低电平的预充电信号s_prch1至行解码区块110_1，而控制信号产生单元114_1会依据地址参考信号s_rd11~s_rd1q而产生皆为高电平的第二控制信号s_c21~s_c23，并且第一参考信号s_ref1会对应低电平的预充电信号s_prch1而被设定为低电平。

当反相器INV接收到低电平的预充电信号s_prch1时，会输出具有高电平的第一控制信号s_c1至选择晶体管Ms的栅极，以截止选择晶体管Ms。此时，由于第一参考信号s_ref1被设定为低电平，且第二控制信号s_c21~s_c23皆为高电平，使得开关晶体管M1~M3皆导通。因此，行选择信号s_rsel1的电压电平被下拉至接地电压GND（即低电平）。

此外，在本实施例中，各个开关晶体管M1~M3的基底可耦接至对应的第二源/漏极或耦接至接地电压GND，其中开关晶体管M1~M3的基底耦接至接地电压GND可避免各个开关晶体管M1~M3的临界电压受到第一参考信号s_ref1的电压电平变动的影响而改变。

图4为依据本发明另一实施例的行解码器的示意图。请参照图4，在本实施例中，行解码器412包括反相器INV、选择晶体管Ms以及开关晶体管M1~M3，其中选择晶体管Ms为P型晶体管且开关晶体管M1~M3为N型晶体管，其架构与操作方式大致与前述图2实施例相同。本实施例与前述图2实施例不同之处在于行解码器412是通过将开关晶体管M3的第二源/漏极耦接至反相器INV的输入端以接收预充电信号s_prch1的方式来设定第一参考信号s_ref1的电压电平。

换言之，行解码器412所接收的第一参考信号s_ref1即为预充电信号s_prch1，故在前述的操作方式中，第一参考信号s_ref1的高电平会对应至系统高电压VPP。

在此架构下，开关晶体管M1的第一源/漏极与开关晶体管M3的第二源/漏极的电压差可更进一步地趋近于0。因此，在行解码器512的电路架构下亦可有效地抑制各个开关晶体管M1~M3的次临界漏电流的问题。

值得注意的是，在第一参考信号s_ref为预充电信号s_prch1的情况下，各个第二控制信号s_c21~s_c23的高电平可对应至系统高电压VPP或晶体管导通电压VTT。此外，行解码器412的信号时序及操作方式皆可参照图2及图3A~3D的说明，故于此不再赘述。

综上所述，本发明实施例提出一种行解码电路，其在行解码器输出为高电平的行选择信号时，提供高电平的第一参考信号，藉以抑制开关晶体管可能产生的次临界漏电流。此外，本发明实施例的行解码电路亦可通过提供高电平的第二控制信号至开关晶体管的方式来防止各个开关晶体管的栅极漏电流以及栅极引发漏极漏电流，进而降低漏电流对行选择信号的电压电平的影响及降低存储器装置的功耗。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附的申请专利权利要求范围所界定者为准。

Claims (13)

1.一种行解码电路，适用于一存储器装置，包括：

多个行解码区块，分别包括多个行解码器，各该行解码器包括：

一选择晶体管，该选择晶体管的第一源/漏极耦接一系统高电压，该选择晶体管的栅极接收一第一控制信号，并且该选择晶体管的第二源/漏极输出对应的一行选择信号至该存储器装置的一存储器阵列，其中该选择晶体管为一P型晶体管；

至少一开关晶体管，多个该开关晶体管相互串联耦接于该选择晶体管的第二源/漏极与对应的一第一参考信号之间，并且多个该开关晶体管的栅极分别接收对应的一第二控制信号，其中多个该开关晶体管分别为一N型晶体管；以及

一反相器，耦接对应的行解码区块中的该多个行解码器，接收一预充电信号，并输出该第一控制信号；

其中，当该选择晶体管受控于该第一控制信号而导通时，设定该第一参考信号为高电平的该预充电信号，

其中当各该行解码器于对应的行解码区块依据一存储器地址的一第一部分而未被选择时，各该行解码器所对应的该预充电信号及对应的该第一参考信号为高电平，当各该行解码器所对应的行解码区块被选择时，各该行解码器所对应的该预充电信号及对应的该第一参考信号为低电平，

其中当各该行解码器所对应的行解码区块被选择且各该行解码器依据该存储器地址的一第二部分而未被选择时，各该行解码器所对应的该第二控制信号至少其一为低电平。

2.如权利要求1所述的行解码电路，其中各该行解码器所对应的该第一参考信号为各该行解码器所对应的该预充电信号。

3.如权利要求2所述的行解码电路，其中当各该行解码器所对应的该行解码区块未被选择时，各该行解码器所对应的该第二控制信号为低电平。

4.如权利要求2所述的行解码电路，其中当各该行解码器所对应的行解码区块未被选择时，各该行解码器所对应的该第二控制信号为高电平。

5.如权利要求1所述的行解码电路，其中该预充电信号的高电平对应于该系统高电压，该第一参考信号的高电平对应于一晶体管导通电压，且该预充电信号与该第一参考信号的低电平对应于一接地电压，其中该晶体管导通电压低于该系统高电压且高于该开关晶体管的一临界电压。

6.如权利要求5所述的行解码电路，其中当各该行解码器所对应的行解码区块未被选择时，各该行解码器所对应的该第二控制信号为低电平。

7.如权利要求5所述的行解码电路，其中当各该行解码器所对应的行解码区块未被选择时，各该行解码器所对应的该第二控制信号为高电平。

8.如权利要求1所述的行解码电路，其中当各该行解码器所对应的行解码区块被选择且各该行解码器依据该存储器地址的该第二部分而被选择时，各该行解码器所对应的该第二控制信号为高电平。

9.如权利要求8所述的行解码电路，其中该存储器地址的该第一部分为该存储器地址的一高位元部分，该存储器地址的该第二部分为该存储器地址的一低位元部分。

10.如权利要求1所述的行解码电路，其中各该行解码区块更包括多个控制信号产生单元，分别耦接对应的行解码器，各该控制信号产生单元接收多个地址参考信号，且据此输出对应的该第二控制信号。

11.如权利要求10所述的行解码电路，更包括多个地址设定单元，分别接收对应的一区块选择信号及该存储器地址的一第二部分，当各该行解码区块被选择时，各该行解码区块对应的地址设定单元受控于对应的该区块选择信号输出该存储器地址的该第二部分至对应的控制信号产生单元作为对应的该多个地址参考信号及输出低电平的预充电信号至对应的行解码区块，当各该行解码区块未被选择时，各该行解码区块对应的地址设定单元受控于对应的区块选择信号输出高电平的该地址参考信号至对应的控制信号产生单元及输出高电平的预充电信号至对应的行解码区块。

12.如权利要求11所述的行解码电路，更包括多个区块解码器，接收该存储器地址的该第一部分且分别输出对应的区块选择信号，该区块解码器依据该存储器地址的该第一部分输出低电平的该区块选择信号至对应未被选择的行解码区块的地址设定单元，且该多个区块解码器依据该存储器地址的该第一部分输出高电平的该区块选择信号至对应被选择的行解码区块的地址设定单元。

13.如权利要求1所述的行解码电路，其中各该行解码器的该开关晶体管的基底耦接一接地电压。