CN102543199B - Otp电路 - Google Patents
Otp电路 Download PDFInfo
- Publication number
- CN102543199B CN102543199B CN201010600551.3A CN201010600551A CN102543199B CN 102543199 B CN102543199 B CN 102543199B CN 201010600551 A CN201010600551 A CN 201010600551A CN 102543199 B CN102543199 B CN 102543199B
- Authority
- CN
- China
- Prior art keywords
- nmos tube
- circuit
- pulse signal
- group pulse
- reference current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Manipulation Of Pulses (AREA)
- Read Only Memory (AREA)
Abstract
本发明公开了一种OTP电路，其基准电流源电路的输入端和第一组脉冲信号相连、输出端和双稳态电压比较电路的第一输入端相连。存储单元及其选择电路的输入端分别和地址选择信号、第一组脉冲信号相连接、输出端和双稳态电压比较电路的第二输入端相连。双稳态电压比较电路的控制信号输入端分别和第二组脉冲信号、第三组脉冲信号相连。地址选择信号有效后，触发产生第一组脉冲信号并通过第一组脉冲信号使基准电流和存储单元电流接通，再触发产生第二组脉冲信号和第三组脉冲信号并通过第二组脉冲信号和第三组脉冲信号触发双稳态电压比较电路实现数据的输出。本发明能极大的降低读数据时的功耗。
Description
技术领域
本发明涉及一种半导体集成电路，特别是涉及一种OTP电路。
背景技术
OTP是一种广泛应用于集成电路设计中的非挥发性存储器件，具有工艺简单、成本低的特点。现有OTP电路一般采用电流型的灵敏放大器(SA)，即通过将存储单元电流与一路基准电流相比较读出数据。如图1所示为现有OTP电路示意图，包括基准电流源电路及其镜像电路、存储单元及选择电路、及存储单元及选择电路的镜像电路、输出电路。由基准电流源Iref和NMOS管N1串联组成所述基准电流源电路；由NMOS管N2和PMOS管P4串联组成所述基准电流源电路的镜像电路；存储单元及选择电路由PMOS管P1、PMOS管P2、NMOS管N3组成串联组成，所述PMOS管P1为一个比特的存储单元并用于存储信息；所述行地址选择信号WL连接所述PMOS管P1的栅极、所述列地址选择信号Bsel连接所述PMOS管P2de栅极，通过所述行地址选择信号WL、所述列地址选择信号Bsel选择所述存储单元及选择电路并输出一存储单元电流；所述存储单元及选择电路的镜像电路由PMOS管P3及NMOS管N4串联而成；所述基准电流源电路的镜像电路和所述存储单元及选择电路的镜像电路组成一比较电路，用于比较所述基准电流源Iref的基准电流和所述存储单元电流；所述输出电路由两个反相器串联形成，根据所述基准电流源Iref的基准电流和所述存储单元电流的比较结果在输出端Dout读出所述存储单元信息。
图1中只显示了一比特存储单元器件，实际电路中包含N比特存储单元器件。所述基准电流源Iref的基准电流为N比特存储单元电流的平均值。将基准电流与存储单元电流分别进行镜像，两路镜像电流经过比较后最终读出存储数据。现有OTP电路要求在一个读周期内保证基准电流与存储单元电流的持续稳定，因此具有较大的静态功耗，所以现有OTP电路的读功耗主要表现为静态功耗。设输出数据位为M，基准电流为N比特存储单元电流平均值的一半，每个存储单元电流值为I0，则现有OTP电路读取数据时的最大静态功耗I为：I＝(N+2M+0.5)×I0。
发明内容
本发明所要解决的技术问题是提供一种OTP电路，能极大地降低读取数据时的功耗。
为解决上述技术问题，本发明提供的OTP电路包括：基准电流源电路、存储单元及其选择电路、双稳态电压比较电路。所述基准电流源电路用于为OTP电路的读取提供一基准电流，所述基准电流源电路的输出端和所述双稳态电压比较电路的第一输入端相连，所述基准电流源电路的输入端和第一组脉冲信号相连，当所述第一组脉冲信号有效后，所述基准电流源电路的基准电流输入到所述双稳态电压比较电路中。所述存储单元及其选择电路用于存储信息，所述存储单元及其选择电路的输出端和所述双稳态电压比较电路的第二输入端相连，所述存储单元及其选择电路的输入端分别和地址选择信号、第一组脉冲信号相连接；所述第一组脉冲信号由所述地址选择信号切换时触发产生；所述地址选择信号、所述第一组脉冲信号有效后，所述存储单元及其选择电路输出一和所述存储信息相对应的存储单元电流到所述双稳态电压比较电路中。所述双稳态电压比较电路还包括控制信号输入端，所述控制信号输入端分别和第二组脉冲信号、第三组脉冲信号相连；所述第二组脉冲信号、所述第三组脉冲信号都和所述第一组脉冲信号延迟一相同时间，且所述第二种脉冲信号和所述第三组脉冲信号反相；当所述第二组脉冲信号、所述第三组脉冲信号有效后，所述双稳态电压比较电路通过比较所输入的所述基准电流和所述存储单元电流后在所述双稳态电压比较电路的输出端输出所述存储信息。
更优选择，所述基准电流源电路由串联的基准电流源、第一NMOS管、第二NMOS管组成，所述基准电流源连接在正电源电压和所述第一NMOS管的漏极之间，所述第一NMOS管的源极和所述第二NMOS管的漏极相连、所述第二NMOS管的源极和地相连；所述第一NMOS管和所述第二NMOS管的栅极都和所述第一组脉冲信号相连；所述第一NMOS管的源极作为所述基准电流源电路的输出端并和所述双稳态电压比较电路的第一输入端相连。
更优选择，所述存储单元及其选择电路由第三PMOS管、第四NMOS管、第五NMOS管和一与门组成；所述第三PMOS管为存储单元并用于存储所述存储信息；第三PMOS管、第四NMOS管、第五NMOS管形成串联结构，第三PMOS管的源极接正电源电压、所述第三PMOS管的漏极接所述第四NMOS管的漏极、所述第四NMOS管的源极接所述第五NMOS管的漏极、所述第五NMOS管的源极接地；所述第三PMOS管的栅极接行地址选择信号；所述第四NMOS管的栅极接所述与门的输出端，所述与门的两个输入端分别连接列地址选择信号和所述第一组脉冲信号；所述第五NMOS管的栅极接所述第一组脉冲信号；所述第四NMOS管的源极作为所述存储单元及其选择电路的输出端并和所述双稳态电压比较电路的第二输入端相连。
更优选择，所述双稳态电压比较电路由第一反相器、第二反相器、第六NMOS管、第七NMOS管、第一电容和第二电容组成；所述第一反相器的输入端和所述第二反相器的输出端相连、所述第一反相器的输出端和所述第二反相器的输入端相连；所述第六NMOS管的漏极和所述第一反相器的输入端相连、所述第六NMOS管的源极接地、所述第一电容连接在所述第六NMOS管的栅极和地之间；所述第七NMOS管的漏极和所述第一反相器的输出端相连、所述第七NMOS管的源极接地、所述第二电容连接在所述第七NMOS管的栅极和地之间；所述第一反相器包括两个控制信号输入端并分别和所述第二组脉冲信号和所述第三组脉冲信号相连、所述第二反相器包括两个控制信号输入端并分别和所述第二组脉冲信号和所述第三组脉冲信号相连；所述第六NMOS管的栅极作为所述双稳态电压比较电路的第一输入端、所述第七NMOS管的栅极作为所述双稳态电压比较电路的第二输入端、所述第一反相器的输出端作为所述双稳态电压比较电路的输出端。
和现有OTP电路要求在一个读周期内保证基准电流与存储单元电流的持续稳定而产生较大功耗相比，本发明通过序列脉冲即所述第一组脉冲信号、所述第二组脉冲信号和所述第三组脉冲信号的设置，能够在读取数据时对所述OTP电路的各组成电路分阶段控制，从而能大大降低读数据时的功耗。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有OTP电路示意图；
图2是本发明实施例OTP电路示意图；
图3是本发明实施例OTP电路读数据时序列脉冲时序图。
具体实施方式
如图2所示，是本发明实施例OTP电路示意图，本发明实施例OTP电路包括：基准电流源电路、存储单元及其选择电路、双稳态电压比较电路。
所述基准电流源电路由串联的基准电流源Iref、第一NMOS管M1、第二NMOS管M2组成，所述基准电流源Iref连接在正电源电压VDD和所述第一NMOS管M1的漏极之间，所述第一NMOS管M1的源极和所述第二NMOS管M2的漏极相连、所述第二NMOS管M2的源极和地相连；所述第一NMOS管M1和所述第二NMOS管M2的栅极都和所述第一组脉冲信号EN1相连；所述第一NMOS管M1的源极作为所述基准电流源电路的输出端并和所述双稳态电压比较电路的第一输入端相连。所述基准电流源电路用于为OTP电路的读取提供一基准电流。当所述第一组脉冲信号EN1有效后，所述基准电流源电路的基准电流输入到所述双稳态电压比较电路中。
所述存储单元及其选择电路由第三PMOS管M3、第四NMOS管M4、第五NMOS管M5和一与门And组成。所述第三PMOS管M3为存储单元并用于存储所述存储信息，图3中只显示了1比特存储单元。第三PMOS管M3、第四NMOS管M4、第五NMOS管M5形成串联结构，第三PMOS管M3的源极接正电源电压VDD、所述第三PMOS管M3的漏极接所述第四NMOS管M4的漏极、所述第四NMOS管M4的源极接所述第五NMOS管M5的漏极、所述第五NMOS管M5的源极接地；所述第三PMOS管M3的栅极接行地址选择信号WL；所述第四NMOS管M4的栅极接所述与门And的输出端，所述与门And的两个输入端分别连接列地址选择信号Bsel和所述第一组脉冲信号EN1；所述第五NMOS管M5的栅极接所述第一组脉冲信号EN1；所述第四NMOS管M4的源极作为所述存储单元及其选择电路的输出端并和所述双稳态电压比较电路的第二输入端相连。所述行地址选择信号WL和所述列地址选择信号Bsel组成地址选择信号Address，所述地址选择信号Address、所述第一组脉冲信号EN1有效后，所述存储单元及其选择电路输出一和所述存储信息相对应的存储单元电流到所述双稳态电压比较电路中。
所述双稳态电压比较电路由第一反相器INV1、第二反相器INV2、第六NMOS管M6、第七NMOS管M7、第一电容C1和第二电容C2组成。所述第一反相器INV1的输入端和所述第二反相器INV2的输出端相连、所述第一反相器INV1的输出端和所述第二反相器INV2的输入端相连。所述第六NMOS管M6的漏极和所述第一反相器INV1的输入端相连、所述第六NMOS管M6的源极接地、所述第一电容C1连接在所述第六NMOS管M6的栅极和地之间。所述第七NMOS管M7的漏极和所述第一反相器INV1的输出端相连、所述第七NMOS管M7的源极接地、所述第二电容C2连接在所述第七NMOS管M7的栅极和地之间。所述第一反相器INV1包括两个控制信号输入端并分别和所述第二组脉冲信号EN2和所述第三组脉冲信号EN3相连、所述第二反相器INV2包括两个控制信号输入端并分别和所述第二组脉冲信号EN2和所述第三组脉冲信号EN3相连。所述第六NMOS管M6的栅极作为所述双稳态电压比较电路的第一输入端、所述第七NMOS管M7的栅极作为所述双稳态电压比较电路的第二输入端、所述第一反相器INV1的输出端作为所述双稳态电压比较电路的输出端Dout。当所述第二组脉冲信号EN2、所述第三组脉冲信号EN3有效后，所述双稳态电压比较电路通过比较所输入的所述基准电流和所述存储单元电流后在所述双稳态电压比较电路的输出端Dout输出所述存储信息。
如图3所示，为本发明实施例OTP电路读数据时序列脉冲时序图。所述地址选择信号Address的地址周期为Tcy。所述地址选择信号Address切换时触发产生所述第一组脉冲信号EN1，所述第一组脉冲信号EN1的脉冲宽度为Tw，Td1为所述地址选择信号Address切换到所述第一组脉冲信号EN1的上升沿之间的延时，Td1用于保证所述地址选择信号Address完全建立。所述第二组脉冲信号EN2、所述第三组脉冲信号EN3都和所述第一组脉冲信号EN1延迟一相同时间Td2，且所述第二种脉冲信号和所述第三组脉冲信号EN3反相。
结合图2、图3所示可知，在读数据时，当所述地址选择信号Address有效后，延时一时间Td1后所述第一组脉冲信号EN1接着有效即变为高电平1，被选择的所述存储单元及其选择电路的第三PMOS管M3、第四NMOS管M4、第五NMOS管M5都接通并输出一存储单元电流；同时所述基准电流源电路的第一NMOS管M1、第二NMOS管M2也分别接通并输出一基准电流。所述基准电流和所述存储单元电流分别对所述第一电容C1、所述第二电容C2充电也即为分别对所述第六NMOS管M6、第七NMOS管M7的栅极充电，充电时间为TW，由于所述基准电流和所述存储单元电流不同，最后得到的所述第六NMOS管M6、第七NMOS管M7栅极电位也不同。再延时Td2后，所述所述第二组脉冲信号EN2、所述第三组脉冲信号EN3有效且分别为高电平1和低电平-1，同时触发所述第一反相器INV1、和所述第二反相器INV2，从而触发所述双稳态电压比较电路按照其第一输入端和第二输入端的电压进行存储信息输出即最终在输出端Dout实现读1或读0的输出。
由图3可知，本发明实施例在读取数据一个周期Tcy中，只有在所述第一组脉冲信号EN1有效期间即Tw期间，所述基准电流和所述存储单元电流才分别接通，故本发明能极大的降低读数据时的功耗。设输出数据位为M，基准电流为N比特存储单元电流平均值的一半，每个存储单元电流值为I0，则在一个地址变换周期内静态功耗为I＝(M+N+0.5)×I0×Tw/Tcy，Tw＜＜Tcy。与现有OTP电路相比，极大地降低了读数据时的功耗。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (2)
1.一种OTP电路，其特征在于，包括：基准电流源电路、存储单元及其选择电路、双稳态电压比较电路；
所述基准电流源电路用于为OTP电路的读取提供一基准电流，所述基准电流源电路的输出端和所述双稳态电压比较电路的第一输入端相连，所述基准电流源电路的输入端和第一组脉冲信号相连，当所述第一组脉冲信号有效后，所述基准电流源电路的基准电流输入到所述双稳态电压比较电路中；
所述存储单元及其选择电路用于存储信息，所述存储单元及其选择电路的输出端和所述双稳态电压比较电路的第二输入端相连，所述存储单元及其选择电路的输入端分别和地址选择信号、第一组脉冲信号相连接；所述第一组脉冲信号由所述地址选择信号切换时触发产生；所述地址选择信号、所述第一组脉冲信号有效后，所述存储单元及其选择电路输出一和所述存储信息相对应的存储单元电流到所述双稳态电压比较电路中；
所述双稳态电压比较电路还包括控制信号输入端，所述控制信号输入端分别和第二组脉冲信号、第三组脉冲信号相连；所述第二组脉冲信号、所述第三组脉冲信号都和所述第一组脉冲信号延迟一相同时间，且所述第二组脉冲信号和所述第三组脉冲信号反相；当所述第二组脉冲信号、所述第三组脉冲信号有效后，所述双稳态电压比较电路通过比较所输入的所述基准电流和所述存储单元电流后在所述双稳态电压比较电路的输出端输出所述存储信息；
所述存储单元及其选择电路由第三PMOS管、第四NMOS管、第五NMOS管和一与门组成；所述第三PMOS管为存储单元并用于存储所述存储信息；第三PMOS管、第四NMOS管、第五NMOS管形成串联结构，第三PMOS管的源极接正电源电压、所述第三PMOS管的漏极接所述第四NMOS管的漏极、所述第四NMOS管的源极接所述第五NMOS管的漏极、所述第五NMOS管的源极接地；所述第三PMOS管的栅极接行地址选择信号；所述第四NMOS管的栅极接所述与门的输出端，所述与门的两个输入端分别连接列地址选择信号和所述第一组脉冲信号；所述第五NMOS管的栅极接所述第一组脉冲信号；所述第四NMOS管的源极作为所述存储单元及其选择电路的输出端并和所述双稳态电压比较电路的第二输入端相连；
所述双稳态电压比较电路由第一反相器、第二反相器、第六NMOS管、第七NMOS管、第一电容和第二电容组成；所述第一反相器的输入端和所述第二反相器的输出端相连、所述第一反相器的输出端和所述第二反相器的输入端相连；所述第六NMOS管的漏极和所述第一反相器的输入端相连、所述第六NMOS管的源极接地、所述第一电容连接在所述第六NMOS管的栅极和地之间；所述第七NMOS管的漏极和所述第一反相器的输出端相连、所述第七NMOS管的源极接地、所述第二电容连接在所述第七NMOS管的栅极和地之间；所述第一反相器包括两个控制信号输入端并分别和所述第二组脉冲信号和所述第三组脉冲信号相连、所述第二反相器包括两个控制信号输入端并分别和所述第二组脉冲信号和所述第三组脉冲信号相连；所述第六NMOS管的栅极作为所述双稳态电压比较电路的第一输入端、所述第七NMOS管的栅极作为所述双稳态电压比较电路的第二输入端、所述第一反相器的输出端作为所述双稳态电压比较电路的输出端。
2.如权利要求1所述OTP电路，其特征在于：所述基准电流源电路由串联的基准电流源、第一NMOS管、第二NMOS管组成，所述基准电流源连接在正电源电压和所述第一NMOS管的漏极之间，所述第一NMOS管的源极和所述第二NMOS管的漏极相连、所述第二NMOS管的源极和地相连；所述第一NMOS管和所述第二NMOS管的栅极都和所述第一组脉冲信号相连；所述第一NMOS管的源极作为所述基准电流源电路的输出端并和所述双稳态电压比较电路的第一输入端相连。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201010600551.3A CN102543199B (zh) | 2010-12-22 | 2010-12-22 | Otp电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201010600551.3A CN102543199B (zh) | 2010-12-22 | 2010-12-22 | Otp电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102543199A CN102543199A (zh) | 2012-07-04 |
| CN102543199B true CN102543199B (zh) | 2015-06-03 |
Family
ID=46349889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201010600551.3A Active CN102543199B (zh) | 2010-12-22 | 2010-12-22 | Otp电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102543199B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111585546B (zh) * | 2020-04-09 | 2022-06-07 | 北京大学 | 基于阻变存储器的非挥发性锁存器电路及操作方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1434452A (zh) * | 2002-01-23 | 2003-08-06 | 旺宏电子股份有限公司 | 低功率的锁相感测放大器及将信号锁相感测放大的方法 |
| CN1971754A (zh) * | 2005-11-25 | 2007-05-30 | 上海贝岭股份有限公司 | 一种存储器读放电路 |
| CN101807434A (zh) * | 2009-02-18 | 2010-08-18 | 精工电子有限公司 | 数据读出电路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102006022867B4 (de) * | 2006-05-16 | 2009-04-02 | Infineon Technologies Ag | Ausleseschaltung für oder in einem ROM-Speicher und ROM-Speicher |
| US8254178B2 (en) * | 2007-08-27 | 2012-08-28 | Infineon Technologies Ag | Self-timed integrating differential current |
| CN101546604A (zh) * | 2009-04-29 | 2009-09-30 | 深圳市远望谷信息技术股份有限公司 | 应用于eeprom的灵敏放大器 |
-
2010
- 2010-12-22 CN CN201010600551.3A patent/CN102543199B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1434452A (zh) * | 2002-01-23 | 2003-08-06 | 旺宏电子股份有限公司 | 低功率的锁相感测放大器及将信号锁相感测放大的方法 |
| CN1971754A (zh) * | 2005-11-25 | 2007-05-30 | 上海贝岭股份有限公司 | 一种存储器读放电路 |
| CN101807434A (zh) * | 2009-02-18 | 2010-08-18 | 精工电子有限公司 | 数据读出电路 |
Non-Patent Citations (1)
| Title |
|---|
| A High-Speed CMOS Comparator with 8-b Resolution;G.M.YIN,F.Op"t Eynde,and W.Sansen;《IEEE JOURNAL OF SOLID-STATE CIRCUITS》;19920228;第27卷(第2期);208-211页 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102543199A (zh) | 2012-07-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104966532A (zh) | 一次性可编程存储单元及电路 | |
| JP2009211733A (ja) | 磁気記憶装置 | |
| CN104112466A (zh) | 一种应用于mtp存储器的灵敏放大器 | |
| CN102930891A (zh) | 读出电路 | |
| CN101873125A (zh) | 一种复位电路 | |
| CN102034533A (zh) | 具有复位功能的静态随机存储单元 | |
| CN104751891A (zh) | 读操作时间控制电路 | |
| CN105741870A (zh) | 一种基于忆阻的非易失性d触发器电路 | |
| CN104217752A (zh) | 多端口存储器系统和用于多端口存储器的写电路和读电路 | |
| US20150078102A1 (en) | Nonvolatile semiconductor memory device and data transmission method | |
| CN101546604A (zh) | 应用于eeprom的灵敏放大器 | |
| CN102543199B (zh) | Otp电路 | |
| CN202018827U (zh) | 适用于存储器的反熔丝存储单元 | |
| CN103426465B (zh) | 存储器比较刷新电路模块 | |
| US9514812B2 (en) | Apparatus and method for reading a storage device with a ring oscillator and a time-to-digital circuit | |
| CN102354520A (zh) | 低功耗读出放大器 | |
| CN103886895A (zh) | 一种静态随机存取存储器时序控制电路 | |
| CN203799667U (zh) | 一种低写功耗的两端口静态随机存储器 | |
| CN103378833B (zh) | 开关电路 | |
| CN106898382B (zh) | 存储器的读取电路及其读取方法 | |
| CN103915115B (zh) | 行解码电路 | |
| CN102005249B (zh) | 一种otp eprom读取电路 | |
| CN106160704A (zh) | 非易失性t触发器电路 | |
| CN104751877A (zh) | 六个晶体管的静态随机存取存储器单元 | |
| CN205384877U (zh) | 一种基于忆阻的非易失性d触发器电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING Free format text: FORMER OWNER: HUAHONG NEC ELECTRONICS CO LTD, SHANGHAI Effective date: 20140116 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| COR | Change of bibliographic data |
Free format text: CORRECT: ADDRESS; FROM: 201206 PUDONG NEW AREA, SHANGHAI TO: 201203 PUDONG NEW AREA, SHANGHAI |
|
| TA01 | Transfer of patent application right |
Effective date of registration: 20140116 Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399 Applicant after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation Address before: 201206, Shanghai, Pudong New Area, Sichuan Road, No. 1188 Bridge Applicant before: Shanghai Huahong NEC Electronics Co., Ltd. |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |