CN103426465B - 存储器比较刷新电路模块 - Google Patents
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Abstract
本发明涉及智能设备存储器比较刷新电路，公开了一种低功耗存储器实时刷新电路模块。它包括地址译码器、时钟控制单元、刷新单元、基准单元、冗余单元、比较单元，它与存储器相连接，存储器包括多个存储体，每个所述存储体的一侧均设有一个所述冗余单元，冗余单元将检测到的对应存储体因温度变化而引起的电平信号的变化传输给比较单元，比较单元将该信号与基准单元的电平信号进行比较，当该电平信号低于基准单元的电平信号时，地址译码器的使能信号有效，地址译码器将需要刷新的单元译码，传输到刷新电路，刷新电路工作，存储体得到刷新。在本发明中，由于冗余单元能够及时检测到存储体电平的变化，因此刷新电路模块的功耗显著降低。
Description
技术领域
本发明属于电子电路技术领域，涉及智能设备存储器比较刷新电路，具体说是基于智能设备存储器因漏电流而使得存储信息失效而设计的一种低功耗实时刷新电路模块。
背景技术
随着集成电路的发展，智能设备的存储器由最初的六管单元到现在的单管存储器，存储器的容量越来越大，体积越来越小，由于存储器漏电流的影响，容易引起存储信息失效，因此实时刷新电路的功耗较大。为使刷新电路的功耗降低，因特尔公司提出了双管增益存储单元结构，旨在促使存储信息时间得以延长，这样也就增加了刷新时间，使得刷新功耗降低，但是这项改进仍然存在刷新电路功耗较大的问题。
发明内容
本发明的目的是提供一种存储器比较刷新电路模块，以解决智能设备存储器实时刷新电路模块功耗大的问题。
为解决上述技术问题，本发明所采取的技术方案如下：
一种存储器比较刷新电路模块，它与存储器相连接，存储器包括多个存储体，它包括地址译码器、时钟控制单元、刷新电路，它还包括基准单元、由多个冗余单元组成的冗余电路、由多个比较单元组成的比较电路，每个所述存储体的一侧均设有一个所述冗余单元，所述冗余单元与所述时钟控制单元相连接，所述冗余单元与所述比较单元相连接，所述比较单元与所述基准单元相连接，所述比较单元与所述地址译码器相连接，所述地址译码器与所述刷新电路相连接，所述刷新电路与所述存储器相连接。
所述比较单元的数量与所述冗余单元的数量相等，且一一对应连接，所述冗余单元由一个第二MOS管组成，所述比较单元由一个第三MOS管组成，所述第二MOS管的漏极与所述第三MOS管的栅极相连接。
所述时钟控制单元包括第五MOS管、第六MOS管，所述第五MOS管的栅极与所述第六MOS管的栅极相连接，为时钟信号CLK的输入端，所述第六MOS管的源极接地。
所述基准单元包括第一MOS管、第四MOS管，所述第一MOS管的栅极与所述第四MOS管的栅极相连接，所述第一MOS管的漏极与所述第四MOS管的漏极相连接，所述第一MOS管的源极与所述第五MOS管的漏极相连接，所述第四MOS管的源极与所述第六MOS管的漏极相连接，所述基准单元的输出电平信号始终处于高电平状态。
所述第二MOS管的源极与所述第五MOS管的源极相连接，所述第二MOS管的栅极与所述刷新电路相连接，所述第三MOS管的源极与所述第五MOS管的漏极相连接，所述第三MOS管的漏极与所述第一MOS管的漏极、所述第四MOS管的漏极相连接，所述第三MOS管的漏极与所述地址译码器相连接。
所述第二MOS管为PMOS管，所述第三MOS管为PMOS管。
所述第一MOS管为PMOS管，所述第四MOS管为NMOS管。
所述第五MOS管为PMOS管，所述第六MOS管为NMOS管。
本发明以因特尔公司的智能设备存储器的核心存储单元为存储体基本结构，为使刷新单元功耗进一步降低，采用分块加入比较器的方法。将存储器按照其布局划分为多个存储体，在每个存储体的旁边设置一个冗余单元，该冗余单元由一个PMOS管构成，在冗余单元中电荷存储时间较核心存储结构对温度的敏感程度更为灵敏，一旦由于温度原因致使存储体漏电流增加，则该存储体所对应的冗余单元MOS管电平降低；由于存储体是也由MOS管构成，亚阈值漏电是使得信息失效的主要原因，温度越高亚阈值漏电越大，信息失效也就越快，而存储体边界处由于温度高，亚阈值漏电严重，信息也就较易失效，原来存储的高电平逐渐降低，当低于基准电平时，意味着存储体必须刷新；冗余单元将检测到的电平信号传输给比较单元，比较单元将该电平信号与基准单元的电平信号进行比较，当该电平信号低于基准单元的电平信号时，该存储体需要刷新，地址译码器的使能信号有效，地址译码器将需要刷新的存储体地址进行译码，传输到刷新电路，刷新电路工作，该存储体得到刷新。在本发明中，由于冗余单元能够及时检测到存储体电平的变化，因此刷新电路模块的功耗显著降低。
附图说明
图1是本发明的连接框图；
图2是本发明的连接电路示意图；
图3是冗余单元、存储体、存储器之间的位置关系图；
图4是核心存储单元示意图；
图中：1、基准单元，2、冗余单元，3、比较单元，4、地址译码器，5、时钟控制单元，6、刷新电路，7、存储器，8、存储体、9、冗余电路，10、比较电路。
具体实施方式
下面结合附图及实施例对本发明作进一步详细的说明。
如图1至图3所示的存储器比较刷新电路模块，它与存储器7相连接，存储器7包括多个存储体8，它包括地址译码器4、时钟控制单元5、刷新电路6，它还包括基准单元1、由多个冗余单元2组成的冗余电路9、由多个比较单元3组成的比较电路10，每个所述存储体8的一侧均设有一个冗余单元2，冗余单元2与时钟控制单元5相连接，冗余单元2与比较单元3相连接，比较单元3与基准单元1相连接，比较单元3与地址译码器4相连接，地址译码器4与刷新电路6相连接，刷新电路6与存储器7相连接。
比较单元3的数量与冗余单元2的数量相等，且一一对应连接，冗余单元2由一个第二MOS管Q2组成，比较单元3由一个第三MOS管Q3组成，第二MOS管Q2的漏极与第三MOS管Q3的栅极相连接。
时钟控制单元5包括第五MOS管Q5、MOS管Q6，第五MOS管Q5的栅极与第六MOS管Q6的栅极相连接，为时钟信号CLK的输入端，第六MOS管Q6的源极接地。
基准单元1包括第一MOS管Q1、第四MOS管Q4，第一MOS管Q1的栅极与第四MOS管Q4的栅极相连接，第一MOS管Q1的漏极与第四MOS管Q4的漏极相连接，第一MOS管Q1的源极与第五MOS管Q5的漏极相连接，第四MOS管Q4的源极与第六MOS管Q6的漏极相连接，基准单元1的输出电平信号始终处于高电平状态。
第二MOS管Q2的源极与第五MOS管Q5的源极相连接，第二MOS管Q2的栅极与刷新电路6相连接，第三MOS管Q3的源极与第五MOS管Q5的漏极相连接，第三MOS管Q3的漏极与第一MOS管Q1的漏极、第四MOS管Q4的漏极相连接，第三MOS管Q3的漏极与地址译码器4相连接。
第一MOS管Q1、第二MOS管Q2，第三MOS管Q3、第五MOS管Q5为PMOS管，第四MOS管Q4、第六MOS管Q6为NMOS管。
实施例1
将200G的存储器分割为200个存储体8，在每个存储体8的旁边设置1个冗余单元2第二MOS管Q2；当时钟CLK信号为低电平时，输入电源Vcc给第五MOS管Q5充电，使得输出电压Vout端为高电平；由于基准单元1的输出电压始终处在高电平状态，因此第一MOS管Q1始终处在截止状态；冗余单元2第二MOS管Q2的输出电平信号为高电平，比较单元3中的第三MOS管Q3处于截止状态，输出电压Vout端没有放电通路并保持高电平不变。
当某个存储体8的温度升高，致使其漏电流增加时，对应的冗余单元2的第二MOS管Q2的电压降低，在时钟CLK信号为高电平即求值阶段时，输出电压Vout通过第三MOS管Q3、第四MOS管Q4和第六MOS管Q6放电，输出电压Vout变为低电平，该电平触发地址译码器4的使能信号，地址译码器4通过译码将需要刷新的存储体8的地址信息传递给刷新电路6，刷新电路6根据地址信息完成对存储体8的刷新作业。
Claims (6)
1.一种存储器比较刷新电路模块，它与存储器（7）相连接，存储器（7）包括多个存储体（8），它包括地址译码器（4）、时钟控制单元（5）、刷新电路（6），其特征在于：它还包括基准单元（1）、由多个冗余单元（2）组成的冗余电路（9）、由多个比较单元（3）组成的比较电路（10），每个所述存储体（8）的一侧均设有一个所述冗余单元（2），所述冗余单元（2）与所述时钟控制单元（5）相连接，所述冗余单元（2）与所述比较单元（3）相连接，所述比较单元（3）与所述基准单元（1）相连接，所述比较单元（3）与所述地址译码器（4）相连接，所述地址译码器（4）与所述刷新电路（6）相连接，所述刷新电路（6）与所述存储器（7）相连接；所述比较单元（3）的数量与所述冗余单元（2）的数量相等，且一一对应连接，所述冗余单元（2）由一个第二MOS管（Q2）组成，所述比较单元（3）由一个第三MOS管（Q3）组成，所述第二MOS管（Q2）的漏极与所述第三MOS管（Q3）的栅极相连接；所述第二MOS管（Q2）的源极与第五MOS管（Q5）的源极相连接，所述第二MOS管（Q2）的栅极与所述刷新电路（6）相连接，所述第三MOS管（Q3）的源极与所述第五MOS管（Q5）的漏极相连接，所述第三MOS管（Q3）的漏极与第一MOS管（Q1）的漏极、第四MOS管（Q4）的漏极相连接，所述第三MOS管（Q3）的漏极与所述地址译码器（4）相连接；冗余单元将检测到的电平信号传输给比较单元，比较单元将该电平信号与基准单元的电平信号进行比较，当该电平信号低于基准单元的电平信号时，该存储体需要刷新，地址译码器的使能信号有效，地址译码器将需要刷新的存储体地址进行译码，传输到刷新电路，刷新电路工作，该存储体得到刷新。
2.根据权利要求1所述的存储器比较刷新电路模块，其特征在于：所述时钟控制单元（5）包括第五MOS管（Q5）、第六MOS管（Q6），所述第五MOS管（Q5）的栅极与所述第六MOS管（Q6）的栅极相连接，为时钟信号CLK的输入端，所述第六MOS管（Q6）的源极接地。
3.根据权利要求2所述的存储器比较刷新电路模块，其特征在于：所述基准单元（1）包括第一MOS管（Q1）、第四MOS管（Q4），所述第一MOS管（Q1）的栅极与所述第四MOS管（Q4）的栅极相连接，所述第一MOS管（Q1）的漏极与所述第四MOS管（Q4）的漏极相连接，所述第一MOS管（Q1）的源极与所述第五MOS管（Q5）的漏极相连接，所述第四MOS管（Q4）的源极与所述第六MOS管（Q6）的漏极相连接，所述基准单元（1）的输出电平信号始终处于高电平状态。
4.根据权利要求3所述的存储器比较刷新电路模块，其特征在于：所述第二MOS管（Q2）为PMOS管，所述第三MOS管（Q3）为PMOS管。
5.根据权利要求4所述的存储器比较刷新电路模块，其特征在于：所述第一MOS管（Q1）为PMOS管，所述第四MOS管（Q4）为NMOS管。
6.根据权利要求5所述的存储器比较刷新电路模块，其特征在于：所述第五MOS管（Q5）为PMOS管，所述第六MOS管（Q6）为NMOS管。
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