CN102760486A - Sram存储单元及存储阵列 - Google Patents
Sram存储单元及存储阵列 Download PDFInfo
- Publication number
- CN102760486A CN102760486A CN201210254347XA CN201210254347A CN102760486A CN 102760486 A CN102760486 A CN 102760486A CN 201210254347X A CN201210254347X A CN 201210254347XA CN 201210254347 A CN201210254347 A CN 201210254347A CN 102760486 A CN102760486 A CN 102760486A
- Authority
- CN
- China
- Prior art keywords
- circuit
- sram
- unit
- cell
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
本发明公开了一种SRAM存储单元，涉及计算机存储技术领域，包括：单元选中电路及与所述单元选中模块连接的存储电路，还包括：与所述存储电路连接的下拉电路，所述下拉电路用于将所述存储电路中的数据读出。本发明还公开了一种由上述SRAM存储单元组成的存储阵列。本发明通过在SRAM存储单元中设置单独的下拉电路，通过该电路将SRAM存储单元的数据读出来，因此，在读操作时不再需要使用较高电平，即不需要为该单元提供不同的内部电源电压，这会很大程度上降低了SRAM电路设计的复杂度。
Description
技术领域
本发明涉及计算机存储技术领域，特别涉及一种SRAM存储单元及存储阵列。
背景技术
近年来，便携式电子产品的飞速发展，使低功耗需求成为集成电路设计的主要问题。由静态随机存储器（Static Random AccessMemory，SRAM）构成的高速缓冲存储器（Cache）作为片上系统的必不可少的一部分，其性能对整个芯片起着至关重要的作用。有研究表明，芯片内Cache所消耗的功耗大约占芯片总功耗的40%~50%，因此，降低SRAM功耗，也逐步成为SRAM设计的重要目标。
考虑到电源电压与功耗的平方关系，降低电源电压成为降低SRAM功耗的主要手段。然而，随着电源电压的降低以及CMOS器件尺寸变小，传统6管SRAM单元会出现稳定性差，假读等问题，很难被用于低电压应用。文献[1]中提出一种8管SRAM单元结构，如图1所示，该结构在原6管单元基础上，添加PMOS管P3和NMOS管N5，构成一个反相器，并以其输出连接到门管N3和N4的栅极。反相器及门管N3和N4构成单元选中电路，用于选择单个存储单元进行读写。SRAM存储单元内部P1、N1和P2、N2构成互耦反相器，即存储电路。
反相器控制SRAM单元的读和写操作。其中CS为单元所在单元列的列选择信号，WL为单元所在行的字线（在此设计中，WL为低电平有效）。Cell_Supply为单元提供动态电源电压。该单元工作原理如下：
当单元处于稳定状态时，WL=“1”，CS=“0”，C1输出为低电平，门管N3和N4截止，单元内部P1、N1和P2、N2构成互耦反相器，保存单元存储内容；
当对单元进行写操作时，WL=“0”，CS=“1”，C1输出高电平，门管N3和N4导通，要写入的数据经过BL和/BL写入到单元内部；
当对单元进行读操作时，WL=“0”，CS=“1”，C1输出高电平，门管N3和N4导通，单元内数据通过门管N3和N4读出到BL和/BL（“/”表示BL非）上，考虑到BL和/BL上电荷会通过门管N3和N4输入到单元内部，进而影响原存储节点（D和/D）的存储值，进而影响单元稳定性，因此，当进行读操作时，Cell_Supply会提高一个较高的电源电压电平，以提高该单元稳定性。
如上所述，在进行读写操作时，只有被选中单元的行选和列选才会同时有效，也即只有该单元的门管N3和N4控制信号C1才会输出高电平，进而完成读写操作，而其他单元C1均为0，单元不会受到影响，因此，该种设计也有效地解决了假读问题。
虽然文献[1]中的8管SRAM单元能够有效地解决假读问题，且在一定程度上提高了单元读操作时的稳定性。然而，由于对该种单元进行读操作时，需要使用较高电平，也即需要根据单元不同状态，为该单元提供不同的内部电源电压，这会很大程度上增加了SRAM电路设计的复杂度。
参考文献[1]：Rajiv V.Joshi,Rouwaida Kanj,and Vinod Ramadurai“A Novel Column-Decoupled 8T Cell for Low-Power Differential andDomino-Based SRAM Design”IEEE TRANSACTIONS ON VERYLARGE SCALE INTEGRATION(VLSI)SYSTEMS,VOL.19,NO.5,MAY2011。
发明内容
（一）要解决的技术问题
本发明要解决的技术问题是：如何降低SRAM电路设计的复杂度。
（二）技术方案
为解决上述技术问题，本发明提供了一种SRAM存储单元，包括：单元选中电路及与所述单元选中电路连接的存储电路，还包括：与所述存储电路连接的下拉电路，所述下拉电路用于将所述存储电路中的数据读出。
其中，所述下拉电路包括：下拉MOS管和数据读出位线，所述下拉MOS管的栅极连接所述存储电路的数据存储节点，源极用于连接低电平，漏极连接所述数据读出位线。
其中，所述下拉MOS管为NMOS管。
本发明还提供了一种SRAM存储阵列，包括若干上述的SRAM存储单元组成的阵列，还包括：读字线及与阵列中每行SRAM存储单元的下拉电路连接的读控制MOS管，所述读控制MOS管的栅极连接所述读字线，漏极连接所述下拉电路，源极接地。
其中，所述读控制MOS管为NMOS管。
（三）有益效果
本发明通过在SRAM存储单元中设置单独的下拉电路，通过该电路将SRAM存储单元的数据读出来，因此，在读操作时不再需要使用较高电平，即不需要为该单元提供不同的内部电源电压，这会很大程度上降低了SRAM电路设计的复杂度。
附图说明
图1是现有技术中的一种SRAM存储单元结构示意图；
图2是本发明实施例的一种SRAM存储单元结构示意图；
图3是由图2中SRAM存储单元组成的存储阵列结构示意图。
具体实施方式
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
本发明提出的SRAM存储单元为9管单元结构，是在图1中8管结构上的改进结构。如图2所示，本发明的SRAM存储单元和8管结构的SRAM存储单元结构基本相同，不同之处在于在数据存储节点Q连接一个下拉MOS管N6即及数据读出位线RBL形成的下拉电路。下拉MOS管N6的栅极连接数据存储节点Q，漏极连接数据读出位线RBL，源极用于连接低电平，当需要读出数据时控制源极连接至低电平。其中N6为NMOS管，也可以是PMOS管和反相器实现。
以该种SRAM存储单元实现的SRAM存储阵列布局如图3所示，包括若干上述的SRAM存储单元组成的阵列Cell，还包括：读字线RWL及与阵列中每行SRAM存储单元的下拉电路连接的读控制MOS管Nread管，即每个SRAM存储单元相当于都连接了一个Nread管。该Nread管的栅极连接读字线RWL，漏极连接下拉电路（即N6管的源极），源极接地。其中，Nread管为NMOS管，也可以是PMOS管和反相器实现。
该SRAM存储单元采用读写分离方式，其中WBL、/WBL、WWL以及CS用于控制写操作，RBL以及RWL用于控制读操作。其工作方式如下：
当单元处于稳定状态时，WWL=“1”，CS=“0”（P3截止，N5导通），单元所在行的RWL=“0”，C1输出为低电平，门管N3和N4截止，单元内部P1、N1和P2、N2构成互耦反相器，保存单元存储内容；
当对单元进行写操作时，WWL=“0”，CS=“1”（P3导通，N5截止），单元所在行的RWL=“0”，C1输出高电平，门管N3和N4导通，要写入的数据经过WBL和/WBL写入到单元内部；
当对单元进行读操作时，WWL=“1”，CS=“0”，读位线RBL预充至VDD，单元所在行的RWL=“1”，C1输出低电平，门管N3和N4截止。由于单元所在行的RWL=“1”，Nread管导通，单元通过NMOS管N6与Nread形成串联下拉通路，由单元内部存储数据控制RBL充电或放电，从而将存储数据读出到RBL，且由于门管N3和N4截止，单元内数据不受WBL和/WBL上预充电荷的影响，此时，其静态噪声容限与单元处于稳定状态时静态噪声容限一致，由单元内部两个互耦的反相器决定，因此单元具有较高的稳定性。
同样，由于写操作时，只有行和列同时被选中单元的门管N3和N4才会导通，因此，其它单元不会产生假读现象。此外，本文中的设计保证了单元的高稳定性，且不需要使用两个电源电压，大大降低了原电路的复杂度。
以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。
Claims (5)
1.一种SRAM存储单元，包括：单元选中电路及与所述单元选中电路连接的存储电路，其特征在于，还包括：与所述存储电路连接的下拉电路，所述下拉电路用于将所述存储电路中的数据读出。
2.如权利要求1所述的SRAM存储单元，其特征在于，所述下拉电路包括：下拉MOS管和数据读出位线，所述下拉MOS管的栅极连接所述存储电路的数据存储节点，源极用于连接低电平，漏极连接所述数据读出位线。
3.如权利要求2所述的SRAM存储单元，其特征在于，所述下拉MOS管为NMOS管。
4.一种SRAM存储阵列，其特征在于，包括若干如权利要求1~3中任一项所述的SRAM存储单元组成的阵列，还包括：读字线及与阵列中每行SRAM存储单元的下拉电路连接的读控制MOS管，所述读控制MOS管的栅极连接所述读字线，漏极连接所述下拉电路，源极接地。
5.如权利要求4所述的SRAM存储阵列，其特征在于，所述读控制MOS管为NMOS管。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210254347XA CN102760486A (zh) | 2012-07-20 | 2012-07-20 | Sram存储单元及存储阵列 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210254347XA CN102760486A (zh) | 2012-07-20 | 2012-07-20 | Sram存储单元及存储阵列 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN102760486A true CN102760486A (zh) | 2012-10-31 |
Family
ID=47054914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210254347XA Pending CN102760486A (zh) | 2012-07-20 | 2012-07-20 | Sram存储单元及存储阵列 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102760486A (zh) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103578530A (zh) * | 2013-10-21 | 2014-02-12 | 复旦大学 | 一种支持列选功能的亚阈值存储单元 |
| CN104299639A (zh) * | 2014-09-22 | 2015-01-21 | 中国传媒大学 | 一种抗软失效存储单元以及锁存器和触发器 |
| CN104409095A (zh) * | 2014-12-09 | 2015-03-11 | 复旦大学 | 具有位交叉功能的8管存储子阵列结构 |
| CN104751878A (zh) * | 2013-12-30 | 2015-07-01 | 中芯国际集成电路制造(上海)有限公司 | 读写分离的双端口sram结构及其单元 |
| CN105845171A (zh) * | 2016-03-03 | 2016-08-10 | 深圳市紫光同创电子有限公司 | 一种sram的辅助装置及工作系统 |
| CN110414677A (zh) * | 2019-07-11 | 2019-11-05 | 东南大学 | 一种适用于全连接二值化神经网络的存内计算电路 |
| CN112259137A (zh) * | 2020-11-02 | 2021-01-22 | 海光信息技术股份有限公司 | 内存运算电路及芯片结构 |
| CN113409843A (zh) * | 2021-05-14 | 2021-09-17 | 成都华微电子科技有限公司 | Sram动态阵列电源控制电路 |
| CN116206650A (zh) * | 2023-01-17 | 2023-06-02 | 安徽大学 | 一种8t-sram单元及基于该种8t-sram单元的运算电路、芯片 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1819058A (zh) * | 2005-12-12 | 2006-08-16 | 威盛电子股份有限公司 | 存储器输出级电路以及存储器数据输出的方法 |
| US20070035986A1 (en) * | 2005-08-11 | 2007-02-15 | Texas Instruments, Incorporated | SRAM cell using separate read and write circuitry |
| CN101246740A (zh) * | 2008-03-13 | 2008-08-20 | 复旦大学 | 一种超低功耗非挥发静态随机存取存储单元及其操作方法 |
| CN102034825A (zh) * | 2009-09-30 | 2011-04-27 | 台湾积体电路制造股份有限公司 | 嵌入式静态随机存取存储器芯片 |
-
2012
- 2012-07-20 CN CN201210254347XA patent/CN102760486A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070035986A1 (en) * | 2005-08-11 | 2007-02-15 | Texas Instruments, Incorporated | SRAM cell using separate read and write circuitry |
| CN1819058A (zh) * | 2005-12-12 | 2006-08-16 | 威盛电子股份有限公司 | 存储器输出级电路以及存储器数据输出的方法 |
| CN101246740A (zh) * | 2008-03-13 | 2008-08-20 | 复旦大学 | 一种超低功耗非挥发静态随机存取存储单元及其操作方法 |
| CN102034825A (zh) * | 2009-09-30 | 2011-04-27 | 台湾积体电路制造股份有限公司 | 嵌入式静态随机存取存储器芯片 |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103578530A (zh) * | 2013-10-21 | 2014-02-12 | 复旦大学 | 一种支持列选功能的亚阈值存储单元 |
| CN104751878B (zh) * | 2013-12-30 | 2018-03-09 | 中芯国际集成电路制造(上海)有限公司 | 读写分离的双端口sram结构及其单元 |
| CN104751878A (zh) * | 2013-12-30 | 2015-07-01 | 中芯国际集成电路制造(上海)有限公司 | 读写分离的双端口sram结构及其单元 |
| CN104299639A (zh) * | 2014-09-22 | 2015-01-21 | 中国传媒大学 | 一种抗软失效存储单元以及锁存器和触发器 |
| CN104299639B (zh) * | 2014-09-22 | 2017-04-19 | 中国传媒大学 | 一种抗软失效存储单元以及锁存器和触发器 |
| CN104409095A (zh) * | 2014-12-09 | 2015-03-11 | 复旦大学 | 具有位交叉功能的8管存储子阵列结构 |
| CN104409095B (zh) * | 2014-12-09 | 2017-07-28 | 复旦大学 | 具有位交叉功能的8管存储子阵列结构 |
| CN105845171B (zh) * | 2016-03-03 | 2019-01-11 | 深圳市紫光同创电子有限公司 | 一种sram的辅助装置及工作系统 |
| CN105845171A (zh) * | 2016-03-03 | 2016-08-10 | 深圳市紫光同创电子有限公司 | 一种sram的辅助装置及工作系统 |
| CN110414677A (zh) * | 2019-07-11 | 2019-11-05 | 东南大学 | 一种适用于全连接二值化神经网络的存内计算电路 |
| CN112259137A (zh) * | 2020-11-02 | 2021-01-22 | 海光信息技术股份有限公司 | 内存运算电路及芯片结构 |
| CN112259137B (zh) * | 2020-11-02 | 2023-05-23 | 海光信息技术股份有限公司 | 内存运算电路及芯片结构 |
| CN113409843A (zh) * | 2021-05-14 | 2021-09-17 | 成都华微电子科技有限公司 | Sram动态阵列电源控制电路 |
| CN113409843B (zh) * | 2021-05-14 | 2023-05-16 | 成都华微电子科技股份有限公司 | Sram动态阵列电源控制电路 |
| CN116206650A (zh) * | 2023-01-17 | 2023-06-02 | 安徽大学 | 一种8t-sram单元及基于该种8t-sram单元的运算电路、芯片 |
| CN116206650B (zh) * | 2023-01-17 | 2024-02-13 | 安徽大学 | 一种8t-sram单元及基于该种8t-sram单元的运算电路、芯片 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102760486A (zh) | Sram存储单元及存储阵列 | |
| Lo et al. | PPN based 10T SRAM cell for low-leakage and resilient subthreshold operation | |
| Chun et al. | A 667 MHz logic-compatible embedded DRAM featuring an asymmetric 2T gain cell for high speed on-die caches | |
| US9171634B2 (en) | Memory device and method of controlling leakage current within such a memory device | |
| US20130250660A1 (en) | Stable SRAM Cell | |
| CN104981875A (zh) | 用于存储器设备中的写辅助的写激励器 | |
| CN104299644B (zh) | 一种同时提高读噪声容限和写裕度的12管sram单元电路 | |
| CN102385916B (zh) | 一种具有读写分离的双端口sram单元6t结构 | |
| CN103544986B (zh) | 基于电荷再利用和位线分级的低功耗8管sram芯片设计方法 | |
| CN103578529B (zh) | 一种根据写数据改变电源供电的亚阈值存储单元 | |
| CN101303888A (zh) | 具有电压的可转换电源组的sram | |
| CN105654984A (zh) | 静态随机存取存储器及其操作方法 | |
| CN101677016A (zh) | 一种双端口静态随机存取存储器单元 | |
| CN103208305A (zh) | 歪斜的静态随机存取存储器单元 | |
| CN105190760A (zh) | 在存储器系统中并行地使用具有nmos通过门和pmos通过门两者的sram单元 | |
| CN101727973B (zh) | 半导体存储器装置 | |
| Wang et al. | A 40-nm ultra-low leakage voltage-stacked SRAM for intelligent IoT sensors | |
| CN102157195B (zh) | 低电压静态随机存储器单元、存储器和写操作方法 | |
| CN103971733A (zh) | 低功耗sram单元电路结构 | |
| CN104637532B (zh) | Sram 存储单元阵列、sram 存储器及其控制方法 | |
| CN101840728B (zh) | 一种双端sram单元 | |
| CN104409094B (zh) | 亚阈值6管存储单元 | |
| CN108269599A (zh) | 一种平衡位线漏电流的静态存储单元 | |
| CN102290102B (zh) | 一种三值绝热存储器 | |
| Jin et al. | A 0.33 áV 2.5 áμW cross-point data-aware write structure, read-half-select disturb-free sub-threshold SRAM in 130ánm CMOS |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C12 | Rejection of a patent application after its publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20121031 |