CN112259137B - 内存运算电路及芯片结构 - Google Patents

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Abstract

本申请提供一种内存运算电路及芯片结构。内存运算电路，包括：读字线及读位线；存储单元，其具有互补的主存储节点和辅存储节点；下拉开关，其控制端与辅存储节点或主存储节点连接，其输出端接地；读控制开关，其控制端与所述读字线连接，其输入端与读位线连接，其输出端与所述下拉开关的输入端连接；至少一个下拉单元，每一下拉单元的输入端均与所述读位线连接，每一下拉单元的输出端接地，每一下拉单元的控制端接入至少一个控制信号，每一所述下拉单元用于在其接入的每一控制信号均为高电平时导通。本申请实施例可以在将存储单元存储的逻辑值读出之前，在存储器内即可将该逻辑值与其他逻辑值或者逻辑关系表达式进行或运算，可以提高计算效率。

Description

内存运算电路及芯片结构
技术领域
本申请涉及一种数字集成电路领域，具体涉及一种内存运算电路及芯片结构。
背景技术
在当今集成电路设计中，电路需要有各种数学运算。很大一部分数学运算需要芯片中存储器存储的逻辑值参与运算。如图1所示，其中，SRAM是存储器，其包括逻辑控制电路Control、译码器XDEC以及存储单元IO[0]-IO[n]组成的存储阵列。要实现A*B+C*D+Cell_Entry0[x]的逻辑运算，需要先将该存储单元的逻辑值Cell_Entry0[x]从存储阵列中读取出来，然后将逻辑值A和B进行与运算，将逻辑值C和D进行与运算；最后，再将读取出的逻辑值Cell_Entry0[x]、A*B以及C*D进行或运算，需要至少2个逻辑延时的时长。因此，得到最终运算结果所需的时间较长，无法满足现有的集成电路对高速运算的需求。
发明内容
本申请实施例的目的在于提供一种内存运算电路及芯片结构，可以降低延时，提高逻辑运算的效率。
本申请实施例提供了一种内存运算电路，包括：
读字线及读位线；
存储单元，其具有互补的主存储节点和辅存储节点；
下拉开关，其控制端与所述辅存储节点或主存储节点连接，其输出端接地；
读控制开关，其控制端与所述读字线连接，其输入端与所述读位线连接，其输出端与所述下拉开关的输入端连接；
至少一个下拉单元，每一下拉单元的输入端均与所述读位线连接，每一下拉单元的输出端接地，每一下拉单元的控制端接入至少一个控制信号，每一所述下拉单元用于在其接入的每一控制信号均为高电平时导通。
本申请实施例提供的内存运算电路可以在将其存储单元存储的逻辑值读出之前，在存储阵器内即可与其他逻辑值或者逻辑关系表达式进行或运算，可以在一个逻辑延时的时长内计算出运算结果，可以提高计算效率。
可选地，在本申请实施例所述的内存运算电路中，所述下拉开关与所述辅存储节点连接，所述下拉开关包括第二反相器以及下拉NMOS管，所述下拉NMOS管的栅极与所述第二反相器的输出端连接，所述第二反相器的输入端与所述辅存储节点连接，所述下拉NMOS管的漏极与所述读控制开关的输出端连接，所述下拉NMOS管的源极接地。
可选地，在本申请实施例所述的内存运算电路中，所述下拉开关与所述主存储节点连接，所述下拉开关为NMOS管。
可选地，在本申请实施例所述的内存运算电路中，所述下拉单元包括一个第一NMOS管，所述第一NMOS管的漏极与所述读位线连接，所述第一NMOS管的源极接地，所述第一NMOS管的栅极接入一个控制信号。
可选地，在本申请实施例所述的内存运算电路中，所述下拉单元包括多个第一NMOS管，所述多个第一NMOS管依次级联，所述多个第一NMOS管中的第一级的第一NMOS管的漏极与所述读位线连接，所述多个第一NMOS管中的最后一级的第一NMOS管的源极接地，每一所述第一NMOS管的栅极分别接入一个控制信号。
可选地，在本申请实施例所述的内存运算电路中，所述读控制开关为NMOS管。
可选地，在本申请实施例所述的内存运算电路中，还包括字线、互补的第一位线和第二位线；
所述存储单元还包括第一位线开关以及第二位线开关；
所述第一位线开关的第一端与所述第一位线连接，所述第一位线开关的第二端与所述主存储节点连接，所述第二位线开关的第一端与所述第二位线连接，所述第二位线开关的第二端与所述辅存储节点连接；所述第一位线开关以及第二位线开关的控制端均与所述字线连接。
本申请实施例还提供了一种内存运算电路，包括：
存储阵列，其包括多个存储单元，所述多个存储单元呈N行M列排布，每一存储单元具有互补的主存储节点和辅存储节点；
N条读字线，所述N条读字线与所述N行一一对应；
M条读位线，所述M条读位线与所述M列一一对应；
多个下拉开关，所述多个下拉开关与所述多个存储单元一一对应，每一下拉开关的控制端与对应存储单元的主存储节点或辅存储节点连接，每一下拉开关的输出端接地；
多个读控制开关，所述多个读控制开关与所述多个存储单元一一对应，每一读控制开关的输出端与对应存储单元连接的下拉开关的输入端连接，每一读控制开关的输入端与对应读位线连接，每一读控制开关的栅极与对应的读字线连接；
至少一个下拉单元，每一下拉单元的输入端与一所述读位线连接，每一下拉单元的输出端接地，每一下拉单元的控制端接入至少一个控制信号，每一所述下拉单元用于在其接入的每一控制信号均为高电平时导通。
本申请实施例可以将同一列的两个存储单元的逻辑值与其他逻辑值进行或运算，可以在一个逻辑延时周期内计算出运算结果，不需要在外部多准备一个诸如触发器之类的器件去存储早先读出来的一个存储单元的逻辑值作运算，因此不仅可以降低延时，提高计算效率，还可以减少器件数量，从而可以减小芯片的尺寸。
可选地，在本申请实施例所述的内存运算电路中，所述下拉开关与所述主存储节点连接，所述下拉开关为下拉NMOS管。
可选地，在本申请实施例所述的内存运算电路中，所述下拉开关与所述辅存储节点连接，所述下拉开关包括第二反相器以及下拉NMOS管，所述下拉NMOS管的栅极与所述第二反相器的输出端连接，所述第二反相器的输入端与所述辅存储节点连接，所述下拉NMOS管的漏极与所述读控制开关的输出端连接，所述下拉NMOS管的源极接地。
可选地，在本申请实施例所述的内存运算电路中，所述下拉单元包括多个第三NMOS管，所述多个第一NMOS管依次级联，所述多个第一NMOS管中的第一级的第一NMOS管的漏极与所述读位线连接，所述多个第一NMOS管中的最后一级的第一NMOS管的源极接地，每一所述第一NMOS管的栅极分别接入一个控制信号。
本申请实施例还提供了一种芯片结构，包括上述任一项所述的内存运算电路。
本申请实施例提供的内存运算电路通过采用在其内部的读位线上设置至少一个下拉单元，从而通过该至少一个下拉单元的控制端接入的控制信号，来将需要与该存储单元的逻辑值进行逻辑运算的其他逻辑值接入，从而使得该至少一个下拉单元将其他逻辑值与该存储单元的逻辑值进行运算，可以在将其存储单元存储的逻辑值读出之前，在存储阵器内即可与其他逻辑值或者逻辑关系表达式进行或运算，可以在一个逻辑延时的时长内计算出运算结果，可以提高计算效率。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1是现有技术中存储器中的逻辑值参与逻辑运算时的结构示意图。
图2是本申请一些实施例中的一种内存运算电路的第一种结构示意图。
图3是本申请一些实施例中的一种内存运算电路的第二种结构示意图。
图4是本申请一些实施例中的一种内存运算电路的第三种结构示意图。
图5是本申请一些实施例中的一种内存运算电路的第四种结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。
在本申请的描述中，需要说明的是，术语“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
还需要说明的是，除非另有明确的规定和限定，术语“设置”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
本申请实施例提供了一种内存运算电路，包括：读字线及读位线；存储单元，其具有互补的主存储节点和辅存储节点；下拉开关，其控制端与所述辅存储节点或主存储节点连接，其输出端接地；读控制开关，其控制端与所述读字线连接，其输入端与所述读位线连接，其输出端与所述下拉开关的输入端连接；至少一个下拉单元，每一下拉单元的输入端均与所述读位线连接，每一下拉单元的输出端接地，每一下拉单元的控制端接入至少一个控制信号，每一所述下拉单元用于在其接入的每一控制信号均为高电平时导通。该内存运算电路应用于芯片结构中，其相比于图1所示的现有技术，该内存运算电路可以在将其存储单元存储的逻辑值读出之前，在存储阵器内即可与其他逻辑值或者逻辑关系表达式进行逻辑运算，可以在一个逻辑延时的时长内计算出运算结果，可以提高计算效率。
请同时参照图2，图2是本申请一些实施例中的一种内存运算电路的结构示意图。该内存运算电路，包括：读字线RWL、读位线RBL、字线WL、第一位线BL、第二位线BLB、存储单元101、下拉开关T1、读控制开关T2以及至少一个下拉单元102。
其中，该存储单元101具有互补的主存储节点QB和辅存储节点Q；主存储节点QB和辅存储节点Q的电平相反。该下拉开关T1的控制端与辅存储节点Q或所述主存储节点QB连接，该下拉开关T1的输出端接地。读控制开关T2的控制端与所述读字线RWL连接，读控制开关T2的输入端与该读位线RBL连接，读控制开关T2的输出端与下拉开关T1的输入端连接。每一下拉单元102的输入端均与读位线RBL连接，每一下拉单元102的输出端接地，每一下拉单元102的控制端接入至少一个控制信号，每一下拉单元102用于在其接入的每一控制信号均为高电平时导通。该第一位线BL以及第二位线BLB互补，分别与该存储单元101连接。
例如，当下拉单元102的数量为一个时，该一个下拉单元接入一个控制信号，该控制信号的逻辑值为A。
该存储单元存储的逻辑值为1也即是QB为1，则下拉开关T1导通；如果A为1，则该下拉单元导通，其将该读位线RBL的电压拉低为低电平，也即是该读位线RBL输出逻辑值0。
如果存储单元的逻辑值为1，A为0，则该下拉单元断开，下拉开关导通，该读位线RBL输出逻辑值0。
如果该存储单元的逻辑值为0，A为1，则该下拉单元导通，下拉开关均断开，该读位线RBL的电压被拉低为低电平，也即是该读位线RBL输出逻辑值0。
如果存储单元的逻辑值为0，A为0，则该下拉单元关断，下拉开关关断，该读位线RBL输出逻辑值1。从而实现了或运算中的或非门运算。当然，如果在该读位线RBL的输出端接一个第一反相器，则实现了或运算中的或门运算。
具体地，该存储单元101包括锁存器1011、第一位线开关N3以及第二位线开关N4。该锁存器1011互补的主存储节点QB和辅存储节点Q。该第一位线开关N3的第二端与该主存储节点QB连接，该第一位线开关N3的第一端与该第一位线BL连接。该第一位线开关N3的控制端与该字线WL连接。该第二位线开关N4的第一端与该第二位线BLB连接，该第二位线开关N4的第二端与该辅存储节点Q连接。该第二位线开关N4的控制端与该字线WL连接。
其中，该锁存器1011包括第一PMOS管P1、第一NMOS管N1、第二PMOS管P2以及第二PMOS管P2。该第一PMOS管P1以及该第二PMOS管P2的源极连接并接入公共电压VDD。该第一NMOS管N1以及该第二NMOS管N2的源极连接并与预设低电压线VSS连接，当然，也可以直接接地。该第一PMOS管P1的漏极与该第一NMOS管N1的漏极连接于该主存储节点QB，该第二PMOS管P2的漏极与该第二NMOS管N2的漏极连接于该辅存储节点Q。该第一NMOS管的栅极以及该第一PMOS管P1的栅极连接并与该辅存储节点Q连接，该第二PMOS管P2的栅极与该第二NMOS管N2的栅极连接并与该主存储节点QB连接。
其中，该第一位线开关N3为NMOS管，该第二位线开关N4为NMOS管。当然，可以理解地，该第一位线开关N3以及第二位线开关N4还可以采用其他类似开关结构实现，只要保证该字线WL为高电平时，该第一位线开关N3以及第二位线开关N4打开即可。
其中，该下拉开关T1的控制端与辅存储节点Q或所述主存储节点QB连接，其输出端接地。在图2所示实施例中，该下拉开关T1的控制端与该辅存储节点Q连接。对应地，该下拉开关T1为下拉NMOS管。例如，当该存储单元101存储的逻辑值为1时，该主存储节点QB的电平为高电平，该辅存在点QB的电平为低电平，该下拉开关T1关断。若该存储单元101存储的逻辑值为0时，该主存储节点QB的电平为低电平，该辅存储节点Q的电平为高电平，该下拉开关T1打开。
当然，可以理解地，如图3所示，该下拉开关T1的控制端与主存储节点QB连接，该下拉开关T1包括第二反相器F2以及下拉NMOS管Nd。下拉NMOS管Nd的栅极与所述第二反相器F2的输出端连接，所述第二反相器F2的输入端与所述辅存储节点连接，所述下拉NMOS管Nd的漏极与所述读控制开关的输出端连接，所述下拉NMOS管的源极接地。例如，当该存储单元101存储的逻辑值为1时，该主存储节点QB的电平为高电平，该下拉开关T1关断。若该存储单元101存储的逻辑值为0时，该主存储节点QB的电平为低电平，该辅存储节点Q的电平为高电平，该下拉开关T1打开。
该读控制开关T2可以为NMOS管。该读控制开关T2用于在该读字线RWL的控制下打开或者关闭，当该读字线RWL为高电平时，该读控制开关T2导通，从而使得该读位线RBL可以读取该存储单元存储的逻辑值。
其中，至少一个下拉单元102的数量可以为一个也可以为多个。这个需要根据实际需要求的或运算的表达式来。其中，每一下拉单元102的控制端接入至少一个控制信号，每一下拉单元102用于在其接入的每一控制信号均为高电平时导通。其中，每一下拉单元102可以包括一个第五NMOS管N5或者多个第五NMOS管N5。
当该下拉单元102包括一个第五NMOS管N5时，该一个第五NMOS管N5的漏极与该读位线RBL连接，该第五NMOS管N5的源极接地。该第五NMOS管N5的栅极接入一个控制信号A。假设该存储单元存储的逻辑值为L1，在该读字线将该读控制开关T2打开的情况下，该读位线RBL输出的逻辑值OUT＝A+L1。
若该下拉单元102包括多个第五NMOS管N5，则该多个第五NMOS管N5依次级联，且每一第五NMOS管N5的栅极分别接入一个控制信号，该多个第五NMOS管中的第一级的第五NMOS管的漏极与该读位线RBL连接，最后一级的第五NMOS管的源极接地。例如，如果第五NMOS管的个数为两个，该两个第五NMOS管的栅极接入的控制信号的逻辑值分别为A和B，则该读位线RBL输出的逻辑值OUT＝L1+A·B。
当然，如果该至少一个下拉单元102的个数为两个，每一个下拉单元102均包括两个第五NMOS管，其中，一个下拉单元的两个第五NMOS管的栅极接入的控制信号的逻辑值分别为A和B，另一个下拉单元的两个第五NMOS管的栅极接入的控制信号的逻辑值分别为C和D。该读位线输出的逻辑值OUT＝L1+AB+CD。
本申请提供的内存运算电路通过采用在其内部的读位线上设置至少一个下拉单元，从而通过该至少一个下拉单元的控制端接入的控制信号，来将需要与该存储单元的逻辑值进行逻辑运算的其他逻辑值接入，从而使得该至少一个下拉单元将其他逻辑值与该存储单元的逻辑值进行运算，可以在将其存储单元存储的逻辑值读出之前，在存储阵器内即可与其他逻辑值或者逻辑关系表达式进行或运算，可以在一个逻辑延时的时长内计算出运算结果，可以提高计算效率。
请参照图4所示，图4是本申请一些实施例中的一种内存运算电路的结构示意图。内存运算电路包括：多个呈N行M列排布的存储单元201形成的存储阵列、N条读字线RWL、M条读位线RBL、多个下拉开关T1、多个读控制开关T2以及至少一个下拉单元202。
其中，该每一存储单元201具有互补的主存储节点和辅存储节点。该N条读字线RWL与N行一一对应；也即是，位于同一行的存储单元201对应同一条读字线RWL。该M条读位线RBL与该M列一一对应，也即是，位于同一列的存储单元201对应同一条读位线RBL。该多个下拉开关T1与该多个存储单元201一一对应，每一下拉开关T1的控制端与对应存储单元201的主存储节点或辅存储节点连接，每一下拉开关T1的输出端接地。该多个读控制开关T2与多个存储单元201一一对应，每一读控制开关T2的输出端与对应存储单元201连接的下拉开关T1的输入端连接，每一读控制开关T2的输入端与对应读位线RBL连接，每一读控制开关T2的栅极与对应的读字线RWL连接。每一下拉单元202的输入端与一读位线RBL连接，每一下拉单元202的输出端接地，每一下拉单元202的控制端接入至少一个控制信号，每一下拉单元202用于在其接入的每一控制信号均为高电平时导通。
当然，可以理解地，该内存运算电路还包括多个字线、多对互补的第一位线和第二位线，第一位线、第二位线以及字线的连接方式属于现有技术，在此不重复描述。
其中，该存储单元201与上述实施例中的存储单元的结构及功能相同，因此不重复描述。
其中，在图4所示实施例中，每一下拉开关T1的控制端均与对应存储单元201的辅存储节点Q连接，对应地，该下拉开关T1为NMOS管。
当然，可以理解地，在另一些实施例中，如图5所示，每一下拉开关T1的控制端均与对应存储单元201的主存储节点QB连接，对应地，该下拉开关T1为PMOS管。
请继续参照图4，读控制开关T2可以为NMOS管，其用于在读字线RWL的控制下实现开关切换。当该读字线RWL为高电平时，该读控制开关T2导通，从而使得该读位线RBL可以读取对应存储单元201存储的逻辑值。
其中，至少一个下拉单元202的数量可以为一个也可以为多个。其中，该多条读位线RBL中的每一条读位线RBL均设置有至少一个下拉单元202，或者该多条读位线RBL中的部分读位线RBL设置有至少一个下拉单元202。每一下拉单元202可以包括一个或者多个第五NMOS管N5。当该下拉单元202包括一个第五NMOS管N5时，该一个第五NMOS管N5的漏极与该读位线RBL连接，该第五NMOS管N5的源极接地。
在本实施例中，第一列的存储单元202对应的读位线RBL与两个下拉单元202连接，每一个下拉单元202均包括两个级联的第五NMOS管N5。该两个下拉单元202的四个第五NMOS管N5的栅极接入分别接入控制信号A、控制信号B、控制信号C以及控制信号D。该存储阵列的每一存储单元201存储的逻辑值为L(x，y)，其中，x为行号，y为列号。在本实施例中，如果第一行存储单元201对应的读字线RWL打开(为高电平)，其他行的读字线RWL关闭，该第一列的读位线RBL打开；则，该第一列的读位线RBL输出的逻辑值OUT1＝L(1，1)+A*B+C*D。其中，该公式中的“+”标示或运算，“*”标示与运算。当然，如果第一行的读字线RBL以及第二行的读字线RBL均打开，则OUT1＝L(1，1)+L(2，1)+A*B+C*D。
在本实施例中，该第二列的存储单元202对应的读位线RBL与一个下拉单元连接，每一个下拉单元202均包括两个级联的第五NMOS管N5，该两个第五NMOS管N5的栅极分别接入控制信号E以及控制信号F。该存储阵列的每一存储单元201存储的逻辑值为L(x，y)，其中，x为行号，y为列号。在本实施例中，如果第一行存储单元201对应的读字线打开(为高电平)，其他行的读字线关闭，该第一列的读位线RBL打开；则，该第一列的读位线RBL输出的逻辑值OUT2＝L(1，1)+E*F。其中，该公式中的“+”标示或运算，“*”标示与运算。当然，如果第一行的读字线RBL以及第二行的读字线RBL均打开，则OUT2＝L(1，1)+L(2，1)+E*F。
采用上述方式实现了或运算中的或非门运算。当然，如果在该读位线RBL的输出端接一个反相器，则实现了或运算中的或门运算。
本申请实施例提供的内存运算电路通过采用在其内部的读位线上设置至少一个下拉单元，从而通过该至少一个下拉单元的控制端接入的控制信号，来将需要与该存储单元的逻辑值进行逻辑运算的其他逻辑值接入，从而使得该至少一个下拉单元将其他逻辑值与该存储单元的逻辑值进行运算，可以在将其存储单元存储的逻辑值读出之前，在存储阵器内即可与其他逻辑值或者逻辑关系表达式进行或运算，可以在一个逻辑延时的时长内计算出运算结果，可以提高计算效率，并且还可以减少器件数量，从而可以减小芯片的尺寸。
以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (12)

1.一种内存运算电路，其特征在于，包括：
读字线及读位线；
存储单元，其具有互补的主存储节点和辅存储节点；
下拉开关，其控制端与所述辅存储节点或主存储节点连接，其输出端接地；
读控制开关，其控制端与所述读字线连接，其输入端与所述读位线连接，其输出端与所述下拉开关的输入端连接；
至少一个下拉单元，每一下拉单元的输入端均与所述读位线连接，每一下拉单元的输出端接地，每一下拉单元的控制端接入至少一个控制信号，每一所述下拉单元用于在其接入的每一控制信号均为高电平时导通。
2.根据权利要求1所述的内存运算电路，其特征在于，所述下拉开关与所述主存储节点连接，所述下拉开关为下拉NMOS管。
3.根据权利要求1所述的内存运算电路，其特征在于，所述下拉开关与所述辅存储节点连接，所述下拉开关包括第二反相器以及下拉NMOS管，所述下拉NMOS管的栅极与所述第二反相器的输出端连接，所述第二反相器的输入端与所述辅存储节点连接，所述下拉NMOS管的漏极与所述读控制开关的输出端连接，所述下拉NMOS管的源极接地。
4.根据权利要求1所述的内存运算电路，其特征在于，所述下拉单元包括一个第一NMOS管，所述第一NMOS管的漏极与所述读位线连接，所述第一NMOS管的源极接地，所述第一NMOS管的栅极接入一个控制信号。
5.根据权利要求1所述的内存运算电路，其特征在于，所述下拉单元包括多个第一NMOS管，所述多个第一NMOS管依次级联，所述多个第一NMOS管中的第一级的第一NMOS管的漏极与所述读位线连接，所述多个第一NMOS管中的最后一级的第一NMOS管的源极接地，每一所述第一NMOS管的栅极分别接入一个控制信号。
6.根据权利要求1所述的内存运算电路，其特征在于，所述读控制开关为NMOS管。
7.根据权利要求1所述的内存运算电路，其特征在于，还包括字线、互补的第一位线和第二位线；
所述存储单元还包括第一位线开关以及第二位线开关；
所述第一位线开关的第一端与所述第一位线连接，所述第一位线开关的第二端与所述主存储节点连接，所述第二位线开关的第一端与所述第二位线连接，所述第二位线开关的第二端与所述辅存储节点连接；所述第一位线开关以及第二位线开关的控制端均与所述字线连接。
8.一种内存运算电路，其特征在于，包括：
存储阵列，其包括多个存储单元，所述多个存储单元呈N行M列排布，每一存储单元具有互补的主存储节点和辅存储节点；
N条读字线，所述N条读字线与所述N行一一对应；
M条读位线，所述M条读位线与所述M列一一对应；
多个下拉开关，所述多个下拉开关与所述多个存储单元一一对应，每一下拉开关的控制端与对应存储单元的主存储节点或辅存储节点连接，每一下拉开关的输出端接地；
多个读控制开关，所述多个读控制开关与所述多个存储单元一一对应，每一读控制开关的输出端与对应存储单元连接的下拉开关的输入端连接，每一读控制开关的输入端与对应读位线连接，每一读控制开关的栅极与对应的读字线连接；
至少一个下拉单元，每一下拉单元的输入端与一所述读位线连接，每一下拉单元的输出端接地，每一下拉单元的控制端接入至少一个控制信号，每一所述下拉单元用于在其接入的每一控制信号均为高电平时导通。
9.根据权利要求8所述的内存运算电路，其特征在于，所述下拉开关与所述辅存储节点连接，所述下拉开关包括第二反相器以及下拉NMOS管，所述下拉NMOS管的栅极与所述第二反相器的输出端连接，所述第二反相器的输入端与所述辅存储节点连接，所述下拉NMOS管的漏极与所述读控制开关的输出端连接，所述下拉NMOS管的源极接地。
10.根据权利要求8所述的内存运算电路，其特征在于，所述下拉开关与所述主存储节点连接，所述下拉开关为NMOS管。
11.根据权利要求8所述的内存运算电路，其特征在于，所述下拉单元包括多个第三NMOS管，所述多个第一NMOS管依次级联，所述多个第一NMOS管中的第一级的第一NMOS管的漏极与所述读位线连接，所述多个第一NMOS管中的最后一级的第一NMOS管的源极接地，每一所述第一NMOS管的栅极分别接入一个控制信号。
12.一种芯片结构，其特征在于，包括权利要求1-11任一项所述的内存运算电路。
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