CN116417041A - 基于极性加固的14t抗辐照sram单元、电路结构、芯片和模块 - Google Patents

基于极性加固的14t抗辐照sram单元、电路结构、芯片和模块 Download PDF

Info

Publication number
CN116417041A
CN116417041A CN202310411108.9A CN202310411108A CN116417041A CN 116417041 A CN116417041 A CN 116417041A CN 202310411108 A CN202310411108 A CN 202310411108A CN 116417041 A CN116417041 A CN 116417041A
Authority
CN
China
Prior art keywords
electrically connected
bit line
word line
sram cell
sources
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310411108.9A
Other languages
English (en)
Inventor
郝礼才
孙铎文
赵强
李鹏飞
王浩宇
卢健杰
戴成虎
吴秀龙
彭春雨
蔺智挺
卢文娟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Anhui University
Original Assignee
Anhui University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Anhui University filed Critical Anhui University
Priority to CN202310411108.9A priority Critical patent/CN116417041A/zh
Publication of CN116417041A publication Critical patent/CN116417041A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Abstract

本发明涉及一种基于极性加固的14T抗辐照SRAM单元、电路结构、芯片和模块。SRAM单元包括六个NMOS晶体管N1～N6和八个PMOS晶体管P1～P8。P1、P2、P3与P4作为上拉管，P5和P6作为下拉管，P5和P6的状态分别由存储节点Q和QN控制。P2和N2，P3和N3分别构成反相器，N1和N4分别下拉两个反相器并且交叉耦合。两个主存储节点Q与QN通过N5、N6分别与位线BL和BLB电连接。两个冗余存储节点S0与S1通过P7、P8分别与位线BL和BLB电连接。其中，N5、N6由字线WL控制，P7、P8由字线WLB控制。本发明的SRAM单元在写入的过程中，通过N5、P7和N6、P8同时向存储节点Q\S0与QN\S1写入数据，提高了写入的速度，降低了电路的功耗，同时采用极性加固技术，提高了SRAM单元的抗SEU能力。

Description

基于极性加固的14T抗辐照SRAM单元、电路结构、芯片和模块
技术领域
本发明涉及一种SRAM单元电路结构，特别是涉及一种基于极性加固的14T抗辐照SRAM单元、一种基于极性加固的14T抗辐照SRAM单元的电路结构、一种基于极性加固的14T抗辐照SRAM单元的电路芯片、一种基于极性加固的14T抗辐照SRAM单元的电路模块。
背景技术
随着互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，缩写为CMOS)技术的不断进步，电子器件的尺寸越来越小、集成度越来越高与其工作的太空辐射环境等因素都影响着器件的稳定性。再加上为了减少器件的能量损耗而采用较低的供电电压，使得器件的稳定性又一次受到严峻的挑战。太空中的辐射效应会对正在工作的静态随机存储(Static Random Access Memory，缩写为SRAM)引发单粒子效应(Single EventEffect，缩写为SEE)。单粒子效应会对电子器件造成硬错误与软错误。硬错误的发生会导致器件物理级的损坏，从而导致灾难性的后果；而软错误主要是影响器件的工作状态，使其无法传递正确的信息。由于空间辐射粒子的能量有限，其造成器件发生软错误的几率要远远大于其导致器件发生硬错误的几率。而在软错误中，单粒子翻转(Single Event Upset，缩写为SEU)发生的概率远远大于其它类型错误发生的概率。
请参阅图1至图6，图1为本发明背景技术中DICE电路的结构示意图；图2为本发明背景技术中Quatro10T电路的结构示意图；图3为本发明背景技术中SAR14T电路的结构示意图；图4为本发明背景技术中RSP14T电路的结构示意图；图5为本发明背景技术中RHPD-12T电路的结构示意图；图6为本发明背景技术中SEA-14T电路的结构示意图。
图1所示是T.Calin、M.Nicolaidis与R.Velazco在1996年提出的一种抗单粒子翻转的DICE12T电路。DICE12T电路拥有4个存储节点以及4个传输管。当任意一个单存储节点上发生SEU时，该节点终究都会被剩余节点所恢复。但是，当其中任意两个存储节点同时发生SEU时，该电路节点的存储信息将会发生翻转且无法自我恢复，从而导致错误数据发生。
图2所示是ShahM.Jahinuzzaman和DavidJ.Rennie在2009年提出的一种SoftError To lerant 10TSRAM BitCell(QUATRO 10T)电路。Quatro 10T电路相比于传统六管单元结构有更好的抗SEU的能力，但是该电路的写能力较差，并且其保持噪声容限(HoldStatic Noise Margin,缩写为HSNM)与读静态噪声容限(Read Static Noise Margin,缩写为RSNM)较差。
图3所示是SoumitraPal在2021年提出的SAR14T电路，该电路利用4个NMOS晶体管向单元内部写入数据，但是却用2个NMOS晶体管通过外部节点进行读取，由此导致单元有着较大的读取延迟时间。
图4所示是ChunyuPeng在2019年提出的RSP14T电路，该电路利用源隔离技术，当单元存“1”时，堆叠的PMOS结构使晶体管P2连接着信号弱“1”，因此晶体管P2的漏极收集电荷量将被减少，节点QB对SEU的抵抗能力得到提高，该单元变得更加稳定。
图5所示是QiangZhao在2020年提出的一种Radiation Hardened By PolarDesign(RHPD-12T)电路，该电路在抵抗单节点翻转基础上还可以抵抗部分双节点翻转，但该电路以较低的HSNM与RSNM为代价。
图6所示是SoumitraPal在2021年提出的SEA14T电路，该电路利用2个NMOS晶体管向单元内部写入数据，该电路在抵抗单节点翻转基础上还可以抵抗部分双节点翻转，但该电路功耗较大，并以较低的HSNM与RSNM为代价。
为了提高单元抗SEU的能力，现有技术中提出了如DICE电路、Quatro10T电路、SAR14T电路、RSP14T电路、RHPD-12T电路、SEA-14T电路等多种电路结构，这些电路结构在一定程度上，能够实现抗SEU的性能，但同时牺牲了部分写入速度，增加了电路的功耗。
发明内容
基于此，有必要针对现有的SRAM存储电路难以兼顾抗SEU性能与低功耗的问题，提供一种基于极性加固的14T抗辐照SRAM单元、电路结构、芯片和模块。
本发明通过以下技术方案实现：一种基于极性加固的14T抗辐照SRAM单元包括六个NMOS晶体管N1～N6和八个PMOS晶体管P1～P8。P1的源极、P2的源极、P3的源极、P4的源极电连接电源VDD。N1的漏极与N2的源极电连接。N3的源极与N4的漏极电连接。N1、N4的源极，P5、P6的漏极电性接地。N2的漏极、N4的栅极、N5的漏极、P2的漏极、P5的栅极电连接形成主存储节点Q。N1的栅极、N3的漏极、N6的漏极、P3的漏极、P6的栅极电连接形成主存储节点QN。N3的栅极、P1的漏极、P3的栅极、P4的栅极、P5的源极、P7的漏极电连接形成冗余存储节点S0。N2的栅极、P1的栅极、P2的栅极、P4的漏极、P6的源极、P8的漏极电连接形成冗余存储节点S1。N5的栅极、N6的栅极电连接字线WL。P7的栅极、P8的栅极电连接字线WLB。N5的源极、P7的源极电连接位线BL。N6的源极、P8的源极电连接位线BLB。
SRAM单元在写入阶段，字线WL为高电平，字线WLB为低电平；当位线BL为高电平、位线BLB为低电平时，通过N5、P7分别向主存储节点Q与冗余存储节点S0写‘1’；当位线BL为低电平、位线BLB为高电平时，通过N6、P8分别向主存储节点QN与冗余存储节点S1写‘0’。
上述基于极性加固的14T抗辐照SRAM单元电路，在写入的过程中，通过晶体管N5与P7和N6与P8同时向存储节点Q\S0与QN\S1写入数据，使得存储节点更容易被写入数据，提高了写入的速度，由于写入速度的提高从而使电路的功耗明显降低。同时，采用极性加固技术，即电路节点S0和S1均由PMOS晶体管包围，使得外部节点S0和S1有效避免发生翻转，同时S0和S1节点数据的稳定保证了内部节点Q和QN可以在发生翻转后恢复至初始状态，提高了SRAM单元的抗SEU能力。
在其中一个实施例中，N1～N6和P1～P8的长度均为65nm。P1、P4的宽度为280nm，管P5、P6的宽度为80nm，其余晶体管的宽度均为140nm。
在其中一个实施例中，SRAM单元在保持阶段，位线BL和位线BLB均预充至高电平，字线WL为低电平，字线WLB为高电平，SRAM单元保持初始状态，电路不工作。
在其中一个实施例中，SRAM单元在读取阶段，位线BL和位线BLB均预充至高电平，字线WL为高电平，字线WLB为低电平，N5、N6、P7、P8打开。
在其中一个实施例中，当SRAM单元存储的数据为‘0’时，即“Q＝S0＝0、QN＝S1＝1”，位线BL通过放电路径一和放电路径二放电，位线产生电压差，通过灵敏放大器读取数据。放电路径一为：晶体管P7、P5向地线放电；放电路径二为：晶体管N5、N2、N1向地线放电，。
在其中一个实施例中，当SRAM单元存储的数据为‘1’时，即“Q＝S0＝1、QN＝S1＝0”，位线BLB通过放电路径三和放电路径四放电，位线产生电压差，通过灵敏放大器读取数据。放电路径三为：晶体管P8、P6向地线放电；所述放电路径4为：晶体管N6、N3、N4向地线放电。
在其中一个实施例中，SRAM单元的存储节点受到粒子轰击时，冗余存储节点S0和冗余存储节点S1上仅产生“0-1”的电压脉冲，使得冗余存储节点S0和冗余存储节点S1有效避免发生翻转，并使主存储节点Q和主存储节点QN在发生翻转后恢复至初始状态。
本发明还提供一种基于极性加固的14T抗辐照SRAM单元的电路结构，该电路结构包括至少一个上述的基于极性加固的14T抗辐照SRAM单元。多个SRAM单元阵列设置。位于同一行的SRAM单元中，所有的N5、N6的栅极均电连接字线WL，所有的P7、P8的栅极均电连接字线WLB，所有的P1、P2、P3、P4的源极均电连接电源VDD，所有的N1、N4的源极与所有的P5、P6的漏极均电性接地。
位于同一列的SRAM单元中，所有的N5、P7的源极均电连接位线BL，所有的N6、P8的源极均电连接位线BLB。
本发明还提供一种基于极性加固的14T抗辐照SRAM单元的电路芯片，位于同一行的SRAM单元中，所有的N5、N6的栅极均电连接字线WL，由此引出的第一引脚，所有的P7、P8的栅极均电连接字线WLB，由此引出的第二引脚，所有的P1、P2、P3、P4的源极均电连接电源VDD，由此引出的第三引脚，所有的N1、N4的源极与所有的P5、P6的漏极均电性接地，由此引出的第四引脚。
位于同一列的SRAM单元中，所有的N5、P7的源极均电连接位线BL，由此引出的第五引脚，所有的N6、P8的源极均电连接位线BLB，由此引出的第六引脚。
本发明还提供一种基于极性加固的14T抗辐照SRAM单元的电路模块，该电路模块包括六个连接端。
位于同一行的SRAM单元中，字线WL与所有的N5、N6的栅极均电连接，由此引出的第一连接端，字线WLB与所有的P7、P8的栅极均电连接，由此引出的第二连接端，电源VDD与所有的P1、P2、P3、P4的源极均电连接，由此引出的第三连接端，地线与所有的N1、N4的源极和所有的P5、P6的漏极均电连接，由此引出的第四连接端。
位于同一列的SRAM单元中，位线BL与所有的N5、P7的源极均电连接，由此引出的第五连接端，位线BLB与所有的N6、P8的源极均电连接，由此引出的第六连接端。
相较于现有技术，本发明具有如下有益效果：
本发明的基于极性加固的14T抗辐照SRAM单元在写入的过程中，通过传输晶体管N5与P7和N6与P8同时向存储节点Q\S0与QN\S1写入数据，使得存储节点更容易被写入数据，这样写入的速度会大大提高，同时，由于写入速度的提高从而使电路的功耗明显降低。此外，由于电路节点S0和S1均由PMOS晶体管包围，根据极性加固原理，空间粒子轰击敏感节点PMOS管，在节点仅产生“0-1”的电压脉冲。而该电压脉冲由于栅电容的存在不能影响其他晶体管的状态，这使得外部节点S0和S1有效避免发生翻转，同时S0和S1节点数据的稳定保证了内部节点Q和QN可以在发生翻转后恢复至初始状态，从而使得电路抗SEU的能力得到了提高。
附图说明
图1为本发明背景技术中DICE电路的结构示意图；
图2为本发明背景技术中Quatro10T电路的结构示意图；
图3为本发明背景技术中SAR14T电路的结构示意图；
图4为本发明背景技术中RSP14T电路的结构示意图；
图5为本发明背景技术中RHPD-12T电路的结构示意图；
图6为本发明背景技术中SEA-14T电路的结构示意图；
图7为本发明实施例1的基于极性加固的14T抗辐照SRAM单元的电路结构示意图；
图8为图7的基于极性加固的14T抗辐照SRAM单元的时序波形仿真图；
图9为图7的基于极性加固的14T抗辐照SRAM单元在不同时刻、不同节点受到双指数电流源脉冲注入的瞬态波形仿真图；
图10为图7的基于极性加固的14T抗辐照SRAM单元的HSNM、RSNM、WSNM和现有技术的SRAM单元电路的对比图；
图11为采用图7的基于极性加固的14T抗辐照SRAM单元封装而成的电路芯片的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，当组件被称为“安装于”另一个组件，它可以直接在另一个组件上或者也可以存在居中的组件。当一个组件被认为是“设置于”另一个组件，它可以是直接设置在另一个组件上或者可能同时存在居中组件。当一个组件被认为是“固定于”另一个组件，它可以是直接固定在另一个组件上或者可能同时存在居中组件。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“或/及”包括一个或多个相关的所列项目的任意的和所有的组合。
实施例1
在现有技术的基础上，为了解决极性加固的SRAM单元存在的写入速度慢、功耗高的问题，本实施例提供一种基于极性加固的14T抗辐照SRAM单元的电路结构。请参阅图7，图7为本发明实施例1的基于极性加固的14T抗辐照SRAM单元的电路结构示意图。该电路结构包括多个阵列设置的基于极性加固的14T抗辐照SRAM单元。其中，每个基于极性加固的14T抗辐照SRAM单元均包括六个NMOS晶体管和八个PMOS晶体管。六个NMOS晶体管依次记为N1～N6，八个PMOS晶体管依次记为P1～P8。
位于同一行的SRAM单元中，所有的晶体管N5、N6的栅极电连接字线WL，所有的晶体管P7、P8的栅极均电连接字线WLB，所有的晶体管P1、P2、P3、P4的源极电连接电源VDD，所有的晶体管N1、N4的源极，P5、P6的漏极电性接地。
位于同一列的SRAM单元中，所有的晶体管N5、P7的源极电连接位线BL。所有的晶体管N6、P8的源极电连接位线BLB。
在每个基于极性加固的14T抗辐照SRAM单元中，PMOS晶体管P1、P2、P3与P4作为上拉管，PMOS晶体管P5和P6作为下拉管，晶体管P5和P6的状态分别由存储节点Q和QN控制。晶体管P2和N2，P3和N3分别构成反相器，NMOS晶体管N1和N4分别下拉两个反相器并且交叉耦合。两个主存储节点Q与QN通过两个NMOS晶体管N5、N6分别与位线BL和BLB电连接。两个冗余存储节点S0与S1通过两个PMOS晶体管P7、P8分别与位线BL和BLB相连。其中，两个NMOS晶体管N5、N6由字线WL控制，两个PMOS晶体管P7、P8由字线WLB控制。
具体的，基于极性加固的14T抗辐照SRAM单元中各个晶体管间的电路连接关系为：
P1的源极、P2的源极、P3的源极、P4的源极电连接电源VDD。N1的漏极与N2的源极电连接。N3的源极与N4的漏极电连接。N1、N4的源极，P5、P6的漏极电性接地。N2的漏极、N4的栅极、N5的漏极、P2的漏极、P5的栅极电连接形成主存储节点Q。N1的栅极、N3的漏极、N6的漏极、P3的漏极、P6的栅极电连接形成主存储节点QN。N3的栅极、P1的漏极、P3的栅极、P4的栅极、P5的源极、P7的漏极电连接形成冗余存储节点S0。N2的栅极、P1的栅极、P2的栅极、P4的漏极、P6的源极、P8的漏极电连接形成冗余存储节点S1。N5的栅极、N6的栅极电连接字线WL。P7的栅极、P8的栅极电连接字线WLB。N5的源极、P7的源极电连接位线BL。N6的源极、P8的源极电连接位线BLB。
在本实施例中，14T抗辐照SRAM单元的电路连接关系可以总结为：
位线BL与传输管N5与P7的源极电连接。位线BLB与晶体管N6与P8的源极电连接。字线WL与传输晶体管N5和N6的栅极电连接。字线WLB与传输晶体管P7和P8的栅极电连接。传输晶体管N5的漏极与NMOS晶体管N2的漏极电连接。传输晶体管N6的漏极与NMOS晶体管N3的漏极电连接。传输晶体管P7的漏极与PMOS晶体管P1的漏极电连接。传输晶体管P8的漏极与PMOS晶体管P4的漏极电连接。电源VDD与PMOS晶体管P1、P2、P3与P4的源极电连接。NMOS晶体管N1、N4的源极与PMOS晶体管P5、P6的漏极接地。
PMOS晶体管P1的漏极与PMOS晶体管P5的源极相连，PMOS晶体管P1的栅极与PMOS晶体管P2的栅极NMOS晶体管N2的栅极相连，并且与PMOS晶体管P4的漏极、PMOS晶体管P6的源极电连接。
PMOS晶体管P4的漏极与PMOS晶体管P6的源极相连。PMOS晶体管P4的栅极与PMOS晶体管P3的栅极NMOS晶体管N3的栅极相连，并且与PMOS晶体管P1的漏极、PMOS晶体管P5的源极电连接。
PMOS晶体管P2的漏极与NMOS晶体管N2的漏极相连。PMOS晶体管P2的栅极与NMOS晶体管N2的栅极相连，并且与PMOS晶体管P4的漏极、PMOS晶体管P6的源极电连接。
PMOS晶体管P3的漏极与NMOS晶体管N3的漏极相连。PMOS晶体管P3的栅极与NMOS晶体管N3的栅极相连，并且与PMOS晶体管P1的漏极、PMOS晶体管P5的源极电连接。
PMOS晶体管P5的源极与PMOS晶体管P1的漏极相连，并且PMOS晶体管P5的栅极与PMOS晶体管P2的漏极、NMOS晶体管N2的漏极电连接。
PMOS晶体管P6的源极与PMOS晶体管P4的漏极相连，并且PMOS晶体管P6的栅极与PMOS晶体管P3的漏极、NMOS晶体管N3的漏极电连接。
NMOS晶体管N1的漏极与NMOS晶体管N2的源极相连，并且NMOS晶体管N1的栅极与PMOS晶体管P3的漏极、NMOS晶体管N3的漏极电连接。
NMOS晶体管N4的漏极与NMOS晶体管N3的源极相连，并且NMOS晶体管N4的栅极与PMOS晶体管P2的漏极、NMOS晶体管N2的漏极电连接。
NMOS晶体管N2的漏极与PMOS晶体管P2的漏极、PMOS晶体管P5的栅极电连接，并且NMOS晶体管N2的栅极与PMOS晶体管P2、P1的栅极相连与PMOS晶体管P4的漏极、PMOS晶体管P6的源极电连接。
NMOS晶体管N3的漏极与PMOS晶体管P3的漏极、PMOS晶体管P6的栅极电连接，并且NMOS晶体管N3的栅极与PMOS晶体管P3、P4的栅极以及PMOS晶体管P1的漏极、PMOS晶体管P5的源极电连接。
每个基于极性加固的14T抗辐照SRAM单元的工作过程如下：
在保持阶段，位线BL和BLB都预充到高电平，字线WL为低电平，字线WLB为高电平，电路内部保持初始的状态，电路不工作。
基于极性加固的14T抗辐照SRAM单元的电路结构晶体管尺寸设置为：所有MOS晶体管的长均为65nm，其中PMOS晶体管P1、P4宽为280nm，P5、P6宽为80nm，剩下所有晶体管宽均为140nm。
请参阅图8，其为图7的基于极性加固的14T抗辐照SRAM单元的时序波形仿真图。其中，仿真条件为：Corner：TT；Temperature：27℃；VDD：1.2V。在读取数据阶段，位线BL和BLB都预充到高电平，字线WL为高电平，字线WLB为低电平，传输晶体管N5、N6、P7与P8打开。若单元电路存储的数据为‘0’，则“Q＝S0＝0、QN＝S1＝1”，那么BL通过放电路径1：晶体管P7与P5，和放电路径2：晶体管N5、N2与N1向地放电，使得位线产生电压差，然后通过灵敏放大器读出数据。若单元电路存储的数据为‘1’，则“Q＝S0＝1、QN＝S1＝0”，那么BLB通过放电路径1：晶体管P8与P6，和放电路径2：晶体管N6、N3与N4向地放电，使得位线产生电压差，然后通过灵敏放大器读出数据。
在写入数据阶段，字线WL为高电平，字线WLB为低电平。若BL为高电平，BLB为低电平，那么通过传输晶体管N5和P7分别向主存储节点Q与冗余存储节点S0写‘1’。若BL为低电平，BLB为高电平，那么通过传输晶体管N6和P8分别向主存储节点QN与冗余存储节点S1写‘0’。在写入的过程中，通过传输晶体管N5与P7和N6与P8同时向存储节点Q\S0与QN\S1写入数据，使得存储节点更容易被写入数据，这样写入的速度会大大提高，同时，由于写入速度的提高从而使电路的功耗明显降低。
请参阅图9，其为图7的基于极性加固的14T抗辐照SRAM单元在不同时刻、不同节点受到双指数电流源脉冲注入的瞬态波形仿真图。其中，仿真条件为：Corner：TT；Temperature：27℃；VDD：1.2V。当只考虑电路结构对抗辐照性能的提升时，如果电路的存储节点受到粒子轰击，由于电路节点S0和S1均由PMOS晶体管包围，根据极性加固原理，空间粒子轰击敏感节点PMOS管，在节点仅产生“0-1”的电压脉冲。而该电压脉冲由于栅电容的存在不能影响其他晶体管的状态，这使得外部节点S0和S1有效避免发生翻转，同时S0和S1节点数据的稳定保证了内部节点Q和QN可以在发生翻转后恢复至初始状态，从而使得电路抗SEU的能力得到了提高。如果是其他非关键节点受到粒子的轰击，那么存储单元更加不易受到影响。
仿真验证
一、仿真条件
Corner：TT；Temperature：27℃；VDD：1.2V。
二、仿真对象
实验组：本实施例的基于极性加固的14T抗辐照SRAM单元(RDSP-14T抗辐照SRAM单元)。
对照组：DICE电路、Quatro10T电路、SAR14T电路、RSP14T电路、RHPD-12T电路、SEA-14T电路。
三、仿真结果
请参阅表1，其为本实施例的14T抗辐照SRAM存储单元电路的电路面积、读写时间和功耗与现有技术的SRAM单元电路的仿真对比表。
表1
单元 面积(μm2) 读延迟(ps) 写延迟(ps) 功耗(nW)
DICE 8.97 55.5 27.6 156.67
Quatro 7.48 55 27.7 156.67
SAR14T 11.03 109.5 21 183.33
RSP14T 10.96 110.38 31.9 130
RHPD-12T 8.75 51.82 20.4 196.67
SEA14T 9.00 100.44 39.7 143.33
RDSP-14T 7.75 107.21 20.2 69.33
从表1中可以看出，本实施例的基于极性加固的14T抗辐照SRAM单元电路的面积相较于大多数SRAM更小，仅次于Quatro10T电路，而相应的写入延迟及功耗则明显低于其他六种现有的SRAM电路，也即本实施例的基于极性加固的14T抗辐照SRAM单元电路的写入速度更快，同时功耗更低。
请参阅表2，其为本实施例的基于极性加固的14T抗辐照SRAM单元电路的临界电荷与现有技术的SRAM单元电路的仿真对比表。其中，临界电荷为相应电路中抗SEU能力最弱的节点上的临界电荷。
表2
电路名称 临界电荷(fC)
Quatro 7.36
RSP14T 7.24
RHPD-12T 19.6
DICE >50
SAR14T >50
SEA14T >50
RDSP-14T >50
从表2可以看出，本实施例的基于极性加固的14T抗辐照SRAM单元电路的最弱节点的临界电荷高于50fC，也即整体抗SEU能力的临界电荷高于50fC，具有较高的抗SEU能力。
请结合图10，其为图7的基于极性加固的14T抗辐照SRAM单元的HSNM、RSNM、WSNM和现有技术的SRAM单元电路的对比图。从图11中可以看出，本实施例的基于极性加固的14T抗辐照SRAM单元与其他六种现有的SRAM电路相比，WSNM性能接近，而HSNM性能明显高于其他六种SRAM电路。总的来说，本实施例的基于极性加固的14T抗辐照SRAM单元的噪声容限相比于其它六种SRAM存储单元电路都展现了较为突出的优势。
综上可知，本实施例提供的基于极性加固的14T抗辐照SRAM单元电路，能够提高单元电路的抗SEU的能力，可以在牺牲较小单元面积的情况下大幅度提高单元的速度，并且降低了电路的功耗。
在上述的基于极性加固的14T抗辐照SRAM单元的电路结构的基础上，本实施例进一步提供一种基于极性加固的14T抗辐照SRAM单元的电路芯片。封装成芯片的模式，更易于基于极性加固的14T抗辐照SRAM单元的推广与应用。请参阅图11，其为采用图7的基于极性加固的14T抗辐照SRAM单元封装而成的存储芯片的结构示意图。该电路芯片包括六个引脚，其中，位于同一行的SRAM单元中，所有的晶体管N5、N6的栅极电连接字线WL，由此引出第一引脚1，所有的晶体管P7、P8的栅极均电连接字线WLB，由此引出第二引脚2，所有的晶体管P1、P2、P3、P4的源极电连接电源VDD，由此引出第三引脚3，所有的晶体管N1、N4的源极，P5、P6的漏极电性接地，由此引出第四引脚4。每一行均存在一个第一引脚1、第二引脚2、第三引脚3和第四引脚4。
位于同一列的SRAM单元中，所有的晶体管N5、P7的源极电连接位线BL，由此引出第五引脚5，所有的晶体管N6、P8的源极电连接位线BLB，由此引出第六引脚6。每一列均存在一个第五引脚5和第六引脚6。
在上述的基于极性加固的14T抗辐照SRAM单元的电路结构的基础上，本实施例进一步提供一种基于极性加固的14T抗辐照SRAM单元的电路模块，该电路模块包括六个连接端，其中，位于同一行的SRAM单元中，字线WL与所有的晶体管N5、N6的栅极电连接，由此引出第一连接端，字线WLB与所有的晶体管P7、P8的栅极电连接，由此引出第二连接端，电源VDD与所有的晶体管P1、P2、P3、P4的源极电连接，由此引出第三连接端，地线与所有的晶体管N1、N4的源极电连接，由此引出第四连接端。
位于同一列的SRAM单元中，位线BL与所有的晶体管N5、P7的源极电连接，由此引出第五连接端，位线BLB与所有的晶体管N6、P8的源极电连接，由此引出第六连接端。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种基于极性加固的14T抗辐照SRAM单元，其特征在于，其包括：
八个PMOS晶体管P1～P8；P1、P2、P3、P4的源极均电连接电源VDD；
六个NMOS晶体管N1～N6；N1的漏极与N2的源极电连接；N3的源极与N4的漏极电连接；N1、N4的源极和P5、P6的漏极均电性接地；
其中，N2、N5、P2的漏极与N4、P5的栅极电连接形成主存储节点Q；N1、P6的栅极与N3、N6、P3的漏极电连接形成主存储节点QN；N3、P3、P4的栅极，P1、P7的漏极均与P5的源极电连接形成冗余存储节点S0；N2、P1、P2的栅极，P4、P8的漏极均与P6的源极电连接形成冗余存储节点S1；N5、N6的栅极电连接字线WL；P7、P8的栅极电连接字线WLB；N5、P7的源极电连接位线BL；N6、P8的源极电连接位线BLB；
所述SRAM单元在写入阶段，所述字线WL为高电平，所述字线WLB为低电平；当所述位线BL为高电平、所述位线BLB为低电平时，通过N5、P7分别向所述主存储节点Q与所述冗余存储节点S0写‘1’；当所述位线BL为低电平、所述位线BLB为高电平时，通过N6、P8分别向所述主存储节点QN与所述冗余存储节点S1写‘0’。
2.根据权利要求1所述的基于极性加固的14T抗辐照SRAM单元，其特征在于，N1～N6和P1～P8的长度均为65nm；P1、P4的宽度为280nm，P5、P6的宽度为80nm，其余晶体管的宽度均为140nm。
3.根据权利要求1所述的基于极性加固的14T抗辐照SRAM单元，其特征在于，所述SRAM单元在保持阶段，所述位线BL和所述位线BLB均预充至高电平，所述字线WL为低电平，所述字线WLB为高电平。
4.根据权利要求1所述的基于极性加固的14T抗辐照SRAM单元，其特征在于，所述SRAM单元在读取阶段，所述位线BL和所述位线BLB均预充至高电平，所述字线WL为高电平，所述字线WLB为低电平；N5、N6、P7、P8打开。
5.根据权利要求4所述的基于极性加固的14T抗辐照SRAM单元，其特征在于，当所述SRAM单元存储的数据为‘0’时，即“Q＝S0＝0、QN＝S1＝1”时，所述位线BL通过放电路径一和放电路径二放电，位线产生电压差，通过灵敏放大器读取数据；所述放电路径一为：P7、P5向地线放电；所述放电路径二为：N5、N2、N1向地线放电。
6.根据权利要求4所述的基于极性加固的14T抗辐照SRAM单元，其特征在于，当所述SRAM单元存储的数据为‘1’时，即“Q＝S0＝1、QN＝S1＝0”时，所述位线BLB通过放电路径三和放电路径四放电，位线产生电压差，通过灵敏放大器读取数据；所述放电路径三为：P8、P6向地线放电；所述放电路径4为：N6、N3、N4向地线放电。
7.根据权利要求1所述的基于极性加固的14T抗辐照SRAM单元，其特征在于，所述SRAM单元的存储节点受到粒子轰击时，所述冗余存储节点S0和所述冗余存储节点S1上仅产生“0-1”的电压脉冲，使得所述冗余存储节点S0和所述冗余存储节点S1有效避免发生翻转，并使所述主存储节点Q和所述主存储节点QN在发生翻转后恢复至初始状态。
8.一种基于极性加固的14T抗辐照SRAM单元的电路结构，其特征在于，其包括：
至少一个如权利要求1至7中任意一项所述的基于极性加固的14T抗辐照SRAM单元，多个所述SRAM单元阵列设置；位于同一行的SRAM单元中，所有的N5、N6的栅极均电连接字线WL；所有的P7、P8的栅极均电连接字线WLB；所有的P1、P2、P3、P4的源极均电连接电源VDD；所有的N1、N4的源极与所有的P5、P6的漏极均电性接地；
位于同一列的SRAM单元中，所有的N5、P7的源极均电连接位线BL；所有的N6、P8的源极均电连接位线BLB。
9.一种基于极性加固的14T抗辐照SRAM单元的电路芯片，其采用如权利要求8所述的基于极性加固的14T抗辐照SRAM单元的电路结构封装而成，其特征在于，所述电路芯片包括：
位于同一行的SRAM单元中，所有的N5、N6的栅极均电连接字线WL，由此引出的第一引脚；
所有的P7、P8的栅极均电连接字线WLB，由此引出的第二引脚；
所有的P1、P2、P3、P4的源极均电连接电源VDD，由此引出的第三引脚；
所有的N1、N4的源极与P5、P6的漏极均电性接地，由此引出的第四引脚；
位于同一列的SRAM单元中，所有的N5、P7的源极均电连接位线BL，由此引出的第五引脚；
所有的N6、P8的源极均电连接位线BLB，由此引出的第六引脚。
10.一种基于极性加固的14T抗辐照SRAM单元的的电路模块，其采用如权利要求8所述的基于极性加固的14T抗辐照SRAM单元的电路结构布局，其特征在于，所述电路模块包括：
位于同一行的SRAM单元中，字线WL与所有的N5、N6的栅极电连接，由此引出的第一连接端；
字线WLB与所有的P7、P8的栅极电连接，由此引出的第二连接端；
电源VDD与所有的P1、P2、P3、P4的源极电连接，由此引出的第三连接端；
地线与所有的N1、N4的源极和所有的P5、P6的漏极电连接，由此引出的第四连接端；
位于同一列的SRAM单元中，位线BL与所有的N5、P7的源极电连接，由此引出的第五连接端；
位线BLB与所有的N6、P8的源极电连接，由此引出的第六连接端。
CN202310411108.9A 2023-04-12 2023-04-12 基于极性加固的14t抗辐照sram单元、电路结构、芯片和模块 Pending CN116417041A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310411108.9A CN116417041A (zh) 2023-04-12 2023-04-12 基于极性加固的14t抗辐照sram单元、电路结构、芯片和模块

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310411108.9A CN116417041A (zh) 2023-04-12 2023-04-12 基于极性加固的14t抗辐照sram单元、电路结构、芯片和模块

Publications (1)

Publication Number Publication Date
CN116417041A true CN116417041A (zh) 2023-07-11

Family

ID=87057823

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310411108.9A Pending CN116417041A (zh) 2023-04-12 2023-04-12 基于极性加固的14t抗辐照sram单元、电路结构、芯片和模块

Country Status (1)

Country Link
CN (1) CN116417041A (zh)

Similar Documents

Publication Publication Date Title
Zhao et al. Novel write-enhanced and highly reliable RHPD-12T SRAM cells for space applications
JP2589949B2 (ja) 記憶セル
US8036023B2 (en) Single-event upset immune static random access memory cell circuit
US7495969B2 (en) Techniques for improving write stability of memory with decoupled read and write bit lines
US7468904B2 (en) Apparatus for hardening a static random access memory cell from single event upsets
US9276083B2 (en) Memory elements with stacked pull-up devices
Giterman et al. Area and energy-efficient complementary dual-modular redundancy dynamic memory for space applications
CN105336362A (zh) 抗辐射加固的静态随机存取储存器
CN111916125B (zh) 一种低压下提升读写速度和稳定性的sram存储单元电路
CN113764009B (zh) 一种14t抗辐照sram存储单元电路
CN114999545A (zh) Nrhc-14t抗辐照sram存储单元、芯片和模块
CN111128271A (zh) 一种rhpd-12t抗辐照sram存储单元电路
KR101958405B1 (ko) 메모리 셀 및 이의 동작 방법
CN112259143B (zh) 一种读写分离的14t抗辐照sram存储单元电路结构
US9564208B2 (en) Low power radiation hardened memory cell
CN213303652U (zh) 一种超低功耗抗单粒子翻转的静态随机存取存储器
CN116417041A (zh) 基于极性加固的14t抗辐照sram单元、电路结构、芯片和模块
Shah et al. A soft error robust 32kb SRAM macro featuring access transistor-less 8T cell in 65-nm
CN116741228A (zh) 14t抗辐照的sram存储单元及基于此的电路模块、结构和芯片
CN115565578B (zh) 基于极性加固技术的抗辐射sram存储单元电路、芯片
CN115171752A (zh) Rhbd-12t抗辐照sram存储单元、芯片、模块
CN112992225B (zh) 一种sram存储单元、sram存储器以及数据存储方法
CN115295042A (zh) 一种rhc-16t抗辐射sram单元、芯片和模块
CN116072184A (zh) 一种利用极性加固技术的12t抗辐射sram单元、模块、电路
CN108831515A (zh) Sram存储单元

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination