CN116072184A - 一种利用极性加固技术的12t抗辐射sram单元、模块、电路 - Google Patents

Abstract

本发明涉及模拟集成电路技术领域，更具体的，涉及一种利用极性加固技术的12T抗辐射SRAM单元，采用该种单元电路布局的模块、以及基于该种单元电路设计的抗辐射电路。本发明基于极性加固技术对存储节点Q、QB进行了NMOS管加固，只会产生负向脉冲，而该脉冲由于栅电容的存在不能影响其他晶体管的状态，这使得存储节点Q、QB有效避免发生翻转；同时外围节点S0、S1数据反馈保证了内部节点Q、QB可以在发生翻转后恢复至初始状态，从而使得单元在保证容限性能不掉队的情况，实现了抗辐照性能的提升，可实现部分双节点出现SEU也能恢复。

Description

一种利用极性加固技术的12T抗辐射SRAM单元、模块、电路

技术领域

本发明涉及集成电路设计技术领域，更具体的，涉及一种利用极性加固技术的12T抗辐射SRAM单元(可简称为RHD-12T)，采用该种单元电路布局的模块、以及基于该种单元电路设计的抗辐射电路。

背景技术

随着电子科技技术的快速发展，集成电路产品充斥在人们的生活中。与此同时，人们对电子技术的可靠性要求也越来越高。特别是航天器在轨时间较长，太空中的辐射环境中也越来越复杂的情形下。

在没有大气保护的环境下，空间的各种辐射会穿透航天器和航天器内部的电子器件,其中静态随机存储器SRAM(Static Random Access Memory)也会被影响到。由于器件的集成度越来越高，SRAM受到单粒子效应SET(Single Event Effects)的影响导致单粒子翻转SEU(Single Event Upset)的概率也变得越来越高。处于辐射环境下的半导体器材被射线穿透时，器材的入射轨道上瞬间会进行剧烈的电离反应，使得器件的氧化层充满电子-空穴对。当被射线照射的部位不存在电场作用时，电子-空穴对会逐渐自动复合，恢复正常状态。当被照射的区域处于电场活动范围时，部分的电荷会在电场力的作用下被器件的电极所吸收，当电荷聚集的量达到一个临界值时，其敏感节点会产生电压或电流的猛烈瞬态干扰，使电路的逻辑状态发生错误，甚至出现永久性的故障。

为了提高单元抵抗SEU的能力，现有技术中主要包括以下几种方案：

1)图1所示的QUATRO 10T电路，由四个PMOS晶体管和六个NMOS晶体管构成，其中有两个NOMS晶体管作为传输晶体管。该电路相比于传统六管单元结构有更好的抗SEU的能力，但是其高频下失败率较大。

2)图2所示的DICE 12T电路，拥有4个存储节点以及4个传输管。当每个单存储节点上发生SEU时，该节点终究都会被剩余节点所恢复。但是对多节点翻转的容忍能力较差。

3)图3所示的RSP 14T电路，通过新增的两个PMOS管来引入冗余节点S0和S1，另使用两个NMOS管的栅极连到节点Q和QB上，以提升电路写速度。但是其整体功耗变高，版图面积变大。

4)图4所示的SEA 14T电路，虽然减少了敏感节点的个数，但是缺点是较低的RSNM数值。

上述电路都存在同一个缺点：虽然单存储节点具有抗SEU能力，但是当电路中两个节点同时出现SEU时恢复能力较弱。

发明内容

基于此，有必要针对现有电路双存储节点抗SEU能力存在提升空间的问题，提供一种利用极性加固技术的12T抗辐射SRAM单元、模块、电路。

本发明采用以下技术方案实现：

第一方面，本发明提供了一种利用极性加固技术的12T抗辐射SRAM单元，包括4个PMOS管P1～P4、8个NMOS管N1～N8。

P1的源极电连接VDD。P2的源极电连接VDD，栅极电连接P1的漏极。P3的源极电连接P1的漏极，栅极电连接P1的栅极。P4的源极电连接P2的漏极，栅极电连接P1的漏极。N1的源极电连接P3的漏极，栅极电连接P4的栅极。N2的源极电连接P4的漏极，栅极电连接P3的栅极。N3的漏极电连接N1的漏极、并设置有存储节点Q，栅极电连接N2的漏极，源极电连接GND。N4的漏极电连接N2的漏极、并设置有存储节点QB，栅极电连接N1的漏极，源极电连接GND。N5的漏极电连接P1的漏极、并设置有存储节点S0，栅极电连接N2的漏极，源极电连接GND。N6的漏极电连接P2的漏极、并设置有存储节点S1，栅极电连接N1的漏极，源极电连接GND。N7的源极电连接位线BL，栅极电连接字线WL，漏极电连接N1的漏极。N8的源极电连接位线BLB，栅极电连接字线WL，漏极电连接N2的漏极。

其中，存储节点Q被N1、N3、N4、N7包围，存储节点QB被N2、N3、N4、N8包围，构成极性加固结构。

该种利用极性加固技术的12T抗辐射SRAM单元的实现根据本公开的实施例的方法或过程。

第二方面，本发明公开了一种模块，采用了如第一方面公开的利用极性加固技术的12T抗辐射SRAM单元的电路布局。

12T抗辐射SRAM单元模块的接口包括5个接口。其中，第一接口与字线WL电连接。第二接口与位线BL电连接。第三接口与位线BLB电连接。第四接口用于与VDD电连接。第五接口用于与GND电连接。

该种模块的实现根据本公开的实施例的方法或过程。

第三方面，本发明公开了一种抗辐射电路，包括呈阵列分布的存储单元。所述存储单元为第一方面公开的利用极性加固技术的12T抗辐射SRAM单元。同一列的存储单元共用同一根位线BL、位线BLB；同一行的存储单元共用同一根字线WL。

与现有技术相比，本发明具备如下有益效果：

本发明基于极性加固技术对存储节点Q、QB进行了NMOS管加固，只会产生负向脉冲，而该脉冲由于栅电容的存在不能影响其他晶体管的状态，这使得存储节点Q、QB有效避免发生翻转；同时外围节点S0、S1数据反馈保证了内部节点Q、QB可以在发生翻转后恢复至初始状态，从而使得单元在保证容限性能不掉队的情况，实现了抗辐照性能的提升，可实现部分双节点出现SEU也能恢复。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。

图1为本发明背景技术提供的现有技术中QUATRO 10T电路的结构示意图；

图2为本发明背景技术提供的现有技术中DICE 12T电路的结构示意图；

图3为本发明背景技术提供的现有技术中RSP 14T电路的结构示意图；

图4为本发明背景技术提供的现有技术中SEA 14T电路的结构示意图；

图5为本发明实施例所提供的RHD-12T的结构示意图；

图6为图5中RHBD-12T的时序波形图。

图7为图5中RHBD-12T的节点在不同时刻双指数电流源脉冲注入的瞬态波形仿真图。

图8为图5中RHBD-12T的部分双节点在不同时刻双指数电流源脉冲注入的瞬态波形仿真图。

图9为现有技术电路和图5中RHBD-12T的HSNM、RSNM、WSNM对比图。

图10为基于图5的RHD-12T构建的抗辐射电路的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明的是，当组件被称为“安装于”另一个组件，它可以直接在另一个组件上或者也可以存在居中的组件。当一个组件被认为是“设置于”另一个组件，它可以是直接设置在另一个组件上或者可能同时存在居中组件。当一个组件被认为是“固定于”另一个组件，它可以是直接固定在另一个组件上或者可能同时存在居中组件。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“或/及”包括一个或多个相关的所列项目的任意的和所有的组合。

参看图5，为本发明公开的一种利用极性加固技术的12T抗辐射SRAM单元的结构图。本发明的RHD-12T包括4个PMOS管、8个NMOS管。4个PMOS晶体管依次记为P1～P4，8个NMOS晶体管依次记为N1～N8。

本实施例中，晶体管的规格设计为：所有MOS管的栅长均为65nm，其中P1～P4的栅宽均为80nm，N1、N2栅宽为80nm，N3、N4、N5、N6栅宽为280nm，N7、N8栅宽为140nm。

各晶体管的连接关系如下：

P1的漏极与P2的栅极、P3的源极、P4的栅极、N1的栅极、N5的漏极电连接，并且P1的栅极与P2的漏极、P3的栅极、P4的源极、N2的栅极、N6的漏极电连接；

P2的漏极与P1的栅极、P3的栅极、P4的源极、N2的栅极、N6的漏极电连接，并且P2的栅极与P1的漏极、P3的源极、P4的栅极、N1的栅极、N5的漏极电连接；

P3的漏极与N1的源极电连接，并且P3的栅极与P1的栅极、P2的漏极、P4的源极、N2的栅极、N6的漏极电连接；

P4的漏极与N2的源极电连接，并且P4的栅极与P2的栅极、P1的漏极、P3的源极、N1的栅极、N5的漏极电连接；

N1的漏极与N3的漏极、N4的栅极、N6的栅极电连接，并且N1的栅极与P2的栅极、P1的漏极、P3的源极、P4的栅极、N5的漏极电连接；

N2的漏极与N3的栅极、N4的漏极、N5的栅极电连接，并且N2的栅极与P1的栅极、P2的漏极、P4的源极、P3的栅极、N6的漏极电连接；

N3的漏极与N1的漏极、N4的栅极、N6的栅极电连接，并且N3的栅极与N2的漏极、N4的漏极、N5的栅极电连接；

N4的漏极与N3的栅极、N2的漏极、N5的栅极电连接，并且N4的栅极与N1的漏极、N3的栅极、N6的栅极电连接；

N5的漏极与P1的漏极、P2的栅极、P3的源极、P4的栅极、N1的栅极电连接，并且N5的栅极与N3的栅极、N2的漏极、N4的漏极电连接。

N6的漏极与P1的栅极、P2的漏极、P3的栅极、P4的源极、N2的栅极电连接，并且N6的栅极与N1的漏极、N3的漏极、N4的栅极电连接。

位线BL与传输管N7的源极电连接；位线BLB与晶体管N8的源极电连接；字线WL与传输晶体管N7和N8的栅极电连接；传输晶体管N7的漏极与N1和N3的漏极电连接；传输晶体管N8的漏极与N2和N4的漏极电连接；VDD与P1、P2的源极电连接；N3、N4、N5、N6的源极接地。

需要说明的是，上述连接关系存在部分重复，但为了便于理解而给予保留。

对于RHD-12T而言，P1、P2、P3、P4和N1、N2作为上拉管，N3、N4、N5、N6作为下拉管。N1和P3构成一个反相器，N2和P4构成另一个反相器，两个反相器交叉耦合。冗余节点S0、S1(处于电路外围，也称为外围节点)由P1和P2交叉耦合，存储节点Q、QB(处于电路内部，也称为内部节点)由N3和N4交叉耦合，而存储节点Q、QB全部由NMOS晶体管包围，即存储节点Q被N1、N3、N4、N7包围，存储节点QB被N2、N3、N4、N8包围，构成极性加固结构。存储节点Q通过N7与位线BL相连，存储节点QB通过N8与位线BLB相连，N7、N8由字线WL控制。

参看图6的时序波形图(仿真条件为：Corner：TT；Temperature：27℃；VDD：1.2V)，RHD-12T的工作方式如下，

单元在保持阶段，位线BL、BLB都预充到高电平，字线WL为低电平，所述单元内部保持初始的状态、且不工作。

单元处于读数据阶段时，位线BL、BLB预充到高电平，字线WL为高电平，N7、N8打开；依据存储的数据对应放电，使位线BL、BLB产生电压差。本实施例中，将单元连接灵敏放大器。灵敏放大器依据位线BL、BLB的电压差读出存储的数据。具体的，若存储的数据为‘0’，则“Q＝S0＝0、QB＝S1＝1”，位线BL通过N7、N3向地放电，使得位线BL、BLB产生电压差。若存储的数据为‘1’，则“Q＝S0＝1、QB＝S1＝0”，位线BLB通过N8、N4向地放电，使得位线BL、BLB产生电压差。需要说明的是，上述两个电压差是不同的，灵敏放大器依据前者读取出“0”，依据后者读取出“1”。

单元处于写入数据阶段时，字线WL为高电平；依据位线BL、BLB电平高低对存储节点进行写入。具体的，若位线BL为高电平，位线BLB为低电平，通过N7向存储节点Q、冗余节点S0写‘1’，对应的存储节点QB、冗余节点S1为‘0’。若位线BL为低电平，位线BLB为高电平，通过N8向存储节点QB、冗余节点S1写‘1’，对应的存储节点Q、冗余节点S0为‘0’。

发明人对RHD-12T对应了节点抗SEU情况仿真，仿真条件为：VDD：1.2V。参看图7，Q、QB、S0、S1单独出现辐射时可实现恢复。参看图8，存储节点Q、冗余节点S0同时出现辐射时可实现恢复，存储节点QB、冗余节点S1同时出现辐射时可实现恢复。这是因为，若单元的存储节点受到粒子轰击，由于存储节点Q、QB均由NMOS管包围，根据极性加固原理，空间粒子轰击NMOS管，在节点仅产生“1-0”和“0-0”的电压脉冲，即只会产生负向脉冲，而该脉冲由于栅电容的存在不能影响其他晶体管的状态，这使得存储节点Q、QB有效避免发生翻转；同时外围节点S0、S1数据反馈保证了内部节点Q、QB可以在发生翻转后恢复至初始状态，从而使得单元抗SEU的能力得到了提高。如果是其他非关键节点(指除了Q、QB、S0、S1之外的端点，例如N7、N8的栅极等)受到粒子的轰击，那么单元更加不易受到影响。

此外，发明人还将RHD-12T进行了容限性能仿真，并与现有技术电路进行比对，仿真条件为：Corner：TT；Temperature：27℃；VDD：1.2V。结果参看图9，可知，RHD-12T与现有技术电路性能相近。因此，RHD-12T在保证容限性能不掉队的情况，实现了抗辐照性能的提升。

此外，在上述利用极性加固技术的12T抗辐射SRAM单元的基础上，本实施例还公开了一种模块，其采用了上述利用极性加固技术的12T抗辐射SRAM单元布局。封装成模块的模式，更易于利用极性加固技术的12T抗辐射SRAM单元的推广与应用。

12T抗辐射SRAM单元模块的接口包括5个接口。其中，第一接口与字线WL电连接。第二接口与位线BL电连接。第三接口与位线BLB电连接。第四接口用于与VDD电连接。第五接口用于与GND电连接。

基于上述利用极性加固技术的12T抗辐射SRAM单元，也可构建抗辐射电路。具体的，抗辐射电路包括呈阵列分布的存储单元。存储单元即采用上述利用极性加固技术的12T抗辐射SRAM单元。同一列的存储单元共用同一根位线BL、位线BLB；同一行的存储单元共用同一根字线WL。

抗辐射电路还包括预充电电路、字线数据控制模块、灵敏放大器。预充电电路用于对位线BL、BLB进行预充。字线数据控制模块控制字线WL电平。灵敏放大器用于依据位线BL、BLB电压差读取数据。每列配置一个灵敏放大器，其两个输入端分别与位线BL、BLB连接。

参看图10，为两列的情况。在电路保持情况下，字线WL保持关闭，存储单元内部信息保持不变。当需要进行读操作时，相应行的字线WL打开，其中位线电压通过预充电电路拉到高电平，选中的列对应的字线BL、BLB会产生电压差，当电压差达到了灵敏放大器能识别的最小压差(一般为200mv)，即将存储单元里面的信息读出。在写操作情况下，相应行的字线WL打开，相应列会存入写信息数值，并通过字线WL写入RHD-12。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种利用极性加固技术的12T抗辐射SRAM单元，其特征在于，包括：PMOS晶体管P1，其源极电连接VDD；

PMOS晶体管P2，其源极电连接VDD，栅极电连接P1的漏极；

PMOS晶体管P3，其源极电连接P1的漏极，栅极电连接P1的栅极；

PMOS晶体管P4，其源极电连接P2的漏极，栅极电连接P1的漏极；

NMOS晶体管N1，其源极电连接P3的漏极，栅极电连接P4的栅极；

NMOS晶体管N2，其源极电连接P4的漏极，栅极电连接P3的栅极；

NMOS晶体管N3，其漏极电连接N1的漏极、并设置有存储节点Q，栅极电连接N2的漏极，源极电连接GND；

NMOS晶体管N4，其漏极电连接N2的漏极、并设置有存储节点QB，栅极电连接N1的漏极，源极电连接GND；

NMOS晶体管N5，其漏极电连接P1的漏极、并设置有冗余节点S0，栅极电连接N2的漏极，源极电连接GND；

NMOS晶体管N6，其漏极电连接P2的漏极、并设置有冗余节点S1，栅极电连接N1的漏极，源极电连接GND；

NMOS晶体管N7，其源极电连接位线BL，栅极电连接字线WL，漏极电连接N1的漏极；以及

NMOS晶体管N8，其源极电连接位线BLB，栅极电连接字线WL，漏极电连接N2的漏极；

其中，存储节点Q被N1、N3、N4、N7包围，存储节点QB被N2、N3、N4、N8包围，构成极性加固结构。

2.根据权利要求1所述的利用极性加固技术的12T抗辐射SRAM单元，其特征在于，P1、P2、P3、P4和NMOS晶体管N1、N2作为上拉管，N3、N4、N5、N6作为下拉管；

N1和P3构成一个反相器，N2和P4构成另一个反相器，两个反相器交叉耦合；存储节点Q通过N7与位线BL相连，存储节点QB通过N8与位线BLB相连，N7、N8由字线WL控制。

3.根据权利要求1所述的利用极性加固技术的12T抗辐射SRAM单元，其特征在于，P1、P2、P3、P4、N1、N2、N3、N4、N5、N6、N7、N8的栅长均为65nm；

其中，P1、P2、P3、P4的栅宽均为80nm，N1、N2的栅宽为80nm，N3、N4、N5、N6的栅宽为280nm，N7、N8的栅宽为140nm。

4.根据权利要求1所述的利用极性加固技术的12T抗辐射SRAM单元，其特征在于，所述单元在保持阶段，位线BL、BLB都预充到高电平，字线WL为低电平，所述单元内部保持初始的状态、且不工作。

5.根据权利要求1所述的利用极性加固技术的12T抗辐射SRAM单元，其特征在于，所述单元处于读数据阶段时，位线BL、BLB预充到高电平，字线WL为高电平，N7、N8打开；依据存储的数据对应放电，使位线BL、BLB产生电压差；

所述单元连接有灵敏放大器，用于依据位线BL、BLB的电压差读出存储的数据。

6.根据权利要求5所述的利用极性加固技术的12T抗辐射SRAM单元，其特征在于，若存储的数据为‘0’，则“Q＝S0＝0、QB＝S1＝1”，位线BL通过N7、N3向地放电，使得位线BL、BLB产生电压差。

若存储的数据为‘1’，则“Q＝S0＝1、QB＝S1＝0”，位线BLB通过N8、N4向地放电，使得位线BL、BLB产生电压差。

7.根据权利要求1所述的利用极性加固技术的12T抗辐射SRAM单元，其特征在于，所述单元处于写入数据阶段时，字线WL为高电平；依据位线BL、BLB电平高低对存储节点进行写入。

8.根据权利要求7所述的利用极性加固技术的12T抗辐射SRAM单元，其特征在于，若位线BL为高电平，位线BLB为低电平，通过N7向存储节点Q、冗余节点S0写‘1’；

若位线BL为低电平，位线BLB为高电平，通过N8向存储节点QB、冗余节点S1写‘1’。

9.一种12T抗辐射SRAM单元模块，其特征在于，采用了如权利要求1-8中任一项所述的利用极性加固技术的12T抗辐射SRAM单元的电路布局；

所述12T抗辐射SRAM单元模块的接口包括：

第一接口，其与字线WL电连接；

第二接口，其与位线BL电连接；

第三接口，其与位线BLB电连接；

第四接口，其用于与VDD电连接；以及

第五接口，其用于与GND电连接。

10.一种抗辐射电路，其特征在于，包括呈阵列分布的存储单元；所述存储单元为权利要求1-8中任一项所述的利用极性加固技术的12T抗辐射SRAM单元；

同一列的存储单元共用同一根位线BL、位线BLB；同一行的存储单元共用同一根字线WL。

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