JP2756316B2 - 双安定論理装置 - Google Patents
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- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は双安定論理装置に関し、更に詳細には、シン
グル・イベント・アップセット率を減少させるための回
路を有するメモリ・セルに関する。
グル・イベント・アップセット率を減少させるための回
路を有するメモリ・セルに関する。
ソフト・エラーまたはシングル・エベント・アップセ
ット（SEU）に対する集積回路メモリの感受性はスペー
スについて格別の関心が持たれている。これについては
次の文献を参照されたい。即ち、イー・ジー・ミュラー
（E.G.Muller）、エム・エス・ガッセンハウア（M.S.Gu
ssenhower）、ケイ・エイ・リンチ（K.A.Lynch）及びデ
ィー・エィチ・ブレンテジャー（D.H.Brenteger）の論
文「線量測定データ：反転生起現象についてのスペース
測定及びマッピング」（IEEE会報、核科学、NS−34（19
87年）1251〜1255頁）、及びエィチ・ティーウィーバ
（H.T.Weaver）等の論文「SRAMにおけるSEUメカニズム
についての基礎的研究から得られたSEUトレラント・メ
モリ・セル」（IEEE会報、核科学、NS−34（1987年）12
81〜1286頁）を参照されたい。ソフト・エラーまたはシ
ングル・イベント・アップセットは、一般に、単一エネ
ルギー粒子がメモリのような集積回路を通過するときに
該粒子によって該粒子の通路に沿って生起される電子・
正孔の対によって生ずる。エネルギー粒子がメモリ・セ
ルの臨界的容積内に臨界的電荷を発生すること、このメ
モリの論理状態が反転させられる。この臨界的電荷は、
定義によれば、メモリ・セルの論理状態を変化させるの
に必要な電荷の最小量である。この臨界的電荷はまた、
宇宙線からの直接イオン化によってメモリに入る。これ
については次の文献を参照されたい。即ち、ティー・シ
ー・メイ（T.C.May）及びエム・エィチ・ウッズ（M.H.W
oods）の論文「ダイナミック・メモリにおけるアルファ
粒子誘起ソフト・エラー」（IEEE会報、電子工学装置、
ED−26（1979年）２頁）、並びにジェイ・シー・ピッケ
ル（J.C.Pichel）及びジェイ・ティー・ブラウドフッド
・ジューニャ（J.T.Blaudfood,Jr.）の論文「CMOS RAM
宇宙線−誘起エラー率解析」（核科学についてのIEEE会
報、NS−28巻（1981年）3962〜3967頁）を参照された
い。或いはまた、臨界的電荷はアルファ粒子（ヘリウム
核）から生ずる。SEUの一例を第1a図に示す。図はCMOS
インバータの断面図である。アルファ粒子ｐがｐチャネ
ルMOSトランジスタPchのバルク状半導体に衝突すると、
該粒子は、負及び正の符号でそれぞれ示すように電子・
正孔の対を発生する。ｎチャネル・トランジスタNchが
オンとなっており、ｐチャネル・トランジスタPchがオ
フとなっているものとすると、ドレインＤに集まる（ド
レインＤへ向かう矢印のように）正孔（＋符号で示す）
は、出力端子OUTにおける電圧を論理低レベルから論理
高レベルへ変化させる。負号で示す電子は回路電源電圧
Vccへ向かって拡散する。トランジスタNchに衝突した電
荷発生エネルギー粒子は前記と反対の効果を有し、正電
荷はアースへ向かって移動し、負電荷は出力端子OUTに
集まり、これによりこのインバータの論理状態を変化さ
せ、そのｎチャネル・トランジスタはオフとなり、ｐチ
ャネル・トランジスタはオンとなる。
ット（SEU）に対する集積回路メモリの感受性はスペー
スについて格別の関心が持たれている。これについては
次の文献を参照されたい。即ち、イー・ジー・ミュラー
（E.G.Muller）、エム・エス・ガッセンハウア（M.S.Gu
ssenhower）、ケイ・エイ・リンチ（K.A.Lynch）及びデ
ィー・エィチ・ブレンテジャー（D.H.Brenteger）の論
文「線量測定データ：反転生起現象についてのスペース
測定及びマッピング」（IEEE会報、核科学、NS−34（19
87年）1251〜1255頁）、及びエィチ・ティーウィーバ
（H.T.Weaver）等の論文「SRAMにおけるSEUメカニズム
についての基礎的研究から得られたSEUトレラント・メ
モリ・セル」（IEEE会報、核科学、NS−34（1987年）12
81〜1286頁）を参照されたい。ソフト・エラーまたはシ
ングル・イベント・アップセットは、一般に、単一エネ
ルギー粒子がメモリのような集積回路を通過するときに
該粒子によって該粒子の通路に沿って生起される電子・
正孔の対によって生ずる。エネルギー粒子がメモリ・セ
ルの臨界的容積内に臨界的電荷を発生すること、このメ
モリの論理状態が反転させられる。この臨界的電荷は、
定義によれば、メモリ・セルの論理状態を変化させるの
に必要な電荷の最小量である。この臨界的電荷はまた、
宇宙線からの直接イオン化によってメモリに入る。これ
については次の文献を参照されたい。即ち、ティー・シ
ー・メイ（T.C.May）及びエム・エィチ・ウッズ（M.H.W
oods）の論文「ダイナミック・メモリにおけるアルファ
粒子誘起ソフト・エラー」（IEEE会報、電子工学装置、
ED−26（1979年）２頁）、並びにジェイ・シー・ピッケ
ル（J.C.Pichel）及びジェイ・ティー・ブラウドフッド
・ジューニャ（J.T.Blaudfood,Jr.）の論文「CMOS RAM
宇宙線−誘起エラー率解析」（核科学についてのIEEE会
報、NS−28巻（1981年）3962〜3967頁）を参照された
い。或いはまた、臨界的電荷はアルファ粒子（ヘリウム
核）から生ずる。SEUの一例を第1a図に示す。図はCMOS
インバータの断面図である。アルファ粒子ｐがｐチャネ
ルMOSトランジスタPchのバルク状半導体に衝突すると、
該粒子は、負及び正の符号でそれぞれ示すように電子・
正孔の対を発生する。ｎチャネル・トランジスタNchが
オンとなっており、ｐチャネル・トランジスタPchがオ
フとなっているものとすると、ドレインＤに集まる（ド
レインＤへ向かう矢印のように）正孔（＋符号で示す）
は、出力端子OUTにおける電圧を論理低レベルから論理
高レベルへ変化させる。負号で示す電子は回路電源電圧
Vccへ向かって拡散する。トランジスタNchに衝突した電
荷発生エネルギー粒子は前記と反対の効果を有し、正電
荷はアースへ向かって移動し、負電荷は出力端子OUTに
集まり、これによりこのインバータの論理状態を変化さ
せ、そのｎチャネル・トランジスタはオフとなり、ｐチ
ャネル・トランジスタはオンとなる。
従来技術を第1b図について更に説明すると、図は、一
般にスタティック・ランダム・アクセス・メモリ（SRA
M）に用いられている従来のCMOS（相補形金属酸化物半
導体）スタティック・メモリ・セルを示すものである。
（金属酸化物半導体なる句に用いられている金属なる語
は、多結晶半導体材料を含む半導体及び関連の技術にお
いて用いられるものである。）メモリ・セル２は、周知
の交差結合形インバータ製造法に従って構成され、従っ
てCMOSインバータはメモリ・セル２内に用いられる。メ
モリ・セル２内の第１のCMOSインバータ４はｐチャネル
・トランジスタ６及びｎチャネル・トランジスタ８を具
備し、これらは、そのソース・ドレイン通路を電圧Vcc
とアースとの間に直列接続させ、そのゲートを互いに接
続させている。メモリ・セル２内の第２のインバータ５
は同様に構成されており、ｐチャネル・トランジスタ10
及びｎチャネル・トランジスタ12は、それらのソース・
ドレイン通路をVccとアースとの間に直列接続させ、そ
れらのゲートも共通である。交差結合は、トランジ６及
び８のゲートがトランジ10及び12のドレイン（第1b図の
ノードS1）に接続されることにより、及びトランジスタ
10及び12のゲートがトランジスタ６及び８のドレイン
（第1b図のノードS2）に接続されることによって実現さ
れている。ｎチャネル・パス・トランジスタ14は、その
ソース・ドレイン通路をノードS2と第１のビット線BLと
の間に接続させ、そのゲートを語線WLに接続させてい
る。ｎチャネル・トランジスタ16は、同様に、そのソー
ス・ドレイン通路をノードS1と第２のビット線BL_との
間に接続させ、そのゲートを語線WLに接続させている。
パス・トランジスタ14、16は、イネーブルされると、デ
ータが、それぞれビット線BL及びBL_から、メモリ・セ
ル２内へ及びこれから外へ通過することを許す。ビット
線BL及びBL_はデータをメモリ・セル２内へ及びこれか
ら外へ運ぶ。パス・トランジスタ14、16は、SRAM内の行
アドレスの関数である語線によってイネーブルされる。
行アドレスはSRAM内の行デコーダによってデコードさ
れ、ｎ語線のうちの１線がイネーブルされることにな
る。ここに、ｎはメモリ内のメモリ・セルの行数であ
り、この行数はメモリ密度及びアーキテクチャの関数で
ある。
般にスタティック・ランダム・アクセス・メモリ（SRA
M）に用いられている従来のCMOS（相補形金属酸化物半
導体）スタティック・メモリ・セルを示すものである。
（金属酸化物半導体なる句に用いられている金属なる語
は、多結晶半導体材料を含む半導体及び関連の技術にお
いて用いられるものである。）メモリ・セル２は、周知
の交差結合形インバータ製造法に従って構成され、従っ
てCMOSインバータはメモリ・セル２内に用いられる。メ
モリ・セル２内の第１のCMOSインバータ４はｐチャネル
・トランジスタ６及びｎチャネル・トランジスタ８を具
備し、これらは、そのソース・ドレイン通路を電圧Vcc
とアースとの間に直列接続させ、そのゲートを互いに接
続させている。メモリ・セル２内の第２のインバータ５
は同様に構成されており、ｐチャネル・トランジスタ10
及びｎチャネル・トランジスタ12は、それらのソース・
ドレイン通路をVccとアースとの間に直列接続させ、そ
れらのゲートも共通である。交差結合は、トランジ６及
び８のゲートがトランジ10及び12のドレイン（第1b図の
ノードS1）に接続されることにより、及びトランジスタ
10及び12のゲートがトランジスタ６及び８のドレイン
（第1b図のノードS2）に接続されることによって実現さ
れている。ｎチャネル・パス・トランジスタ14は、その
ソース・ドレイン通路をノードS2と第１のビット線BLと
の間に接続させ、そのゲートを語線WLに接続させてい
る。ｎチャネル・トランジスタ16は、同様に、そのソー
ス・ドレイン通路をノードS1と第２のビット線BL_との
間に接続させ、そのゲートを語線WLに接続させている。
パス・トランジスタ14、16は、イネーブルされると、デ
ータが、それぞれビット線BL及びBL_から、メモリ・セ
ル２内へ及びこれから外へ通過することを許す。ビット
線BL及びBL_はデータをメモリ・セル２内へ及びこれか
ら外へ運ぶ。パス・トランジスタ14、16は、SRAM内の行
アドレスの関数である語線によってイネーブルされる。
行アドレスはSRAM内の行デコーダによってデコードさ
れ、ｎ語線のうちの１線がイネーブルされることにな
る。ここに、ｎはメモリ内のメモリ・セルの行数であ
り、この行数はメモリ密度及びアーキテクチャの関数で
ある。
作動においては、ノードS1及びS2の電圧は、メモリ・
セル２内のCMOSインバータ４、５が交差結合形であるの
で、必然的に互いの論理補数となる。語線WLが、行デコ
ーダ（図示せず）により、該行デコーダに接続されたア
ドレス・バッファ（図示せず）へのアドレス入力端子に
おいて受け取られる行アドレスに従って賦勢されると、
パス・トランジスタ14及び16はターンオンされ、ノード
S1及びS2をビット線BL_及びBLにそれぞれ接続する。従
って、語線WLが高レベルであると、メモリ・セル２の状
態はBL及びBL_上に差分電圧を加えることができる。或
いはまた、BL及びBL_上に電圧を加える周辺回路がメモ
リ・セル２の状態を変えることができる。第1b図に示す
トランジスタの大きさは、一般に、パス・トランジスタ
14及び16が語線WLによってターンオンされると、ノード
S2に関してビット線BLにおける差分的に低い電圧がノー
ドS2を論理低レベルにならしめ、そして、ノードS1に関
してビット線BL_おける差分的に低い電圧がノードS1を
論理低レベルにならしめる、というように選定される。
しかし、第1b図に示すトランジスタの大きさはまた、ト
ランジスタ14及び16がターンオンされると、ノードS2に
関してビット線BLにおける差分的に高い電圧がノードS2
を高レベルにさせず、また、ノードS1に関してビット線
BL_における差分的に高い電圧がノードS1を高レベルに
させない、というように選定される。従って、メモリ・
セル２への書込みは、ノードS1またはノードS2における
所望のビット線、従ってセル２の所望の側を低レベルに
ならしめることにより、そしてこれは、セル２内に帰還
路があるので、セル２の反対側を論理高レベル状態にす
る、ということによって達成される。
セル２内のCMOSインバータ４、５が交差結合形であるの
で、必然的に互いの論理補数となる。語線WLが、行デコ
ーダ（図示せず）により、該行デコーダに接続されたア
ドレス・バッファ（図示せず）へのアドレス入力端子に
おいて受け取られる行アドレスに従って賦勢されると、
パス・トランジスタ14及び16はターンオンされ、ノード
S1及びS2をビット線BL_及びBLにそれぞれ接続する。従
って、語線WLが高レベルであると、メモリ・セル２の状
態はBL及びBL_上に差分電圧を加えることができる。或
いはまた、BL及びBL_上に電圧を加える周辺回路がメモ
リ・セル２の状態を変えることができる。第1b図に示す
トランジスタの大きさは、一般に、パス・トランジスタ
14及び16が語線WLによってターンオンされると、ノード
S2に関してビット線BLにおける差分的に低い電圧がノー
ドS2を論理低レベルにならしめ、そして、ノードS1に関
してビット線BL_おける差分的に低い電圧がノードS1を
論理低レベルにならしめる、というように選定される。
しかし、第1b図に示すトランジスタの大きさはまた、ト
ランジスタ14及び16がターンオンされると、ノードS2に
関してビット線BLにおける差分的に高い電圧がノードS2
を高レベルにさせず、また、ノードS1に関してビット線
BL_における差分的に高い電圧がノードS1を高レベルに
させない、というように選定される。従って、メモリ・
セル２への書込みは、ノードS1またはノードS2における
所望のビット線、従ってセル２の所望の側を低レベルに
ならしめることにより、そしてこれは、セル２内に帰還
路があるので、セル２の反対側を論理高レベル状態にす
る、ということによって達成される。
SEUに対してメモリ・セルを硬くするための一つの方
法は、所定の事象によって発生させられる電荷の量を減
少させることである。これは、例えば、材料本体内の集
合深さよりも薄いシリコン膜を用いることによって達成
される。例えば、SOI（絶縁物上にシリコンがある構
造）装置におけるように、半導体の薄い膜上に生成した
メモリ・セルは、シリコンのような半導体本体上に生成
したメモリ・セルよりも、SEUに対する感受性が小さ
い。即ち、絶縁物内の通路に沿うイオン化電荷が、半導
体内に生成したイオン化電荷に比較して、集合させられ
るよりも再結合する可能性が高いからである。
法は、所定の事象によって発生させられる電荷の量を減
少させることである。これは、例えば、材料本体内の集
合深さよりも薄いシリコン膜を用いることによって達成
される。例えば、SOI（絶縁物上にシリコンがある構
造）装置におけるように、半導体の薄い膜上に生成した
メモリ・セルは、シリコンのような半導体本体上に生成
したメモリ・セルよりも、SEUに対する感受性が小さ
い。即ち、絶縁物内の通路に沿うイオン化電荷が、半導
体内に生成したイオン化電荷に比較して、集合させられ
るよりも再結合する可能性が高いからである。
反転に対するメモリ・セルの感受性を減少させる他の
方法は、セルの臨界的電荷を増加させることである。
方法は、セルの臨界的電荷を増加させることである。
SEUを作るために必要な臨界的電荷を増加させること
に基づくスタティック・メモリ・セルにおけるSEUに対
する硬化方法を第2a図示す。図示のように、抵抗18及び
20が、インバータ４及び５の交差結合線内に設けられ、
これらは、トランジスタ６、８、10及び12のゲート・キ
ャパシタンスに関連するRC時定数遅延を増加させる。臨
界的容積内のエネルギー粒子衝突の初期効果はメモリ・
セルの一方のノード、例えばノードS1の電圧を変化させ
ることである。この電圧変化が、ノードS1の初期電圧が
リストアされる前に、インバータ４及び５の交差結合を
通って伝播すると、反転が生ずる。この増加したRC遅延
は、交差結合を通る帰還伝播を遅くし、初めに影響を受
けたノードの回復のための時間をより多くする。しか
し、RC伝播遅延のこの増加はまた、セル２の書込みサイ
クル時間を遅くする。スタティック・ランダム・アクセ
ス・メモリ（SRAM）におけるスタティック・メモリ・セ
ルの書込みサイクルは、一般に、読出しサイクルよりも
速く、従って、書込みサイクルが若干遅くなることは許
容される。即ち、読出しサイクルは最も臨界的であった
からである。しかし、メモリ・セルを小形にすると、SE
U硬化セルの書き込みサイクルの速度が最も重大なもの
となった。前掲のウィーバは、ウィーバSEU縮小手法を
示す第2b図に示すように、彼のインバータのｐチャネル
・トランジスタ６及び10に対する衝突を防止するために
抵抗R1及びR2を設けた。しかし、ｎチャネル・トランジ
スタ８及び12に対する衝突を防止するために抵抗R3及び
R4は依然として必要であり、従ってウィーバのメモリ・
セルの書込み速度は制限される。従って、SEU硬化に対
する抵抗使用の手法は望ましくない。
に基づくスタティック・メモリ・セルにおけるSEUに対
する硬化方法を第2a図示す。図示のように、抵抗18及び
20が、インバータ４及び５の交差結合線内に設けられ、
これらは、トランジスタ６、８、10及び12のゲート・キ
ャパシタンスに関連するRC時定数遅延を増加させる。臨
界的容積内のエネルギー粒子衝突の初期効果はメモリ・
セルの一方のノード、例えばノードS1の電圧を変化させ
ることである。この電圧変化が、ノードS1の初期電圧が
リストアされる前に、インバータ４及び５の交差結合を
通って伝播すると、反転が生ずる。この増加したRC遅延
は、交差結合を通る帰還伝播を遅くし、初めに影響を受
けたノードの回復のための時間をより多くする。しか
し、RC伝播遅延のこの増加はまた、セル２の書込みサイ
クル時間を遅くする。スタティック・ランダム・アクセ
ス・メモリ（SRAM）におけるスタティック・メモリ・セ
ルの書込みサイクルは、一般に、読出しサイクルよりも
速く、従って、書込みサイクルが若干遅くなることは許
容される。即ち、読出しサイクルは最も臨界的であった
からである。しかし、メモリ・セルを小形にすると、SE
U硬化セルの書き込みサイクルの速度が最も重大なもの
となった。前掲のウィーバは、ウィーバSEU縮小手法を
示す第2b図に示すように、彼のインバータのｐチャネル
・トランジスタ６及び10に対する衝突を防止するために
抵抗R1及びR2を設けた。しかし、ｎチャネル・トランジ
スタ８及び12に対する衝突を防止するために抵抗R3及び
R4は依然として必要であり、従ってウィーバのメモリ・
セルの書込み速度は制限される。従って、SEU硬化に対
する抵抗使用の手法は望ましくない。
臨界的電荷の増加を基礎とするSEUに対する他の硬化
手法は、インバータにおけるキャパシタンスを増加させ
ることであり、これにより、所定量の集合電荷に対する
ノード上の電圧変化を減少させる。SEUに対する臨界的
電荷の増加におけるキャパシタンスの効果性は２つのイ
ンバータのドレイン間にキャパシタンスを持たせること
によって増加させられる。これは、第2c図に示すよう
に、交差結合すると、同じインバータのゲートとドレイ
ンとの間におけると同じである。第2c図は、コンデンサ
21がインバータS1およびS2のトランジスタのドレイン両
端に接続されていることを除き、第1b図と同じ回路構成
を示すものである。インバータのゲートとドレインとの
間にキャパシタンスを持つことにより、キャパシタンス
の効果はミラーのキャパシタンスだけ増加する。また、
ゲートからドレインまでのキャパシタンスがあると、ド
レイン電圧の変化がゲート電圧の変化を誘起し、リスト
ア電流が増加する。ゲート上のキャパシタンスが増加す
ると、帰還路おけるRC遅延が増加し、これにより、SEU
に対する抵抗が増加し、そしてまた書込みが遅くなる。
しかし、交差結合における抵抗が小さくある限り、この
効果は最小限である。従って、コンデンサ21はSEUの速
度を減少させることができる。しかし、２つの制約が生
ずる。第１に、コンデンサ21は、回路小形化の要求に適
合するために、大きさが小さいことが必要である。第２
に、コンデンサ21のキャパシタンスは、十分なSEU効果
を確保するために、或るレベルに保持されることが必要
である。メモリ密度のレベルが高くなるにつれて、小形
の回路という制約内でキャパシタンスを増加させるとい
う要求が常に高くなる。
手法は、インバータにおけるキャパシタンスを増加させ
ることであり、これにより、所定量の集合電荷に対する
ノード上の電圧変化を減少させる。SEUに対する臨界的
電荷の増加におけるキャパシタンスの効果性は２つのイ
ンバータのドレイン間にキャパシタンスを持たせること
によって増加させられる。これは、第2c図に示すよう
に、交差結合すると、同じインバータのゲートとドレイ
ンとの間におけると同じである。第2c図は、コンデンサ
21がインバータS1およびS2のトランジスタのドレイン両
端に接続されていることを除き、第1b図と同じ回路構成
を示すものである。インバータのゲートとドレインとの
間にキャパシタンスを持つことにより、キャパシタンス
の効果はミラーのキャパシタンスだけ増加する。また、
ゲートからドレインまでのキャパシタンスがあると、ド
レイン電圧の変化がゲート電圧の変化を誘起し、リスト
ア電流が増加する。ゲート上のキャパシタンスが増加す
ると、帰還路おけるRC遅延が増加し、これにより、SEU
に対する抵抗が増加し、そしてまた書込みが遅くなる。
しかし、交差結合における抵抗が小さくある限り、この
効果は最小限である。従って、コンデンサ21はSEUの速
度を減少させることができる。しかし、２つの制約が生
ずる。第１に、コンデンサ21は、回路小形化の要求に適
合するために、大きさが小さいことが必要である。第２
に、コンデンサ21のキャパシタンスは、十分なSEU効果
を確保するために、或るレベルに保持されることが必要
である。メモリ密度のレベルが高くなるにつれて、小形
の回路という制約内でキャパシタンスを増加させるとい
う要求が常に高くなる。
本発明の目的は新規且つ改良されたメモリ・セルを提
供することにある。
供することにある。
本発明の他の目的はスタティック・ランダム・アクセ
ス・メモリに用いるための新規且つ改良されたメモリ・
セルを提供することにある。
ス・メモリに用いるための新規且つ改良されたメモリ・
セルを提供することにある。
本発明の更に他の目的はシングル・イベント・アップ
セットに対する増加した硬さを有する新規且つ改良され
たメモリ・セルを提供することにある。
セットに対する増加した硬さを有する新規且つ改良され
たメモリ・セルを提供することにある。
本発明の前記の目的を達成するため、本発明メモリ・
セルは交差結合された第１の装置及び第２の装置を備え
ており、前記第１の装置の出力端子は前記第２の装置の
入力端子に接続され、前記第２の装置の出力端子は前記
第１の装置の入力端子に接続されている。少なくとも１
つの能動装置が前記第１及び第２の装置の交差結合に接
続され、前記第１の装置に対するエネルギー粒子衝突を
防止するようになっている。また、前記第２の装置に対
する衝突を防止するための手段がメモリ・セル内に設け
られている。
セルは交差結合された第１の装置及び第２の装置を備え
ており、前記第１の装置の出力端子は前記第２の装置の
入力端子に接続され、前記第２の装置の出力端子は前記
第１の装置の入力端子に接続されている。少なくとも１
つの能動装置が前記第１及び第２の装置の交差結合に接
続され、前記第１の装置に対するエネルギー粒子衝突を
防止するようになっている。また、前記第２の装置に対
する衝突を防止するための手段がメモリ・セル内に設け
られている。
本発明の前記及び他の目的、並びに本発明の特徴及び
利点は、本発明の実施例について図面を参照して行なう
以下の詳細な説明から明らかになる。図面においては、
前記従来の技術の説明のために用いた図面における参照
番号のうち、適用可能なものはそのまま用いる。
利点は、本発明の実施例について図面を参照して行なう
以下の詳細な説明から明らかになる。図面においては、
前記従来の技術の説明のために用いた図面における参照
番号のうち、適用可能なものはそのまま用いる。
本発明の第１の実施例においては、１対のｐチャネル
・トランジスタ（メモリ・セル内にこじんまりと納まり
且つスペースを節約するために好ましくは金属酸化物半
導体（MOS）トランジスタ）のような能動装置をメモリ
・セルの交差結合内に設ける。本発明の第１の実施例を
含む集積回路を第3a図に示す。最適SEU硬さのため、こ
の回路は絶縁体上に構成され（バルク半導体材料上に構
成することもできるが）、従ってSOI装置として分類さ
れる。しかし、ハルク状材料を用いた実施例において、
少なくとも交差結合内の装置が、スタック状ポリシリコ
ン・トランジスタについてなされるように、バルクから
離隔されておれば、格別の利益が得られる。第3a図に示
す回路は、ｐチャネル・トランジスタ22及び24が、一方
のインバータのゲートを他方のドレイに接続する関連の
交差結合線を横切って接続されている点を除き、第1b図
に示す回路と同じである。トランジスタ22のゲートはト
ランジスタ24のソース／ドレインに接続され、トランジ
スタ24のゲートはトランジスタ22のソース／ドレインに
接続されている。また、抵抗R1が、ノードS1とトランジ
スタ12のドレインとの間に接続されている。更に、抵抗
R2が、ノードS2とトランジスタ８のドレインとの間に接
続されている。
・トランジスタ（メモリ・セル内にこじんまりと納まり
且つスペースを節約するために好ましくは金属酸化物半
導体（MOS）トランジスタ）のような能動装置をメモリ
・セルの交差結合内に設ける。本発明の第１の実施例を
含む集積回路を第3a図に示す。最適SEU硬さのため、こ
の回路は絶縁体上に構成され（バルク半導体材料上に構
成することもできるが）、従ってSOI装置として分類さ
れる。しかし、ハルク状材料を用いた実施例において、
少なくとも交差結合内の装置が、スタック状ポリシリコ
ン・トランジスタについてなされるように、バルクから
離隔されておれば、格別の利益が得られる。第3a図に示
す回路は、ｐチャネル・トランジスタ22及び24が、一方
のインバータのゲートを他方のドレイに接続する関連の
交差結合線を横切って接続されている点を除き、第1b図
に示す回路と同じである。トランジスタ22のゲートはト
ランジスタ24のソース／ドレインに接続され、トランジ
スタ24のゲートはトランジスタ22のソース／ドレインに
接続されている。また、抵抗R1が、ノードS1とトランジ
スタ12のドレインとの間に接続されている。更に、抵抗
R2が、ノードS2とトランジスタ８のドレインとの間に接
続されている。
第3a図における回路の動作の一例を次に説明する。ト
ランジスタ22、24のｐチャネル性により、これらトラン
ジスタのコンダクタンスは、負ゲート対ソース電圧とと
もに増加し、従って、メモリ・セルに書き込むための帰
還機構は格別遅くならない。ノードS1が当初は論理高レ
ベルであり、ノードS2が当初は論理低レベルである場合
に対しては、反対状態をメモリ・セル２に書き込もうと
すると、先ず、ノードS1を論理低レベルにしなければな
らない。その論理低レベル遷移は、ほとんどターンオン
状態になっているトランジスタ22を通じて、トランジス
タ６及び８の共通ゲートへ伝えられる。そこでノードS2
は、トランジスタ６および８のゲートにおける低電圧に
応答して、その当初の論理低レベル状態から論理高レベ
ル状態へ変化する。しかし、ノードS2の低レベルから高
レベルへの遷移はトランジスタ24を通じて伝えられ、そ
こでそのゲートは、トランジスタ24をより高い導電状態
（論理低レベル）にあらしめる電圧になる。WRITEは、
ほとんどターンオン状態にあるトランジスタ22および24
を通じて行なわれるが、メモリ・セル内に帰還を保持す
る電圧は常にトランジスタ22及び24を通る。これらトラ
ンジスタの一つは常により低い導電状態（論理高レベ
ル）になっている。或いはまた、この帰還は漏洩または
サブスレショルド電流によって保持される。これは、エ
ンハンスメント・モード・トランジスタまたはデプレシ
ョン・モード・トランジスタをトランジスタ22及び24と
して用いることができるということを意味する。
ランジスタ22、24のｐチャネル性により、これらトラン
ジスタのコンダクタンスは、負ゲート対ソース電圧とと
もに増加し、従って、メモリ・セルに書き込むための帰
還機構は格別遅くならない。ノードS1が当初は論理高レ
ベルであり、ノードS2が当初は論理低レベルである場合
に対しては、反対状態をメモリ・セル２に書き込もうと
すると、先ず、ノードS1を論理低レベルにしなければな
らない。その論理低レベル遷移は、ほとんどターンオン
状態になっているトランジスタ22を通じて、トランジス
タ６及び８の共通ゲートへ伝えられる。そこでノードS2
は、トランジスタ６および８のゲートにおける低電圧に
応答して、その当初の論理低レベル状態から論理高レベ
ル状態へ変化する。しかし、ノードS2の低レベルから高
レベルへの遷移はトランジスタ24を通じて伝えられ、そ
こでそのゲートは、トランジスタ24をより高い導電状態
（論理低レベル）にあらしめる電圧になる。WRITEは、
ほとんどターンオン状態にあるトランジスタ22および24
を通じて行なわれるが、メモリ・セル内に帰還を保持す
る電圧は常にトランジスタ22及び24を通る。これらトラ
ンジスタの一つは常により低い導電状態（論理高レベ
ル）になっている。或いはまた、この帰還は漏洩または
サブスレショルド電流によって保持される。これは、エ
ンハンスメント・モード・トランジスタまたはデプレシ
ョン・モード・トランジスタをトランジスタ22及び24と
して用いることができるということを意味する。
トランジスタ６または10が、インバータの出力端子に
おける論理状態を変化させる粒子によって衝撃される
と、メモリ・セルは、主として、トランジスタ22及び24
の各々が低い導電状態にあるときにこれらトランジスタ
のソースとドレインとの間の抵抗路によって交差結合内
に提供される追加の抵抗により、衝撃から回復すること
ができる。この追加の抵抗の効果としてRC時定数遅延が
増加し、従って、SEU誘起電圧変化の負効果がメモリ・
セル２を通って伝播する前に回復のためのより多くの時
間が得られる。抵抗R1及びR2は、ｎチャネル・トランジ
スタ８及び12に対する十分な電荷を持った衝撃からノー
ドS2及びS1にそれぞれ生ずる電圧降下の量を制限するた
めの抵抗障壁を提供する。トランジスタ22及び24によっ
て提供されるキャパシタンス及び抵抗は、ｎチャネル・
トランジスタ８、12に対する衝撃によって生ずるSEUの
率を或る程度減少させるが、抵抗R1及びR2は、ｎチャネ
ル・トランジスタ８及び12に対する衝撃のために抵抗R1
及びR2なしの回路に生ずるであろうものよりも格段のSE
U減少の原因となる。
おける論理状態を変化させる粒子によって衝撃される
と、メモリ・セルは、主として、トランジスタ22及び24
の各々が低い導電状態にあるときにこれらトランジスタ
のソースとドレインとの間の抵抗路によって交差結合内
に提供される追加の抵抗により、衝撃から回復すること
ができる。この追加の抵抗の効果としてRC時定数遅延が
増加し、従って、SEU誘起電圧変化の負効果がメモリ・
セル２を通って伝播する前に回復のためのより多くの時
間が得られる。抵抗R1及びR2は、ｎチャネル・トランジ
スタ８及び12に対する十分な電荷を持った衝撃からノー
ドS2及びS1にそれぞれ生ずる電圧降下の量を制限するた
めの抵抗障壁を提供する。トランジスタ22及び24によっ
て提供されるキャパシタンス及び抵抗は、ｎチャネル・
トランジスタ８、12に対する衝撃によって生ずるSEUの
率を或る程度減少させるが、抵抗R1及びR2は、ｎチャネ
ル・トランジスタ８及び12に対する衝撃のために抵抗R1
及びR2なしの回路に生ずるであろうものよりも格段のSE
U減少の原因となる。
第3b図は本発明の第２の実施例を示すものである。こ
の回路は第3a図に示す回路と同じように見えるが、トラ
ンジスタ22及び24は位置及び参照番号が互いに入れ代わ
っている。第3a図の回路の動作についての説明は、トラ
ンジスタの参照番号「22」を「24」と、そして「24」を
「22」と取り代えれば、第3b図の回路の動作に完全に当
てはまる。
の回路は第3a図に示す回路と同じように見えるが、トラ
ンジスタ22及び24は位置及び参照番号が互いに入れ代わ
っている。第3a図の回路の動作についての説明は、トラ
ンジスタの参照番号「22」を「24」と、そして「24」を
「22」と取り代えれば、第3b図の回路の動作に完全に当
てはまる。
本発明の第３の実施例においては、第3c図に示すよう
に、トランジスタ24のゲートをインバータ４の入力端子
に接続してある。
に、トランジスタ24のゲートをインバータ４の入力端子
に接続してある。
本発明の第４の実施例を第3d図に示す。第3d図の回路
は、パス・トランジスタ14及び16のドレイン／ソース
が、第3a図及び第3b図に示すインバータのｐチャネル・
トランジスタのドレインにではなしにインバータのｎチ
ャネル・トランジスタのドレインに接続されているとい
う点を除き、第3b図の回路と同じである。或いはまた、
このｎチャネル・トランジスタのドレイン接続を第3a図
の回路に適用することもできる。これら実施例の結果と
して、READ動作が速くなる（ｐチャネル・トランジスタ
のドレイン接続を用いた場合よりも）。しかしWRITE動
作は遅くなる（ｐチャネル・トランジスタのドレイン接
続を用いた場合よりも）。
は、パス・トランジスタ14及び16のドレイン／ソース
が、第3a図及び第3b図に示すインバータのｐチャネル・
トランジスタのドレインにではなしにインバータのｎチ
ャネル・トランジスタのドレインに接続されているとい
う点を除き、第3b図の回路と同じである。或いはまた、
このｎチャネル・トランジスタのドレイン接続を第3a図
の回路に適用することもできる。これら実施例の結果と
して、READ動作が速くなる（ｐチャネル・トランジスタ
のドレイン接続を用いた場合よりも）。しかしWRITE動
作は遅くなる（ｐチャネル・トランジスタのドレイン接
続を用いた場合よりも）。
本発明の第５の実施例を第3e図に示す。第3e図の回路
は第3b図の回路に類似しているが、第3e図の回路におい
ては、セルの各側に２つのパス・トランジスタがあり、
一つの側にある一つのパス・トランジスタのドレイン／
ソースはインバータのｐチャネル・トランジスタのドレ
インに接続されており、セルの同じ側にある他のパス・
トランジスタのドレイン／ソースはインバータのｎチャ
ネル・トランジスタのドレインに接続されている。この
実施例においてはREAD及びWRITEの両方が速い。セルの
一つの側にある両方のパス・トランジスタをターンオン
させてREAD及びWRITEの両方を行なうことができる。或
いはまた、パス・トランジスタをターンオンさせる別々
のREAD及びWRITE語線を用いてもよい。これら全ての追
加事項は第3a図に示す回路に同様に適用可能である。
は第3b図の回路に類似しているが、第3e図の回路におい
ては、セルの各側に２つのパス・トランジスタがあり、
一つの側にある一つのパス・トランジスタのドレイン／
ソースはインバータのｐチャネル・トランジスタのドレ
インに接続されており、セルの同じ側にある他のパス・
トランジスタのドレイン／ソースはインバータのｎチャ
ネル・トランジスタのドレインに接続されている。この
実施例においてはREAD及びWRITEの両方が速い。セルの
一つの側にある両方のパス・トランジスタをターンオン
させてREAD及びWRITEの両方を行なうことができる。或
いはまた、パス・トランジスタをターンオンさせる別々
のREAD及びWRITE語線を用いてもよい。これら全ての追
加事項は第3a図に示す回路に同様に適用可能である。
本発明の第６の実施例を第3f図に示す。第3f図の回路
は、ｐチャネル・トランジスタ22及び24の代わりにｎチ
ャネル・トランジスタ22n及び24nをそれぞれ用いてある
という点を除き、第3a図の回路と同じである。ここで
は、ｎチャネル・トランジスタ22n及び24nはｎチャネル
・トランジスタ８及び12に対する衝撃を防止し、他方、
抵抗R1及びR2はｐチャネル・トランジスタ６及び10に対
する衝撃を防止する。この回路は、WRITEが、低レベル
側を高レベルにならしめることによって達成されるとき
に、最大の利点を持つ。
は、ｐチャネル・トランジスタ22及び24の代わりにｎチ
ャネル・トランジスタ22n及び24nをそれぞれ用いてある
という点を除き、第3a図の回路と同じである。ここで
は、ｎチャネル・トランジスタ22n及び24nはｎチャネル
・トランジスタ８及び12に対する衝撃を防止し、他方、
抵抗R1及びR2はｐチャネル・トランジスタ６及び10に対
する衝撃を防止する。この回路は、WRITEが、低レベル
側を高レベルにならしめることによって達成されるとき
に、最大の利点を持つ。
本発明の第７の実施例を第4a図に示す。第4a図の回路
は、ｎチャネル・トランジスタ30が追加され、抵抗R2が
除去されているという点を除き、第3b図の回路と同じで
ある。トランジスタ30のゲートはトランジスタ６及び８
のゲートと共通である。また、ｎチャネル・トランジス
タ32が追加され、抵抗R1が除去されている。トランジス
タ32のゲートはトランジスタ10および12のゲートと共通
である。単一インバータ４または５内の両方のｎチャネ
ル・トランジスタに対する同時衝撃の確率が低いので、
ｎチャネル装置に対するエネルギー粒子衝撃によって主
として生ずるシングル・イベント・アップセットからの
更に大きい保護が提供される。
は、ｎチャネル・トランジスタ30が追加され、抵抗R2が
除去されているという点を除き、第3b図の回路と同じで
ある。トランジスタ30のゲートはトランジスタ６及び８
のゲートと共通である。また、ｎチャネル・トランジス
タ32が追加され、抵抗R1が除去されている。トランジス
タ32のゲートはトランジスタ10および12のゲートと共通
である。単一インバータ４または５内の両方のｎチャネ
ル・トランジスタに対する同時衝撃の確率が低いので、
ｎチャネル装置に対するエネルギー粒子衝撃によって主
として生ずるシングル・イベント・アップセットからの
更に大きい保護が提供される。
本発明の第８の実施例を第4b図に示す。この回路は第
4a図の回路に類似しており、トランジスタ22及び24は、
位置及び参照番号が互いに入れ代わっている。トランジ
スタの参照番号「22」を「24」と、及び「24」を「22」
と置き代えれば、第4a図の回路の動作についての説明は
第4b図の回路の動作に実質的に当てはまる。
4a図の回路に類似しており、トランジスタ22及び24は、
位置及び参照番号が互いに入れ代わっている。トランジ
スタの参照番号「22」を「24」と、及び「24」を「22」
と置き代えれば、第4a図の回路の動作についての説明は
第4b図の回路の動作に実質的に当てはまる。
本発明の第９の実施例においては、第4a図の実施例に
対し、トランジスタ24のゲートが、トランジスタ22のド
レイン／ソース及びインバータ５の入力端子にではなし
に、インバータ４の入力端子に接続される。
対し、トランジスタ24のゲートが、トランジスタ22のド
レイン／ソース及びインバータ５の入力端子にではなし
に、インバータ４の入力端子に接続される。
第4a図及び第4b図の実施例においては、トランジスタ
８をトランジスタ30から空間的に分離させることによ
り、及びトランジスタ10をトランジスタ32から空間的に
分離させることにより、SEUの発生し易さが一層減少す
る。これを行なうための一つの方法を第4c図に示す。第
4c図においては、第4b図に示す回路を構成するために用
いられる複数の重畳した光蝕刻法用マスクの相対位置を
示してある。第4c図には、第4b図の左半分にある素子の
部分を示してある。トランジスタ22、６、８及び30の共
通ゲートを破線で示してあり、これらトランジスタの相
対位置を示す該トランジスタの参照番号をも示してあ
る。トランジスタ８及び30は互いにほぼ直角に間隔を置
いている。しかし、この配置は単に例として示したもの
であり、これらトランジスタの分離及び図示の回路の他
の素子の配置のためには他の多数のやり方がある。
８をトランジスタ30から空間的に分離させることによ
り、及びトランジスタ10をトランジスタ32から空間的に
分離させることにより、SEUの発生し易さが一層減少す
る。これを行なうための一つの方法を第4c図に示す。第
4c図においては、第4b図に示す回路を構成するために用
いられる複数の重畳した光蝕刻法用マスクの相対位置を
示してある。第4c図には、第4b図の左半分にある素子の
部分を示してある。トランジスタ22、６、８及び30の共
通ゲートを破線で示してあり、これらトランジスタの相
対位置を示す該トランジスタの参照番号をも示してあ
る。トランジスタ８及び30は互いにほぼ直角に間隔を置
いている。しかし、この配置は単に例として示したもの
であり、これらトランジスタの分離及び図示の回路の他
の素子の配置のためには他の多数のやり方がある。
本発明の第10の実施例を第4d図に示す。第4d図の回路
においては、ｎチャネル・トランジスタ22n及び24nは交
差結合状に接続されており、ｐチャネル・トランジスタ
30p及び32pは関連のインバータのｐチャネル・トランジ
スタと直列接続されている。第4d図は、第4b図のｎチャ
ネルの場合である。
においては、ｎチャネル・トランジスタ22n及び24nは交
差結合状に接続されており、ｐチャネル・トランジスタ
30p及び32pは関連のインバータのｐチャネル・トランジ
スタと直列接続されている。第4d図は、第4b図のｎチャ
ネルの場合である。
本発明の第11の実施例を含む集積回路を第5a図に示
す。最適SEU硬さのために、この回路は絶縁体上に作ら
れており（バルク状半導体材料上に作ることもできる
が）、従って、絶縁物上シリコン（SOI）装置と分類す
ることができる。しかし、バルク上に作る場合には、交
差結合内の装置をバルクから離隔させるならば、ほぼ完
全な利益が得られる。第5a図に示す回路は、ｐチャネル
・トランジスタ22及び24が、一つのインバータのゲート
に接続する関連の交差結合線を横切って他のインバータ
のドレインに接続されているという点を除き、第1b図の
回路と同じである。トランジスタ22の本体はノードS2に
接続されており、トランジスタ24の本体はノードS1に接
続されている。また、トランジスタ22のゲートはトラン
ジスタ６のゲートと共通であり、トランジスタ24のゲー
トはトランジスタ10のゲートと共通である。
す。最適SEU硬さのために、この回路は絶縁体上に作ら
れており（バルク状半導体材料上に作ることもできる
が）、従って、絶縁物上シリコン（SOI）装置と分類す
ることができる。しかし、バルク上に作る場合には、交
差結合内の装置をバルクから離隔させるならば、ほぼ完
全な利益が得られる。第5a図に示す回路は、ｐチャネル
・トランジスタ22及び24が、一つのインバータのゲート
に接続する関連の交差結合線を横切って他のインバータ
のドレインに接続されているという点を除き、第1b図の
回路と同じである。トランジスタ22の本体はノードS2に
接続されており、トランジスタ24の本体はノードS1に接
続されている。また、トランジスタ22のゲートはトラン
ジスタ６のゲートと共通であり、トランジスタ24のゲー
トはトランジスタ10のゲートと共通である。
第5a図の回路の動作の一例を次に示す。トランジスタ
22のゲートによって形成される一つのプレート及びノー
ドS2への本体接続を含む第２のプレートを具備するコン
デンサが存在する。従って、ノードS2におけるエネルギ
ー粒子発生電荷よってノードS2における電圧変化を生じ
させるエネルギー粒子の結果、先ず、ほぼ等量の変化が
トランジスタ22のゲートに生ずる。同様に、トランジス
タ24のゲートは、トランジスタ24のゲートによって形成
される一つのプレート及びノードS1への本体接続を含む
第２のプレートを具備するコンデンサ内のノードS1にお
けるエネルギー粒子発生電圧変化に同様に応答する。
22のゲートによって形成される一つのプレート及びノー
ドS2への本体接続を含む第２のプレートを具備するコン
デンサが存在する。従って、ノードS2におけるエネルギ
ー粒子発生電荷よってノードS2における電圧変化を生じ
させるエネルギー粒子の結果、先ず、ほぼ等量の変化が
トランジスタ22のゲートに生ずる。同様に、トランジス
タ24のゲートは、トランジスタ24のゲートによって形成
される一つのプレート及びノードS1への本体接続を含む
第２のプレートを具備するコンデンサ内のノードS1にお
けるエネルギー粒子発生電圧変化に同様に応答する。
ノードS2はノードS1よりも高い電位にあり、メモリ・
セル２は２進１に対応する論理高レベルを記憶している
ものとする。トランジスタ６、12および22はオンとなっ
ており、トランジスタ８、10及び24はオフとなってい
る。しかし、トランジスタ24は、トランジスタ24の構造
によって提供されるゲーテッド・ダイオードを介してイ
ンバータ４と５との間に帰還路を提供することができ
る。これについては後で説明する。トランジスタ８の本
体が重イオンのような臨界的電荷発生エネルギー粒子に
よって衝撃されると、ノードS2は電圧降下し始める。コ
ンデンサ結合を介して、これはノードS3における電圧を
低下させる。従って、ノードS3におけるこの低い電圧に
応答して、トランジスタ６はより強くターンオンし、ノ
ードS2における電圧を上昇させ、セル２がその論理状態
を保持することを許す。電荷発生エネルギー粒子がトラ
ンジスタ10の本体を衝撃したとすると、ノードS1は電圧
が上昇する。しかし、これはノードS4における電圧を上
昇させてトランジスタ12をより強くターンオンさせ、こ
れにより、セル２が衝撃から回復することを可能ならし
める。同様に、セル２が０を記憶しており、ノードS1が
ノードS2よりも高い電圧にあるとすると（トランジスタ
８、10及び22はオフとなっており、トランジスタ６、12
及び22はオフとなっている）、エネルギー粒子がトラン
ジスタ12の本体を衝撃すると、ノードS1は電圧低下し始
める。これは、トランジスタ22のゲート及びトランジス
タ24のノードS1におけるソース／ドレインによって形成
されるコンデンサのノードS4における電圧を低下させ
る。ノードS4における低下した電圧に応答して、トラン
ジスタ10はより強くターンオンしてノードS1における電
圧を上昇させ、このようにしてセル２の論理状態を保持
する。トランジスタ24の場合のように、トランジスタ22
は、トランジスタ22の構造によって提供されるゲーテッ
ド・ダイオード構造によってインバータ４と５との間に
帰還路を提供することができる。これについては後で説
明する。トランジスタ６の本体が電荷発生粒子によって
衝撃されると、ノードS2は電圧が上昇する。しかし、こ
れはノードS3における電圧を上昇させる。従って、トラ
ンジスタ８がターンオフしてノードS2から電荷を流出さ
せ、これにより、メモリ・セル２が衝撃から回復するこ
とを可能ならしめる。
セル２は２進１に対応する論理高レベルを記憶している
ものとする。トランジスタ６、12および22はオンとなっ
ており、トランジスタ８、10及び24はオフとなってい
る。しかし、トランジスタ24は、トランジスタ24の構造
によって提供されるゲーテッド・ダイオードを介してイ
ンバータ４と５との間に帰還路を提供することができ
る。これについては後で説明する。トランジスタ８の本
体が重イオンのような臨界的電荷発生エネルギー粒子に
よって衝撃されると、ノードS2は電圧降下し始める。コ
ンデンサ結合を介して、これはノードS3における電圧を
低下させる。従って、ノードS3におけるこの低い電圧に
応答して、トランジスタ６はより強くターンオンし、ノ
ードS2における電圧を上昇させ、セル２がその論理状態
を保持することを許す。電荷発生エネルギー粒子がトラ
ンジスタ10の本体を衝撃したとすると、ノードS1は電圧
が上昇する。しかし、これはノードS4における電圧を上
昇させてトランジスタ12をより強くターンオンさせ、こ
れにより、セル２が衝撃から回復することを可能ならし
める。同様に、セル２が０を記憶しており、ノードS1が
ノードS2よりも高い電圧にあるとすると（トランジスタ
８、10及び22はオフとなっており、トランジスタ６、12
及び22はオフとなっている）、エネルギー粒子がトラン
ジスタ12の本体を衝撃すると、ノードS1は電圧低下し始
める。これは、トランジスタ22のゲート及びトランジス
タ24のノードS1におけるソース／ドレインによって形成
されるコンデンサのノードS4における電圧を低下させ
る。ノードS4における低下した電圧に応答して、トラン
ジスタ10はより強くターンオンしてノードS1における電
圧を上昇させ、このようにしてセル２の論理状態を保持
する。トランジスタ24の場合のように、トランジスタ22
は、トランジスタ22の構造によって提供されるゲーテッ
ド・ダイオード構造によってインバータ４と５との間に
帰還路を提供することができる。これについては後で説
明する。トランジスタ６の本体が電荷発生粒子によって
衝撃されると、ノードS2は電圧が上昇する。しかし、こ
れはノードS3における電圧を上昇させる。従って、トラ
ンジスタ８がターンオフしてノードS2から電荷を流出さ
せ、これにより、メモリ・セル２が衝撃から回復するこ
とを可能ならしめる。
トランジスタ22および24は追加のRC時定数遅延を提供
し、これは、帰還機構がメモリ・セル２をフリップ状態
にラッチする前にメモリ・セルが電荷発生エネルギー粒
子の衝撃から回復することを可能ならしめる。
し、これは、帰還機構がメモリ・セル２をフリップ状態
にラッチする前にメモリ・セルが電荷発生エネルギー粒
子の衝撃から回復することを可能ならしめる。
第5b図は本発明の第12の実施例を示すものである。こ
の回路は、次の点を除き、第5a図の回路と同じである。
即ち、トランジスタ22の一つのドレイン／ソースはイン
バータ４の共通ゲートに接続され、該インバータの他の
ドレイン／ソースはインバータ５の共通ゲートに接続さ
れているという点、トランジスタ22のゲートはインバー
タ４の共通ドレインに接続されているという点、トラン
ジスタ24の一つのドレイン／ソースはインバータ５の共
通ゲートに接続され、該トランジスタの他のドレイン／
ソースはインバータ４の共通ゲートに接続されていると
いう点、トランジスタ22の本体はノードS1に接続されて
いるという点、トランジスタ24の本体はノードS2に接続
されているという点、及びトランジスタ24のゲートはイ
ンバータ５の共通ドレインに接続されているという点で
ある。
の回路は、次の点を除き、第5a図の回路と同じである。
即ち、トランジスタ22の一つのドレイン／ソースはイン
バータ４の共通ゲートに接続され、該インバータの他の
ドレイン／ソースはインバータ５の共通ゲートに接続さ
れているという点、トランジスタ22のゲートはインバー
タ４の共通ドレインに接続されているという点、トラン
ジスタ24の一つのドレイン／ソースはインバータ５の共
通ゲートに接続され、該トランジスタの他のドレイン／
ソースはインバータ４の共通ゲートに接続されていると
いう点、トランジスタ22の本体はノードS1に接続されて
いるという点、トランジスタ24の本体はノードS2に接続
されているという点、及びトランジスタ24のゲートはイ
ンバータ５の共通ドレインに接続されているという点で
ある。
第5b図の回路の動作の一例を次に説明する。ノードS2
はノードS1よりも高電位にあり、メモリ・セル２は２進
１に対応する論理高レベルを記憶しているものとする。
トランジスタ８及び22はオフとなり、トランジスタ６は
オンとなっている。トランジスタ８の本体が重イオンの
ようなエネルギー粒子によって衝撃されると、ノードS2
は電圧が低下し始める。容量性結合がノードS3における
電圧を低下させる。従ってトランジスタ６は更に強くタ
ーンオンする。従って、ノードS2は電圧が上昇し、メモ
リ・セル２が衝撃から回復することを可能ならしめる。
トランジスタ10の本体が電荷発生エネルギー粒子によっ
て衝撃されると、ノードS1が電圧上昇する。これに対応
してノードS4における電圧が上昇させられ、トランジス
タ12を更に強くターンオンさせる。従って、セル２は衝
撃から回復することができる。同様に、セル２が論理低
レベルを記憶しており、S1_がS2よりも高電圧になって
いると（トランジスタ８、10及び22はオンとなってお
り、トランジスタ６、12及び24はオフとなっている）と
すると、臨界的電荷発生エネルギー粒子がトランジスタ
12の本体を衝撃すると、ノードS1は電圧降下し始める。
ノードS1の電圧が十分に低くなると、トランジスタ24が
ターンオンし、トランジスタ10を一緒にターンオンさせ
る。従って、ノードS1における電圧が上昇し、セル２は
回復可能となる。トランジスタ６の本体が電荷発生エネ
ルギー粒子によって衝撃されると、ノードS2が電圧上昇
し、ノードS3を対応的に電圧上昇させる。これにより、
トランジスタ８は強くターンオンさせられ、加えられた
電荷をノードS2から流出させる。従って、セル２は衝撃
から回復する。
はノードS1よりも高電位にあり、メモリ・セル２は２進
１に対応する論理高レベルを記憶しているものとする。
トランジスタ８及び22はオフとなり、トランジスタ６は
オンとなっている。トランジスタ８の本体が重イオンの
ようなエネルギー粒子によって衝撃されると、ノードS2
は電圧が低下し始める。容量性結合がノードS3における
電圧を低下させる。従ってトランジスタ６は更に強くタ
ーンオンする。従って、ノードS2は電圧が上昇し、メモ
リ・セル２が衝撃から回復することを可能ならしめる。
トランジスタ10の本体が電荷発生エネルギー粒子によっ
て衝撃されると、ノードS1が電圧上昇する。これに対応
してノードS4における電圧が上昇させられ、トランジス
タ12を更に強くターンオンさせる。従って、セル２は衝
撃から回復することができる。同様に、セル２が論理低
レベルを記憶しており、S1_がS2よりも高電圧になって
いると（トランジスタ８、10及び22はオンとなってお
り、トランジスタ６、12及び24はオフとなっている）と
すると、臨界的電荷発生エネルギー粒子がトランジスタ
12の本体を衝撃すると、ノードS1は電圧降下し始める。
ノードS1の電圧が十分に低くなると、トランジスタ24が
ターンオンし、トランジスタ10を一緒にターンオンさせ
る。従って、ノードS1における電圧が上昇し、セル２は
回復可能となる。トランジスタ６の本体が電荷発生エネ
ルギー粒子によって衝撃されると、ノードS2が電圧上昇
し、ノードS3を対応的に電圧上昇させる。これにより、
トランジスタ８は強くターンオンさせられ、加えられた
電荷をノードS2から流出させる。従って、セル２は衝撃
から回復する。
第5a図の回路におけるように、トランジスタ22及び24
は、第5a図について前に説明した追加のRC遅延及び帰還
路を提供する。
は、第5a図について前に説明した追加のRC遅延及び帰還
路を提供する。
第5a図及び第5b図に示す回路は、いずれも、メモリ書
込みサイクルを実質的に遅くすることなしに低下したSE
Uを与える。また、第5a図及び第5b図のトランジスタ22
または24においてチャネルが反転してもまたは累積して
も、SEU保護のために比較的高いキャパシタンスが存在
する。
込みサイクルを実質的に遅くすることなしに低下したSE
Uを与える。また、第5a図及び第5b図のトランジスタ22
または24においてチャネルが反転してもまたは累積して
も、SEU保護のために比較的高いキャパシタンスが存在
する。
トランジスタ22のゲーテッド・ダイオード構造を第6a
図に示す。図はこの構造の上面図である。トランジスタ
22のゲートＧ（破線で示す）はポリシリコン（または金
属）で形成されており、トランジスタ６及び８のゲート
と共通になっている。Ｐ＋型及びｎ＋型の半導体領域に
はそれぞれｐ＋及びｎ＋記号を付してある。トランジス
タ６のソースにはVccの記号を付し、トランジスタ８の
ソースにはVssの記号を付し、両方のソースがそれぞれ
の電位を示すようにしてある。トランジスタ22のソース
／ドレイン領域にはS/Dの記号を付してある。トランジ
スタ22がオンとなると（ゲート電圧は低）、該トランジ
スタは典型的な電界効果トランジスタとして働く。しか
し、トランジスタ22がオフとなると（ゲート電圧は
高）、該トランジスタはゲーテッド・ダイオードとして
働き、メモリ・セルの交差結合インバータ構造内に電圧
を保持するようになる。即ち、主として、ゲートＧの下
のｐ＋半導体領域ｐ＋からｎ＋半導体領域ｎ＋までの帰
還のための通路はダイオード機能によって提供される。
共通ノード（第5a図に示すノードS2のような）を形成す
るために、相隣るｎ＋領域及びｐ＋領域をケイ化物で接
続する。第5a図について説明すると、トランジスタ24の
構造はトランジスタ22と同様であり、参照番号を、トラ
ンジスタ６を10に、トランジスタ22を24に、トランジス
タ８を12に付け代えれば解る。第6b図はトランジスタ22
及び24の断面図であり、強くドープされたｎ型領域ｎ＋
（大濃度のドナー）を示している。このｎ型領域は、強
くドープされたｐ＋領域ｐ＋（大濃度のアクセプタ）の
付き合わせでケイ化物となる。図にはまた、本体領域ｎ
−及びソース／ドレイン領域ｐ＋が示されている。ソー
ス／ドレイン領域ｐ＋及びモート領域ｎを具備するｐ−
ｎダイオードＤが形成される。従って、ダイオードＤの
カソードが十分に低い電圧になると、電流が領域ｐ＋か
ら隣のｎ＋及びｐ＋のケイ化物化領域へ流れる。即ち、
例えば、第5a図について説明すると、ノードS2における
論理電圧が低くなると、ノードS3が高レベルであって
も、ノードS4を低レベルにならしめる。
図に示す。図はこの構造の上面図である。トランジスタ
22のゲートＧ（破線で示す）はポリシリコン（または金
属）で形成されており、トランジスタ６及び８のゲート
と共通になっている。Ｐ＋型及びｎ＋型の半導体領域に
はそれぞれｐ＋及びｎ＋記号を付してある。トランジス
タ６のソースにはVccの記号を付し、トランジスタ８の
ソースにはVssの記号を付し、両方のソースがそれぞれ
の電位を示すようにしてある。トランジスタ22のソース
／ドレイン領域にはS/Dの記号を付してある。トランジ
スタ22がオンとなると（ゲート電圧は低）、該トランジ
スタは典型的な電界効果トランジスタとして働く。しか
し、トランジスタ22がオフとなると（ゲート電圧は
高）、該トランジスタはゲーテッド・ダイオードとして
働き、メモリ・セルの交差結合インバータ構造内に電圧
を保持するようになる。即ち、主として、ゲートＧの下
のｐ＋半導体領域ｐ＋からｎ＋半導体領域ｎ＋までの帰
還のための通路はダイオード機能によって提供される。
共通ノード（第5a図に示すノードS2のような）を形成す
るために、相隣るｎ＋領域及びｐ＋領域をケイ化物で接
続する。第5a図について説明すると、トランジスタ24の
構造はトランジスタ22と同様であり、参照番号を、トラ
ンジスタ６を10に、トランジスタ22を24に、トランジス
タ８を12に付け代えれば解る。第6b図はトランジスタ22
及び24の断面図であり、強くドープされたｎ型領域ｎ＋
（大濃度のドナー）を示している。このｎ型領域は、強
くドープされたｐ＋領域ｐ＋（大濃度のアクセプタ）の
付き合わせでケイ化物となる。図にはまた、本体領域ｎ
−及びソース／ドレイン領域ｐ＋が示されている。ソー
ス／ドレイン領域ｐ＋及びモート領域ｎを具備するｐ−
ｎダイオードＤが形成される。従って、ダイオードＤの
カソードが十分に低い電圧になると、電流が領域ｐ＋か
ら隣のｎ＋及びｐ＋のケイ化物化領域へ流れる。即ち、
例えば、第5a図について説明すると、ノードS2における
論理電圧が低くなると、ノードS3が高レベルであって
も、ノードS4を低レベルにならしめる。
第5a図、第5b図及び第5a図に示す本体接点Ｂ（ゲー
ト、ソース及びドレインの外側の基体部分に関する本
体）はトランジスタ22及び24の反対のソース／ドレイン
領域に配置してあってもよいものである。この変形は特
別のキャパシタンス上の利点を与えるが、そのダイオー
ド作用は、トランジスタ22及び24がオフとなると、交差
結合を保持しない。
ト、ソース及びドレインの外側の基体部分に関する本
体）はトランジスタ22及び24の反対のソース／ドレイン
領域に配置してあってもよいものである。この変形は特
別のキャパシタンス上の利点を与えるが、そのダイオー
ド作用は、トランジスタ22及び24がオフとなると、交差
結合を保持しない。
本発明の第13の実施例を第７図に示す。この実施例に
おいてはメモリ・セルの速度は高くなるが、SEU保護は
第6a図の実施例よりも若干少ない。第７図の構造は、相
隣るｎ＋及びｐ＋の領域がトランジスタ22のソース／ド
レイン領域の両方に追加されているという点を除き、第
6a図の構造と同じである。同様に、相隣るｎ＋及びｐ＋
の領域を、第5a図及び第5b図のトランジスタ24のソース
／ドレイン領域の両方に追加することもできる。
おいてはメモリ・セルの速度は高くなるが、SEU保護は
第6a図の実施例よりも若干少ない。第７図の構造は、相
隣るｎ＋及びｐ＋の領域がトランジスタ22のソース／ド
レイン領域の両方に追加されているという点を除き、第
6a図の構造と同じである。同様に、相隣るｎ＋及びｐ＋
の領域を、第5a図及び第5b図のトランジスタ24のソース
／ドレイン領域の両方に追加することもできる。
第８図の配置は光蝕刻マスクの複数の部分の重ね合せ
を示し、メモリ・セル及びこれに関連の素子の物理的配
置の一例を示すものである。従って、第８図は、第5a図
に示されているものに関係するマスク部分を示すもので
ある。ビット線BL及びBL_に対する位置は、トランジス
タ14及び16の２つのソース／ドレイン領域S/Dのうちの
一つにそれぞれ隣接している。トランジスタ14及び16に
対する共通ゲートの位置を語線WLで示す。他の選定され
たゲート位置には参照記号Ｇを付してある。トランジス
タ８及び10の位置を接点領域Vss（この位置に対する第5
a図における電圧Vssに対応）の回りに示し、トランジス
タ６及び10の位置を接点領域Vcc（この位置に対する第5
a図における電圧Vccに対応）の回りに示してある。ｐ型
半導体領域には斜線を付してある。トランジスタ22及び
24の位置が示されており、その各々はそのｐ型領域及び
隣接のｎ型領域ｎの位置を含んでいる。基盤縞状領域
は、ケイ化物のような局所相互接続によってノードS3及
びS4に接続された領域の位置を示す。トランジスタ22及
び24はエンハンスメント・ｐチャネル・トランジスタで
あってよい。従って、メモリ・セルを作る場合にその形
成のために追加の工程またはマスク・ステップは不要で
あり、しかもなお、そのチャネル内に高い抵抗が存在す
る。このような状況になっているのでSEUに対して更に
硬くなったメモリ・セルが作られる。
を示し、メモリ・セル及びこれに関連の素子の物理的配
置の一例を示すものである。従って、第８図は、第5a図
に示されているものに関係するマスク部分を示すもので
ある。ビット線BL及びBL_に対する位置は、トランジス
タ14及び16の２つのソース／ドレイン領域S/Dのうちの
一つにそれぞれ隣接している。トランジスタ14及び16に
対する共通ゲートの位置を語線WLで示す。他の選定され
たゲート位置には参照記号Ｇを付してある。トランジス
タ８及び10の位置を接点領域Vss（この位置に対する第5
a図における電圧Vssに対応）の回りに示し、トランジス
タ６及び10の位置を接点領域Vcc（この位置に対する第5
a図における電圧Vccに対応）の回りに示してある。ｐ型
半導体領域には斜線を付してある。トランジスタ22及び
24の位置が示されており、その各々はそのｐ型領域及び
隣接のｎ型領域ｎの位置を含んでいる。基盤縞状領域
は、ケイ化物のような局所相互接続によってノードS3及
びS4に接続された領域の位置を示す。トランジスタ22及
び24はエンハンスメント・ｐチャネル・トランジスタで
あってよい。従って、メモリ・セルを作る場合にその形
成のために追加の工程またはマスク・ステップは不要で
あり、しかもなお、そのチャネル内に高い抵抗が存在す
る。このような状況になっているのでSEUに対して更に
硬くなったメモリ・セルが作られる。
例えば第6a図に示すものに関係するトランジスタ22及
び24を作るための製作工程を第9a図ないし第9e図につい
て次に概略説明する。アニーリング・ステップ及び他の
雑多な細部は省略する。これは、以下の説明を読めば当
業者には明かに解る。図は製作の種々の段階におけるト
ランジスタ構造の断面図である。第9a図に示すような、
絶縁物54（即ち、二酸化シリコン）上にシリコン52があ
る構造で出発し、第9b図に示すようにメサをエッチング
する。そこで、軽いドナーｎ−を打ち込む（矢印で示
す）。次に、酸化物層56を成長させる。次に、ポリシリ
コン・ゲート58を堆積させて酸化物層56に沿ってパター
ン付けする。次に、強くマスクしたドナー打込みを行な
う（打込みを示す矢印の下のｎ＋領域）。次に、強くマ
スクしたアクセプタ打込みをｎ＋領域に隣接して行い、
２つのソース／ドレイン領域を形成する（打込みを示す
矢印の下のｐ＋領域）。このソース／ドレイン領域の一
方は示してない。チタン（図示せず）をｎ＋及びｐ＋の
相隣る領域上にスパッタし、窒素雰囲気内で焼結して、
ｎ＋及びｐ＋領域間にケイ化チタン接続部（図示せず）
を形成し、共通ノードを形成する。
び24を作るための製作工程を第9a図ないし第9e図につい
て次に概略説明する。アニーリング・ステップ及び他の
雑多な細部は省略する。これは、以下の説明を読めば当
業者には明かに解る。図は製作の種々の段階におけるト
ランジスタ構造の断面図である。第9a図に示すような、
絶縁物54（即ち、二酸化シリコン）上にシリコン52があ
る構造で出発し、第9b図に示すようにメサをエッチング
する。そこで、軽いドナーｎ−を打ち込む（矢印で示
す）。次に、酸化物層56を成長させる。次に、ポリシリ
コン・ゲート58を堆積させて酸化物層56に沿ってパター
ン付けする。次に、強くマスクしたドナー打込みを行な
う（打込みを示す矢印の下のｎ＋領域）。次に、強くマ
スクしたアクセプタ打込みをｎ＋領域に隣接して行い、
２つのソース／ドレイン領域を形成する（打込みを示す
矢印の下のｐ＋領域）。このソース／ドレイン領域の一
方は示してない。チタン（図示せず）をｎ＋及びｐ＋の
相隣る領域上にスパッタし、窒素雰囲気内で焼結して、
ｎ＋及びｐ＋領域間にケイ化チタン接続部（図示せず）
を形成し、共通ノードを形成する。
メモリ・セル内のスペースを節約するため、前述の実
施例の交差結合内のトランジスタは金属酸化物半導体
（MOS）トランジスタである。
施例の交差結合内のトランジスタは金属酸化物半導体
（MOS）トランジスタである。
本発明の第14の実施例を含む集積回路を第10a図に示
す。最適硬さのため、この回路は絶縁物上に作製されて
おり（バルク状半導体材料上に作ることもできるが）、
従ってSOI装置として分類される。少なくとも、交差結
合内の装置を、スタック状ポリシリコン・トランジスタ
について行なわれるように、バルクから離隔させれば、
格別の利益が得られる。第3a図の回路は、ｐチャネル・
トランジスタ22及び24が、一つのインバータのゲートを
他のインバータのドレインに接続している関連の交差結
合線を横切って接続されているという点を除けば、第1b
図の回路と同じである。トランジスタ22のゲートはトラ
ンジスタ24のソース／ドレインに接続され、トランジス
タ24のゲートはトランジスタ22のソース／ドレインに接
続されている。
す。最適硬さのため、この回路は絶縁物上に作製されて
おり（バルク状半導体材料上に作ることもできるが）、
従ってSOI装置として分類される。少なくとも、交差結
合内の装置を、スタック状ポリシリコン・トランジスタ
について行なわれるように、バルクから離隔させれば、
格別の利益が得られる。第3a図の回路は、ｐチャネル・
トランジスタ22及び24が、一つのインバータのゲートを
他のインバータのドレインに接続している関連の交差結
合線を横切って接続されているという点を除けば、第1b
図の回路と同じである。トランジスタ22のゲートはトラ
ンジスタ24のソース／ドレインに接続され、トランジス
タ24のゲートはトランジスタ22のソース／ドレインに接
続されている。
第10a図の回路の動作の一例を次に説明する。デプレ
ション・モード・トランジスタ22、24のｐチャネル性に
より、そのコンダクタンスは負ゲート対ソース電圧とと
もに増加し、従って、メモリ・セルへの書込みのための
帰還機構は格別遅くならない。ノードS1が当初は論理的
高レベルにあり、ノードS2が当初は論理的低レベルにあ
る場合に対しては、反対状態をセル２に書き込もうとす
る時には、先ず、ノードS1を論理的低レベルへ下げなけ
ればならない。この論理的低レベル遷移は、殆どターン
オン状態にあるトランジスタ22を通じてトランジスタ６
及び８の共通ゲートへ伝えられる。そこで、ノードS2
は、トランジスタ６及び８のゲートにおける低電圧に応
答して、その当初の論理的低レベル状態から論理高レベ
ル状態へ変化する。しかし、ノードS2の低レベルから高
レベルへの遷移はトランジスタ24を通じて伝えられ、そ
こで該トランジスタのゲートはトランジスタ24をより高
い導電状態（論理的低レベル）にあらしめる電圧にな
る。WRITEは殆どターンオン状態にあるトランジスタ22
及び24を通じて行なわれるが、メモリ・セル２における
帰還を保持する電圧はトランジスタ22及び24を通り、該
トランジスタの一つは常により低い導電状態（ゲートが
高レベル）にある。或いはまた、この帰還は漏洩または
サブスレショルド電流によって保持され、これは、エン
ハンス・モード・トランジスタまたはデプレション・モ
ード・トランジスタをトランジスタ22及び24として用い
ることができるということを意味する。
ション・モード・トランジスタ22、24のｐチャネル性に
より、そのコンダクタンスは負ゲート対ソース電圧とと
もに増加し、従って、メモリ・セルへの書込みのための
帰還機構は格別遅くならない。ノードS1が当初は論理的
高レベルにあり、ノードS2が当初は論理的低レベルにあ
る場合に対しては、反対状態をセル２に書き込もうとす
る時には、先ず、ノードS1を論理的低レベルへ下げなけ
ればならない。この論理的低レベル遷移は、殆どターン
オン状態にあるトランジスタ22を通じてトランジスタ６
及び８の共通ゲートへ伝えられる。そこで、ノードS2
は、トランジスタ６及び８のゲートにおける低電圧に応
答して、その当初の論理的低レベル状態から論理高レベ
ル状態へ変化する。しかし、ノードS2の低レベルから高
レベルへの遷移はトランジスタ24を通じて伝えられ、そ
こで該トランジスタのゲートはトランジスタ24をより高
い導電状態（論理的低レベル）にあらしめる電圧にな
る。WRITEは殆どターンオン状態にあるトランジスタ22
及び24を通じて行なわれるが、メモリ・セル２における
帰還を保持する電圧はトランジスタ22及び24を通り、該
トランジスタの一つは常により低い導電状態（ゲートが
高レベル）にある。或いはまた、この帰還は漏洩または
サブスレショルド電流によって保持され、これは、エン
ハンス・モード・トランジスタまたはデプレション・モ
ード・トランジスタをトランジスタ22及び24として用い
ることができるということを意味する。
トランジスタ６または10が、インバータの出力端子に
おける論理状態を変化させる粒子によって衝撃されて
も、各々が低導電状態にあるときのトランジスタ22及び
24のソース及びドレイン間の抵抗路によって交差結合内
に提供される追加の抵抗があるので、メモリ・セルは衝
撃から回復することができる。この追加の抵抗の効果に
より、RC時定数遅延が増加し、従って、SEU誘起電圧変
化の効果がメモリ２を通って伝播することを防止する。
キャパシタンスの効果及びオン装置を通る遅延のため、
ｎチャネル装置上の衝撃に対しても、SEU率がかなり減
少する。従って、本発明においてはSEU率が全体的に減
少する。本発明の追加の利点は、SEU率減少がWRITE速度
に実質的な影響を与えることなしに提供されるというこ
とである。
おける論理状態を変化させる粒子によって衝撃されて
も、各々が低導電状態にあるときのトランジスタ22及び
24のソース及びドレイン間の抵抗路によって交差結合内
に提供される追加の抵抗があるので、メモリ・セルは衝
撃から回復することができる。この追加の抵抗の効果に
より、RC時定数遅延が増加し、従って、SEU誘起電圧変
化の効果がメモリ２を通って伝播することを防止する。
キャパシタンスの効果及びオン装置を通る遅延のため、
ｎチャネル装置上の衝撃に対しても、SEU率がかなり減
少する。従って、本発明においてはSEU率が全体的に減
少する。本発明の追加の利点は、SEU率減少がWRITE速度
に実質的な影響を与えることなしに提供されるというこ
とである。
第10b図は本発明の第15の実施例を示すものである。
この回路は、トランジスタ22及び24の位置及び参照番号
を互いに取り替えれば、第3a図に示す回路と同じであ
る。第3a図の回路の動作についての説明は、トランジス
タの参照番号を、「22」を「24」に、及び「24」を「2
2」に取り替えれば、第3b図の回路の動作に完全に当て
嵌まる。
この回路は、トランジスタ22及び24の位置及び参照番号
を互いに取り替えれば、第3a図に示す回路と同じであ
る。第3a図の回路の動作についての説明は、トランジス
タの参照番号を、「22」を「24」に、及び「24」を「2
2」に取り替えれば、第3b図の回路の動作に完全に当て
嵌まる。
本発明の第16の実施例においては、第10c図に示すよ
うに、トランジスタ24のゲートをインバータ４の入力端
子に接続する。
うに、トランジスタ24のゲートをインバータ４の入力端
子に接続する。
第11図は、前述したメモリ・セルを構成するための配
置を与える重畳光蝕刻マスタの部分を示すものである。
ゲート領域40（斜線付した領域）は、モート領域44の上
に延びるストラップ42によって接続されている。
置を与える重畳光蝕刻マスタの部分を示すものである。
ゲート領域40（斜線付した領域）は、モート領域44の上
に延びるストラップ42によって接続されている。
以上、本発明をその実施例について詳細に説明した
が、これは例として示したものであって本発明を限定す
るものではない。当業者には明らかなように、前述の本
発明実施例の細部についての種々の変更及び更に他の例
の実施が可能である。特に、メモリ・セルへの書込み
が、低レベル・ノードを高レベルへ持ちあげることによ
って行われるならば、交差結合内の前述のｐチャネル・
トランジスタ22及び24の代わりにｎチャネル・トランジ
スタを用いることができる。SEUに対する抵抗のための
要件としてメモリ・セルに着目したが、本発明はまた単
一ラッチのSEU感受性を減少させることに適用される。
また、ｎチャネル・トランジスタの代わりにｐチャネル
・トランジスタを用いることもできる。また、トランジ
スタを、図示したCMOSインバータ以外の種々のインバー
タの交差結合に接続してもよい。即ち、特許請求の範囲
に記載のごとき本発明の精神及び真の範囲内で種々の変
更及び変形を行うことが可能である。
が、これは例として示したものであって本発明を限定す
るものではない。当業者には明らかなように、前述の本
発明実施例の細部についての種々の変更及び更に他の例
の実施が可能である。特に、メモリ・セルへの書込み
が、低レベル・ノードを高レベルへ持ちあげることによ
って行われるならば、交差結合内の前述のｐチャネル・
トランジスタ22及び24の代わりにｎチャネル・トランジ
スタを用いることができる。SEUに対する抵抗のための
要件としてメモリ・セルに着目したが、本発明はまた単
一ラッチのSEU感受性を減少させることに適用される。
また、ｎチャネル・トランジスタの代わりにｐチャネル
・トランジスタを用いることもできる。また、トランジ
スタを、図示したCMOSインバータ以外の種々のインバー
タの交差結合に接続してもよい。即ち、特許請求の範囲
に記載のごとき本発明の精神及び真の範囲内で種々の変
更及び変形を行うことが可能である。
以上の記載に関連して、以下の各項を開示する。
1.一組の交差結合インバータを備え、前記組のインバー
タは、各々がｎチャネル・トランジスタ及びｐチャネル
・トランジスタを含んでいる第１及び第２のインバータ
を含んでおり、前記ｎチャネル・トランジスタのゲート
は前記ｐチャネル・トランジスタのゲートに接続されて
おり、更に、 少なくとも一つの前記インバータの前記ｐチャネル・
トランジスタ及びｎチャネル・トランジスタのドレイン
間に接続された装置を備え、前記装置は前記ｐチャネル
・トランジスタ及びｎチャネル・トランジスタの前記ド
レイン間に少なくとも或る選択されたレベルのインピー
ダンスを提供することが可能であり、更に、 前記インバータの交差結合に接続された１対のトラン
ジスタを備え、もって、選択されたノード相互間に存在
する前記対のトランジスタを通るインピーダンス路を介
してセル内の前記選択されたノードにおける電圧変化を
生じさせる際に時間遅れを提供するようになっており、
前記対の第１のトランジスタのゲートは前記対の第２の
トランジスタの第１のソース／ドレインに接続されてお
り、更に、前記対の第２のトランジスタのゲートは前記
第１のトランジスタの第１のソース／ドレインに接続さ
れていることを特徴とする双安定論理装置。
タは、各々がｎチャネル・トランジスタ及びｐチャネル
・トランジスタを含んでいる第１及び第２のインバータ
を含んでおり、前記ｎチャネル・トランジスタのゲート
は前記ｐチャネル・トランジスタのゲートに接続されて
おり、更に、 少なくとも一つの前記インバータの前記ｐチャネル・
トランジスタ及びｎチャネル・トランジスタのドレイン
間に接続された装置を備え、前記装置は前記ｐチャネル
・トランジスタ及びｎチャネル・トランジスタの前記ド
レイン間に少なくとも或る選択されたレベルのインピー
ダンスを提供することが可能であり、更に、 前記インバータの交差結合に接続された１対のトラン
ジスタを備え、もって、選択されたノード相互間に存在
する前記対のトランジスタを通るインピーダンス路を介
してセル内の前記選択されたノードにおける電圧変化を
生じさせる際に時間遅れを提供するようになっており、
前記対の第１のトランジスタのゲートは前記対の第２の
トランジスタの第１のソース／ドレインに接続されてお
り、更に、前記対の第２のトランジスタのゲートは前記
第１のトランジスタの第１のソース／ドレインに接続さ
れていることを特徴とする双安定論理装置。
2.1対のトランジスタの第１のトランジスタの第２のソ
ース／ドレインは第１のインバータの入力端子に接続さ
れ、前記対の前記第１のトランジスタの第１のソース／
ドレインは第２のインバータの出力端子に接続されてい
る第１項記載の双安定論理装置。
ース／ドレインは第１のインバータの入力端子に接続さ
れ、前記対の前記第１のトランジスタの第１のソース／
ドレインは第２のインバータの出力端子に接続されてい
る第１項記載の双安定論理装置。
3.1対のトランジスタの第２のトランジスタの第２のソ
ース／ドレインは第２のインバータの入力端子に接続さ
れ、前記対の前記第２のトランジスタの第１のソース／
ドレインは第１のインバータの出力端子に接続されてい
る第２項記載の双安定論理装置。
ース／ドレインは第２のインバータの入力端子に接続さ
れ、前記対の前記第２のトランジスタの第１のソース／
ドレインは第１のインバータの出力端子に接続されてい
る第２項記載の双安定論理装置。
4.1対のトランジスタの第１のトランジスタの第２のソ
ース／ドレインは第１のインバータの出力端子に接続さ
れ、前記対の前記第１のトランジスタの第１のソース／
ドレインは第２のインバータの入力端子に接続されてい
る第１項記載の双安定論理装置。
ース／ドレインは第１のインバータの出力端子に接続さ
れ、前記対の前記第１のトランジスタの第１のソース／
ドレインは第２のインバータの入力端子に接続されてい
る第１項記載の双安定論理装置。
5.1対のトランジスタの第２のトランジスタの第２のソ
ース／ドレインは第２のインバータの出力端子に接続さ
れ、前記対の前記第２のトランジスタの第１のソース／
ドレインは第１のインバータの入力端子に接続されてい
る第４項記載の双安定論理装置。
ース／ドレインは第２のインバータの出力端子に接続さ
れ、前記対の前記第２のトランジスタの第１のソース／
ドレインは第１のインバータの入力端子に接続されてい
る第４項記載の双安定論理装置。
6.電解効果トランジスタは金属酸化物半導体トランジス
タである第１項記載の双安定論理装置。
タである第１項記載の双安定論理装置。
7.pチャネル・トランジスタ及びｎチャネル・トランジ
スタのドレイン間に接続された装置は抵抗である第１項
記載の双安定論理装置。
スタのドレイン間に接続された装置は抵抗である第１項
記載の双安定論理装置。
8.pチャネル・トランジスタ及びｎチャネル・トランジ
スタのドレイン間に接続された装置はトランジスタであ
る第１項記載の双安定論理装置。
スタのドレイン間に接続された装置はトランジスタであ
る第１項記載の双安定論理装置。
9.1対のトランジスタはｐチャネル・トランジスタであ
る第１項記載の双安定論理装置。
る第１項記載の双安定論理装置。
10.pチャネル・トランジスタ及びｎチャネル・トランジ
スタのドレイン間に接続されたトランジスタはｎチャネ
ル・トランジスタである第９項記載の双安定論理装置。
スタのドレイン間に接続されたトランジスタはｎチャネ
ル・トランジスタである第９項記載の双安定論理装置。
11.1対のトランジスタはｎチャネル・トランジスタであ
る第１項記載の双安定論理装置。
る第１項記載の双安定論理装置。
12.pチャネル・トランジスタ及びｎチャネル・トランジ
スタのドレイン間に接続されたトランジスタはｐチャネ
ル・トランジスタである第11項記載の双安定論理装置。
スタのドレイン間に接続されたトランジスタはｐチャネ
ル・トランジスタである第11項記載の双安定論理装置。
13.第１及び第２のインバータと、 前記第１のインバータの入力端子から前記第２のイン
バータの出力端子に並列接続された第１のトランジスタ
及び第１のダイオードとを備えて成る双安定論理状態装
置。
バータの出力端子に並列接続された第１のトランジスタ
及び第１のダイオードとを備えて成る双安定論理状態装
置。
14.第２のインバータの入力端子から第１のインバータ
の出力端子に並列接続された第２のトランジスタ及び第
２のダイオードを更に備えている第13項記載の双安定論
理状態装置。
の出力端子に並列接続された第２のトランジスタ及び第
２のダイオードを更に備えている第13項記載の双安定論
理状態装置。
15.第１のダイオードは、前記第１のダイオードのアノ
ードが第１のインバータの入力端子に接続され、前記第
１のダイオードのカソードが第２のインバータの出力端
子に接続されるように、前記第１及び第２のインバータ
に接続されている第13項記載の双安定論理状態装置。
ードが第１のインバータの入力端子に接続され、前記第
１のダイオードのカソードが第２のインバータの出力端
子に接続されるように、前記第１及び第２のインバータ
に接続されている第13項記載の双安定論理状態装置。
16.第１のトランジスタは本体領域を含んでおり、前記
本体領域は第１のインバータの出力端子に接続されてい
る第13項記載の双安定論理状態装置。
本体領域は第１のインバータの出力端子に接続されてい
る第13項記載の双安定論理状態装置。
17.第２のトランジスタは本体領域を含んでおり、前記
第２のトランジスタ前記本体領域は第２のインバータの
出力端子に接続されている第14項記載の双安定論理状態
装置。
第２のトランジスタ前記本体領域は第２のインバータの
出力端子に接続されている第14項記載の双安定論理状態
装置。
18.第１のトランジスタの第１のソース／ドレインは、
ｐ型半導体領域に当接するｎ型半導体領域を具備する構
造を含んでいる第14項記載の双安定論理状態装置。
ｐ型半導体領域に当接するｎ型半導体領域を具備する構
造を含んでいる第14項記載の双安定論理状態装置。
19.n型及びｐ型の当接領域は導電材料で接続されている
第18項記載の双安定論理状態装置。
第18項記載の双安定論理状態装置。
20.第２のトランジスタの第２のソース／ドレインは、
ｐ型半導体領域に当接するｎ型半導体領域を具備する構
造を含んでいる第14項記載の双安定論理状態装置。
ｐ型半導体領域に当接するｎ型半導体領域を具備する構
造を含んでいる第14項記載の双安定論理状態装置。
21.第２のソース／ドレインのｎ型及びｐ型の当接領域
は導電材料で接続されている第20項記載の双安定論理状
態装置。
は導電材料で接続されている第20項記載の双安定論理状
態装置。
22.第１及び第２のトランジスタはｐチャネル・トラン
ジスタである第14項記載の双安定論理状態装置。
ジスタである第14項記載の双安定論理状態装置。
23.第１及び第２のトランジスタは金属酸化物半導体ト
ランジスタである第14項記載の双安定論理状態装置。
ランジスタである第14項記載の双安定論理状態装置。
24.第１及び第２のトランジスタはｎチャネル・トラン
ジスタである第14項記載の双安定論理状態装置。
ジスタである第14項記載の双安定論理状態装置。
25.装置は、絶縁物の上に横たわる半導体材料の薄膜の
上に形成されている第13項記載の双安定論理状態装置。
上に形成されている第13項記載の双安定論理状態装置。
26.1組の交差結合インバータを備え、前記組のインバー
タは第１及び第２のインバータを含んでおり、更に、 前記インバータの交差結合に接続された１対のトラン
ジスタを備え、もって、選択されたノード相互間に存在
する前記対のトランジスタを通るインピーダンス路を介
してセル内の前記選択されたノードにおける電圧変化を
生じさせる際に時間遅れを提供するようになっており、
前記対の第１のトランジスタのゲートは前記対の第２の
トランジスタの第１のソース／ドレインに接続されてお
り、更に、前記対の第２のトランジスタのゲートは前記
第１のトランジスタの第１のソース／ドレインに接続さ
れていることを特徴とする双安定論理装置。
タは第１及び第２のインバータを含んでおり、更に、 前記インバータの交差結合に接続された１対のトラン
ジスタを備え、もって、選択されたノード相互間に存在
する前記対のトランジスタを通るインピーダンス路を介
してセル内の前記選択されたノードにおける電圧変化を
生じさせる際に時間遅れを提供するようになっており、
前記対の第１のトランジスタのゲートは前記対の第２の
トランジスタの第１のソース／ドレインに接続されてお
り、更に、前記対の第２のトランジスタのゲートは前記
第１のトランジスタの第１のソース／ドレインに接続さ
れていることを特徴とする双安定論理装置。
27.1対のトランジスタの第１のトランジスタの第２のソ
ース／ドレインは第１のインバータの入力端子に接続さ
れ、前記対の前記第１のトランジスタの第１のソース／
ドレインは第２のインバータの出力端子に接続されてい
る第26項記載の双安定論理装置。
ース／ドレインは第１のインバータの入力端子に接続さ
れ、前記対の前記第１のトランジスタの第１のソース／
ドレインは第２のインバータの出力端子に接続されてい
る第26項記載の双安定論理装置。
28.1対のトランジスタの第２のトランジスタの第２のソ
ース／ドレインは第２のインバータの入力端子に接続さ
れ、前記対の前記第２のトランジスタの第１のソース／
ドレインは第１のインバータの出力端子に接続されてい
る第27項記載の双安定論理装置。
ース／ドレインは第２のインバータの入力端子に接続さ
れ、前記対の前記第２のトランジスタの第１のソース／
ドレインは第１のインバータの出力端子に接続されてい
る第27項記載の双安定論理装置。
29.1対のトランジスタの第１のトランジスタの第２のソ
ース／ドレインは第１のインバータの出力端子に接続さ
れ、前記対の前記第１のトランジスタの第１のソース／
ドレインは第２のインバータの入力端子に接続されてい
る第26項記載の双安定論理装置。
ース／ドレインは第１のインバータの出力端子に接続さ
れ、前記対の前記第１のトランジスタの第１のソース／
ドレインは第２のインバータの入力端子に接続されてい
る第26項記載の双安定論理装置。
30.1対のトランジスタの第２のトランジスタの第２のソ
ース／ドレインは第２のインバータの出力端子に接続さ
れ、前記対の前記第２のトランジスタの第１のソース／
ドレインは第１のインバータの入力端子に接続されてい
る第29項記載の双安定論理装置。
ース／ドレインは第２のインバータの出力端子に接続さ
れ、前記対の前記第２のトランジスタの第１のソース／
ドレインは第１のインバータの入力端子に接続されてい
る第29項記載の双安定論理装置。
31.電界効果トランジスタは金属酸化物半導体トランジ
スタである第26項記載の双安定論理装置。
スタである第26項記載の双安定論理装置。
32.各インバータはｐチャネル・トランジスタ及びｎチ
ャネル・トランジスタを含んでいる第26項記載の双安定
論理装置。
ャネル・トランジスタを含んでいる第26項記載の双安定
論理装置。
33.双安定論理装置（２）におけるシングル・イベント
・アップセットの率を減少させるため、１対のインバー
タ（４、５）間の交差結合内に１対の能動装置（22、2
4）を含む回路を備えて成り、前記能動装置は双安定論
理装置（２）の内部の電圧によって制御され、もって装
置（２）へ書込みは格別遅くならないことを特徴とする
双安定論理装置（２）。
・アップセットの率を減少させるため、１対のインバー
タ（４、５）間の交差結合内に１対の能動装置（22、2
4）を含む回路を備えて成り、前記能動装置は双安定論
理装置（２）の内部の電圧によって制御され、もって装
置（２）へ書込みは格別遅くならないことを特徴とする
双安定論理装置（２）。
第1a図ないし第2c図はいずれも従来の技術を示すもので
あり、第1a図はCMOSインバータの断面図、第1b図はCMOS
スタティック・メモリ・セルの平面図、第2a図はSEUを
発生させるのに必要な臨界電荷を増加させることを基礎
とするスタティック・メモリ・セルにおけるSEUを妨げ
るための硬化法を説明するための平面図、第2b図及び第
2c図はスタティック・メモリ・セルにおけるSEUを妨げ
るための硬化法を説明するための平面図である。第3a図
ないし第11図はいずれも本発明装置を説明するためのも
のであり、第3a図は第１の実施例の平面図、第3b図は第
２の実施例の平面図、第3c図は第３の実施例の平面図、
第3d図は第４の実施例の平面図、第3e図は第５の実施例
の平面図、第3f図は第６の実施例の平面図、第4a図は第
７の実施例の平面図、第4b図は第８の実施例の平面図、
第4c図は第4b図の回路を構成するために用いる複数の重
畳光蝕刻マスク部分の相対位置を示す平面図、第4d図は
第10の実施例の平面図、第5a図は第11の実施例の平面
図、第5b図は第12の実施例の平面図、第6a図はトランジ
スタ22のゲーテッド・ダイオード構造を示す上面図、第
6b図は強くドープしたｎ型領域ｎ＋を示すトランジスタ
22及び24の斜視断面図、第７図は第13図の実施例の平面
図、第８図は光蝕刻マスクの複数の部分の重畳を示す平
面図、第9a図は絶縁物54上シリコン52構造を示すトラン
ジスタ構造の斜視断面図、第9b図はエッチされたメサを
示すトランジスタ構造の斜視断面図、第9c図ないし第9e
図はトランジスタ構造の更に他の斜視断面図、第10a図
は第14の実施例の平面図、第10b図は第15の実施例の平
面図、第10c図は第16の実施例の平面図、第11図は重畳
光蝕刻マスクの部分を示す平面図である。 ４、5:インバータ、22、24:トランジスタ。
あり、第1a図はCMOSインバータの断面図、第1b図はCMOS
スタティック・メモリ・セルの平面図、第2a図はSEUを
発生させるのに必要な臨界電荷を増加させることを基礎
とするスタティック・メモリ・セルにおけるSEUを妨げ
るための硬化法を説明するための平面図、第2b図及び第
2c図はスタティック・メモリ・セルにおけるSEUを妨げ
るための硬化法を説明するための平面図である。第3a図
ないし第11図はいずれも本発明装置を説明するためのも
のであり、第3a図は第１の実施例の平面図、第3b図は第
２の実施例の平面図、第3c図は第３の実施例の平面図、
第3d図は第４の実施例の平面図、第3e図は第５の実施例
の平面図、第3f図は第６の実施例の平面図、第4a図は第
７の実施例の平面図、第4b図は第８の実施例の平面図、
第4c図は第4b図の回路を構成するために用いる複数の重
畳光蝕刻マスク部分の相対位置を示す平面図、第4d図は
第10の実施例の平面図、第5a図は第11の実施例の平面
図、第5b図は第12の実施例の平面図、第6a図はトランジ
スタ22のゲーテッド・ダイオード構造を示す上面図、第
6b図は強くドープしたｎ型領域ｎ＋を示すトランジスタ
22及び24の斜視断面図、第７図は第13図の実施例の平面
図、第８図は光蝕刻マスクの複数の部分の重畳を示す平
面図、第9a図は絶縁物54上シリコン52構造を示すトラン
ジスタ構造の斜視断面図、第9b図はエッチされたメサを
示すトランジスタ構造の斜視断面図、第9c図ないし第9e
図はトランジスタ構造の更に他の斜視断面図、第10a図
は第14の実施例の平面図、第10b図は第15の実施例の平
面図、第10c図は第16の実施例の平面図、第11図は重畳
光蝕刻マスクの部分を示す平面図である。 ４、5:インバータ、22、24:トランジスタ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−38864（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/412
Claims (1)
- 【請求項１】一組の交差結合インバータを備え、前記組
のインバータは、各々がｎチャネル・トランジスタ及び
ｐチャネル・トランジスタを含んでいる第１及び第２の
インバータを含んでおり、前記ｎチャネル・トランジス
タのゲートは前記ｐチャネル・トランジスタのゲートに
接続されており、更に、 少なくとも一つの前記インバータの前記ｐチャネル・ト
ランジスタ及びｎチャネル・トランジスタのドレイン間
に接続された装置を備え、前記装置は前記ｐチャネル・
トランジスタ及びｎチャネル・トランジスタの前記ドレ
イン間に少なくとも或る選択されたレベルのインピーダ
ンスを提供することが可能であり、更に、 前記インバータの交差結合に接続された１対のトランジ
スタを備え、もって、選択されたノード相互間に存在す
る前記対のトランジスタを通るインピーダンス路を介し
てセル内の前記選択されたノードにおける電圧変化を生
じさせる際に時間遅れを提供するようになっており、前
記対の第１のトランジスタのゲートは前記対の第２のト
ランジスタの第１のソース／ドレインに接続されてお
り、更に、前記対の第２のトランジスタのゲートは前記
第１のトランジスタの第１のソース／ドレインに接続さ
れていることを特徴とする双安定論理装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/241,524 US4914629A (en) | 1988-09-07 | 1988-09-07 | Memory cell including single event upset rate reduction circuitry |
| US07/241,681 US4912675A (en) | 1988-09-07 | 1988-09-07 | Single event upset hardened memory cell |
| US241681 | 1988-09-07 | ||
| US241524 | 1988-09-07 | ||
| US252200 | 1988-09-30 | ||
| US07/252,200 US4956814A (en) | 1988-09-30 | 1988-09-30 | Memory cell with improved single event upset rate reduction circuitry |
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|---|---|---|---|
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| JP (1) | JP2756316B2 (ja) |
| KR (1) | KR0141517B1 (ja) |
| DE (1) | DE68921394T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH02210691A (ja) | 1990-08-22 |
| EP0357982A2 (en) | 1990-03-14 |
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| DE68921394D1 (de) | 1995-04-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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