JP4655668B2 - 強誘電体コンデンサラッチ回路 - Google Patents
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Description
本発明は、電界効果型トランジスタと強誘電体コンデンサとを使用した不揮発性のラッチ回路に関し、例えば半導体集積回路において、不揮発性のメモリとして内蔵する際に好適なものである。
近年、メモリ分野において、電気的にデータを書き込み、消去可能な不揮発性メモリの重要性が増している。また、集積回路の一部にデータを書き込み、消去可能な不揮発性の回路を内蔵することがしばしば要請される。
不揮発性メモリとして各種のものがあるが、高速性、低電圧特性、低消費電力等の観点から強誘電体メモリが注目されている。強誘電体メモリの具体的な構成は、以下の例に示すように様々である。
不揮発性メモリとして各種のものがあるが、高速性、低電圧特性、低消費電力等の観点から強誘電体メモリが注目されている。強誘電体メモリの具体的な構成は、以下の例に示すように様々である。
強誘電体メモリの一例としては、強誘電体膜内部の残留分極の状態により２状態を定義する強誘電体コンデンサを用いたものが知られている。これは、データの書き込みの際には、強誘電体コンデンサに、強誘電体薄膜の抗電界以上の電圧を極性の異なる２種のかけ方で１か０かの内部分極状態を作り出し、残留分極による保存状態を経て、データの読み出しの際には、強誘電体薄膜の抗電界以上の電圧をかけて電荷を取り出し、１か０かの内部の記憶状態を検知するようになっている。このような強誘電体メモリを説明するための図が、図１４、図１５、図１６、および図１７である。
図１４は、強誘電体コンデンサの構造を示す断面図である。この強誘電体コンデンサはは、無機の強誘電体からなる強誘電体薄膜１４４０を、金属電極からなる第１端子１４４１と第２端子１４４２によって挟む構造になっている。
図１５は、図１４に示す強誘電体コンデンサの分極電荷−印加電圧特性を示すものである。図１５において、１５０１、１５０２、１５０３、１５０４、１５０５、１５０６の各点の特性点を通る曲線が、図１４の強誘電体コンデンサの第１端子１４４１と第２端子１４４２の間に加えた電圧Ｖと内部分極電荷Ｑの特性を表している。
図１５は、図１４に示す強誘電体コンデンサの分極電荷−印加電圧特性を示すものである。図１５において、１５０１、１５０２、１５０３、１５０４、１５０５、１５０６の各点の特性点を通る曲線が、図１４の強誘電体コンデンサの第１端子１４４１と第２端子１４４２の間に加えた電圧Ｖと内部分極電荷Ｑの特性を表している。
特性点１５０１は図１４の第２端子１４４２に第１端子１４４１より正の高い電圧Ｖを加えた状態を示し、特性点１５０４は図１４の第１端子１４４１に第２端子１４４２より正の高い電圧Ｖを加えた状態を示している。特性点１５０１と特性点１５０４においては、内部の分極は正負、逆の分極をする。
特性点１５０１の状態にあった強誘電体コンデンサの第１端子１４４１と第２端子１４４２の電位差を０として開放すると、内部の分極は残留分極として保存され、特性点１５０２に示す状態となる。また、特性点１５０４の状態にあった強誘電体コンデンサの第１端子１４４１と第２端子１４４２の電位差を０として開放すると、内部の分極は残留分極として保存されて、特性点１５０５に示す状態となる。
特性点１５０１の状態にあった強誘電体コンデンサの第１端子１４４１と第２端子１４４２の電位差を０として開放すると、内部の分極は残留分極として保存され、特性点１５０２に示す状態となる。また、特性点１５０４の状態にあった強誘電体コンデンサの第１端子１４４１と第２端子１４４２の電位差を０として開放すると、内部の分極は残留分極として保存されて、特性点１５０５に示す状態となる。
したがって、強誘電体コンデンサの内部分極電荷と印加電圧はヒステリシス特性を持っていると同時に、強誘電体コンデンサの両端の端子を開放し、電圧を０としても前の状態によって、異なった残留分極を有している。この状態が特性点１５０２と特性点１５０５に相当して、不揮発性のデータを記憶できる。
ここで、図１４に示す特性点１５０１〜１５０６に対応する強誘電体コンデンサの内部分極電荷の各状態を模式的に示すと、それぞれ図１６（Ａ）〜（Ｆ）に示すようになる。ただし、図１５における印加電圧Ｖは、図１６において上部のコンデンサの電極を基準として正負を定めている。
ここで、図１４に示す特性点１５０１〜１５０６に対応する強誘電体コンデンサの内部分極電荷の各状態を模式的に示すと、それぞれ図１６（Ａ）〜（Ｆ）に示すようになる。ただし、図１５における印加電圧Ｖは、図１６において上部のコンデンサの電極を基準として正負を定めている。
さて、強誘電体コンデンサの両端の端子が開放された状態から第２端子１４４２を基準として第１端子１４４１に電圧Ｖ（ΔＶＢ）をかけると、特性点１５０４に移動する。このとき、前の状態が特性点１５０２であれば図１５に示すΔＱＨＢの電荷が取り出され、特性点１５０５の状態であればΔＱＬＢの電荷が取り出される。図１５から明らかにΔＱＬＢ≪ΔＱＨＢであるので、残留分極として記憶されていた前の状態を１または０として判別できる。
以上の動作を行う具体的な回路の一例として、図１７に示す回路が知られている。
この回路は、図１７に示すように、強誘電体コンデンサ１７１１と、Ｎ型の絶縁ゲート電界効果型トランジスタ（以下、ＭＯＳＦＥＴと略す）１７１２とからなり、ワード線（ＷＬ）１７１３、ビット線（ＢＬ）１７１４、およびプレート線（ＰＬ）１７１５を含んでいる。ここで、ＭＯＳＦＥＴとは、Ｍｅａｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒの略語である。
この回路は、図１７に示すように、強誘電体コンデンサ１７１１と、Ｎ型の絶縁ゲート電界効果型トランジスタ（以下、ＭＯＳＦＥＴと略す）１７１２とからなり、ワード線（ＷＬ）１７１３、ビット線（ＢＬ）１７１４、およびプレート線（ＰＬ）１７１５を含んでいる。ここで、ＭＯＳＦＥＴとは、Ｍｅａｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒの略語である。
さらに詳述すると、ワード線１７１３は、ＭＯＳＦＥＴ１７１２のゲートに接続されている。また、ビット線１７１４は、ＭＯＳＦＥＴ１７１２のソースまたはドレインとなる電極に接続されている。さらに、プレート線１７１５は、強誘電体コンデンサ１７１１の一端に接続されている。強誘電体コンデンサ１７１１の他端は、ＭＯＳＦＥＴ１７１２のドレインまたはソースとなる電極に接続されている。
このような構成からなる図１７に示す回路では、ビット線１７１４とプレート線１７１５に強誘電体コンデンサ１７１１にかける電位を供給し、ワード線１７１３によってＭＯＳＦＥＴ１７１２をオン、オフすることにより、前述した電荷の書き込み動作と読み出し動作を行う。
ここで、上記の方法は、データを読み出す際に電荷を取り出す。すなわち、データを破壊してしまうので、破壊読み出しと一般的に呼ばれる方式であり、この方式の一例として特許文献１に示すものが知られている。
ここで、上記の方法は、データを読み出す際に電荷を取り出す。すなわち、データを破壊してしまうので、破壊読み出しと一般的に呼ばれる方式であり、この方式の一例として特許文献１に示すものが知られている。
さらに、電界効果型トランジスタと強誘電体コンデンサとを組み合わせた不揮発性のメモリとして、特許文献２（図１４参照）や特許文献３（図１参照）に記載のものが知られている。
特開平１１−３９８８２号公報
特開２００１−２８３５８４号公報
特開２００３−５９２５９号公報
しかしながら、従来の強誘電体メモリなどでは、以下のような不具合がある。
すなわち、図１４〜図１７で説明した方法、あるいは特許文献１に示されるデータを破壊読み出しする方式では、データの読み出し後に、消えたデータを再書き込みする必要がある。したがって、データを読み出した後に書き込み動作を行うので、余計な膨大な素子数の制御回路と無視できない時間を要し、アクセスタイムやサイクルタイムに影響を与える。
すなわち、図１４〜図１７で説明した方法、あるいは特許文献１に示されるデータを破壊読み出しする方式では、データの読み出し後に、消えたデータを再書き込みする必要がある。したがって、データを読み出した後に書き込み動作を行うので、余計な膨大な素子数の制御回路と無視できない時間を要し、アクセスタイムやサイクルタイムに影響を与える。
また、特許文献２における従来回路では、データを読み出す際に、基本的な手順に沿って行う必要があるので、そのための制御回路などが必要となる。さらに、特許文献３における従来回路は、データの読み出しや書き込みの回路などが必要になる。
このため、大規模メモリの場合には、従来の前述した方式でも特に上記の点が課題にはならないと考えられる。しかし、集積回路の中に比較的小容量の読み書き可能な不揮発性メモリを内蔵する場合には、従来の方式では周辺回路の大きさと制御の煩雑さ、さらにはデータの読み書きに要する長い時間が大きな課題となる。
そこで、本発明の目的は、上記の点に鑑み、データの読み書きの際に格別な制御方式や手順を必要とせず、通常のＭＯＳＦＥＴ回路と同じような取り扱いが可能で、かつ占有面積も少ない不揮発性のラッチ回路を提供することにある。
このため、大規模メモリの場合には、従来の前述した方式でも特に上記の点が課題にはならないと考えられる。しかし、集積回路の中に比較的小容量の読み書き可能な不揮発性メモリを内蔵する場合には、従来の方式では周辺回路の大きさと制御の煩雑さ、さらにはデータの読み書きに要する長い時間が大きな課題となる。
そこで、本発明の目的は、上記の点に鑑み、データの読み書きの際に格別な制御方式や手順を必要とせず、通常のＭＯＳＦＥＴ回路と同じような取り扱いが可能で、かつ占有面積も少ない不揮発性のラッチ回路を提供することにある。
上記の課題を解決し本発明の目的を達成するために、各発明は、以下のような構成からなる。
すなわち、第１の発明は、第１電源端子と第２電源端子に接続される電源で動作する第１のインバータ回路および第２のインバータ回路と、第１の強誘電体コンデンサおよび第２の強誘電体コンデンサと、第１のコンデンサおよび第２のコンデンサと、第１、第２、第３および第４の抵抗手段と、一の入出力端子および他の入出力端子と、を備え、前記第１のインバータ回路の出力端子は前記第１の抵抗手段を介して前記第２のインバータ回路の入力端子に接続され、かつ、前記第２のインバータ回路の出力端子は前記第２の抵抗手段を介して前記第１のインバータ回路の入力端子に接続され、前記第１のインバータ回路の出力端子は前記第３の抵抗手段を介して前記一の入出力端子に接続され、かつ、前記第２のインバータ回路の出力端子は前記第４の抵抗手段を介して前記他の入出力端子に接続され、前記第１の強誘電体コンデンサの第１端子と第２端子は、前記一の入出力端子と前記第１のインバータ回路の入力端子にそれぞれ接続され、前記第２の強誘電体コンデンサの第１端子と第２端子は、前記他の入出力端子と前記第２のインバータ回路の入力端子にそれぞれ接続され、前記第１のコンデンサの第１端子と第２端子は、前記一の入出力端子と前記第２電源端子にそれぞれ接続され、前記第２のコンデンサの第１端子と第２端子は、前記他の入出力端子と前記第２電源端子にそれぞれ接続されている。
すなわち、第１の発明は、第１電源端子と第２電源端子に接続される電源で動作する第１のインバータ回路および第２のインバータ回路と、第１の強誘電体コンデンサおよび第２の強誘電体コンデンサと、第１のコンデンサおよび第２のコンデンサと、第１、第２、第３および第４の抵抗手段と、一の入出力端子および他の入出力端子と、を備え、前記第１のインバータ回路の出力端子は前記第１の抵抗手段を介して前記第２のインバータ回路の入力端子に接続され、かつ、前記第２のインバータ回路の出力端子は前記第２の抵抗手段を介して前記第１のインバータ回路の入力端子に接続され、前記第１のインバータ回路の出力端子は前記第３の抵抗手段を介して前記一の入出力端子に接続され、かつ、前記第２のインバータ回路の出力端子は前記第４の抵抗手段を介して前記他の入出力端子に接続され、前記第１の強誘電体コンデンサの第１端子と第２端子は、前記一の入出力端子と前記第１のインバータ回路の入力端子にそれぞれ接続され、前記第２の強誘電体コンデンサの第１端子と第２端子は、前記他の入出力端子と前記第２のインバータ回路の入力端子にそれぞれ接続され、前記第１のコンデンサの第１端子と第２端子は、前記一の入出力端子と前記第２電源端子にそれぞれ接続され、前記第２のコンデンサの第１端子と第２端子は、前記他の入出力端子と前記第２電源端子にそれぞれ接続されている。
第２の発明は、第１の発明において、前記第１のインバータ回路および第２のインバータ回路は、第１の導電型の絶縁ゲート電界効果型トランジスタと第２の導電型の絶縁ゲート電界効果型トランジスタを有し、前記第１の導電型の絶縁ゲート電界効果型トランジスタのソース電極は第１電源端子に接続され、前記第２の導電型の絶縁ゲート電界効果型トランジスタのソース電極は第２電源端子に接続され、前記第１の導電型と第２の導電型の２個の絶縁ゲート電界効果型トランジスタのドレイン電極とゲート電極はそれぞれ互いに接続された構成からなる。
第３の発明は、第１または第２の発明において、前記強誘電体コンデンサの強誘電体薄膜は、無機強誘電体からなる。
第４の発明は、第３の発明において、前記無機強誘電体からなる強誘電体薄膜は、ＰＺＴＮからなる。
第５の発明は、第１または第２の発明において、前記強誘電体コンデンサの強誘電体薄膜は、有機強誘電体からなる。
第６の発明は、第５の発明において、前記有機強誘電体からなる強誘電体薄膜は、ＰＶＤＦ、Ｐ（ＶＤＦ／ＴｒＦＥ）、もしくはナイロン７、ナイロン１１等の奇数ナイロンからなる。
第４の発明は、第３の発明において、前記無機強誘電体からなる強誘電体薄膜は、ＰＺＴＮからなる。
第５の発明は、第１または第２の発明において、前記強誘電体コンデンサの強誘電体薄膜は、有機強誘電体からなる。
第６の発明は、第５の発明において、前記有機強誘電体からなる強誘電体薄膜は、ＰＶＤＦ、Ｐ（ＶＤＦ／ＴｒＦＥ）、もしくはナイロン７、ナイロン１１等の奇数ナイロンからなる。
このように、本発明では、２個のインバータ回路によって構成されるラッチ回路で二つの安定状態を有し、そのどちらかの安定状態において、強誘電体コンデンサにその安定状態における電位によって分極を起こさせるようにし、かつ、電源切断時においても残留分極を記憶させるようにした。そして、電源再投入後には、強誘電体コンデンサの残留分極による電荷の偏りによって、電源切断時におけるラッチ回路のデータの保持状態に速やかに復帰できる構成とした。
このため、本発明によれば、電源切断時におけるラッチ回路のデータを反映した強誘電体コンデンサの残留分極による電荷の偏りによって、電源再投入後において、電源切断時のデータ保持状態が確実に復元するという効果がある。
また、本発明では、回路自体の構成がデータの書き込み回路とデータ出力回路を兼ねることができる。このため、余分な制御回路や読み出し、書き込みの手順が不要になるとともに、高速かつ少ない回路素子となり、小容量の不揮発性メモリ内蔵のＬＳＩに適用する場合には、コストと、占有面積の観点から非常に適した回路を提供できるという効果がある。
また、本発明では、回路自体の構成がデータの書き込み回路とデータ出力回路を兼ねることができる。このため、余分な制御回路や読み出し、書き込みの手順が不要になるとともに、高速かつ少ない回路素子となり、小容量の不揮発性メモリ内蔵のＬＳＩに適用する場合には、コストと、占有面積の観点から非常に適した回路を提供できるという効果がある。
また、本発明において、インバータ回路を絶縁ゲート電界効果型トランジスタによって構成する場合には、低コストで特性や製造工程が安定した集積回路を提供できる効果がある。
さらに、本発明において、強誘電体コンデンサの強誘電体薄膜に、分極電荷−印加電圧のヒステリシス特性において残留分極が大きく、角型特性の良い無機強誘電体のＰＺＴＮ、または低温で強誘電体が形成できる有機強誘電体であるＰＶＤＦ、Ｐ（ＶＤＦ／ＴｒＦＥ）、あるいはナイロン７、ナイロン１１等の奇数ナイロンを用いる場合には、諸特性が改善され、製造が容易かつ安定性を増す効果がある。そして、その結果、品質信頼性が高まるとともに、製造コストが低下するという効果がある。
さらに、本発明において、強誘電体コンデンサの強誘電体薄膜に、分極電荷−印加電圧のヒステリシス特性において残留分極が大きく、角型特性の良い無機強誘電体のＰＺＴＮ、または低温で強誘電体が形成できる有機強誘電体であるＰＶＤＦ、Ｐ（ＶＤＦ／ＴｒＦＥ）、あるいはナイロン７、ナイロン１１等の奇数ナイロンを用いる場合には、諸特性が改善され、製造が容易かつ安定性を増す効果がある。そして、その結果、品質信頼性が高まるとともに、製造コストが低下するという効果がある。
以下、本発明の実施形態について、図面を参照して説明する。
（本発明の強誘電体コンデンサラッチ回路の第１実施形態）
図１は、本発明の強誘電体コンデンサラッチ回路の第１実施形態の構成を示す回路図である。
この第１実施形態は、図１に示すように、ラッチ回路を構成するインバータ回路１３５、１４６と、強誘電体コンデンサ１１、１２と、コンデンサ１９１、１９２と、抵抗手段１９３〜１９６とを備え、これらにより不揮発性のラッチ回路を構成したものである。
（本発明の強誘電体コンデンサラッチ回路の第１実施形態）
図１は、本発明の強誘電体コンデンサラッチ回路の第１実施形態の構成を示す回路図である。
この第１実施形態は、図１に示すように、ラッチ回路を構成するインバータ回路１３５、１４６と、強誘電体コンデンサ１１、１２と、コンデンサ１９１、１９２と、抵抗手段１９３〜１９６とを備え、これらにより不揮発性のラッチ回路を構成したものである。
ここで、抵抗手段１９３〜１９６は、通常の抵抗の他に、ＭＯＳＦＥＴなどのトランジスタを用いた抵抗を含む。また、ポリシリコンからなる抵抗、拡散抵抗なども含み、抵抗素子としての機能を備えるものであれば足り、以下同じである。
また、第１実施形態は、図１に示す構成により、電源の切断時に１ビットのデータを保持でき、電源再投入後には、強誘電体コンデンサ１１、１２の残留分極による電荷の偏りによって、電源切断時におけるラッチ回路のデータの保持状態に速やかに復帰できるようにしたものである。
また、第１実施形態は、図１に示す構成により、電源の切断時に１ビットのデータを保持でき、電源再投入後には、強誘電体コンデンサ１１、１２の残留分極による電荷の偏りによって、電源切断時におけるラッチ回路のデータの保持状態に速やかに復帰できるようにしたものである。
さらに、第１実施形態は、回路自体の構成がデータの書き込み回路とデータ出力回路を兼ねることができ、余分な制御回路や読み出し、書き込みの手順を不要にするようにしたものである。
インバータ回路１３５、１４６は、互いにその出力を入力として帰還させるように、たすき掛けに接続され、１ビットのデータを記憶する揮発性のラッチ回路として機能するようになっている。
インバータ回路１３５は、図１に示すように、導電型がＮ型の絶縁ゲート電界効果型トランジスタ（以下、Ｎ型ＭＯＳＦＥＴという）１３と、導電型がＰ型の絶縁ゲート電界効果型トランジスタ（以下、Ｐ型ＭＯＳＦＥＴという）１５とを組み合わせたＣＭＯＳインバータ回路からなる。
インバータ回路１３５、１４６は、互いにその出力を入力として帰還させるように、たすき掛けに接続され、１ビットのデータを記憶する揮発性のラッチ回路として機能するようになっている。
インバータ回路１３５は、図１に示すように、導電型がＮ型の絶縁ゲート電界効果型トランジスタ（以下、Ｎ型ＭＯＳＦＥＴという）１３と、導電型がＰ型の絶縁ゲート電界効果型トランジスタ（以下、Ｐ型ＭＯＳＦＥＴという）１５とを組み合わせたＣＭＯＳインバータ回路からなる。
同様に、インバータ回路１４６は、導電型がＮ型の絶縁ゲート電界効果型トランジスタ（以下、Ｎ型ＭＯＳＦＥＴという）１４と、導電型がＰ型の絶縁ゲート電界効果型トランジスタ（以下、Ｐ型ＭＯＳＦＥＴという）１６とを組み合わせたＣＭＯＳインバータ回路からなる。
なお、インバータ回路１３５、１４６の具体例としてＣＭＯＳインバータ回路を挙げたが、これ以外にＭＯＳトランジスタを用いたものであれば、各種のものを使用することができる。この点については、以下の各実施形態においても同様である。
なお、インバータ回路１３５、１４６の具体例としてＣＭＯＳインバータ回路を挙げたが、これ以外にＭＯＳトランジスタを用いたものであれば、各種のものを使用することができる。この点については、以下の各実施形態においても同様である。
次に、第１実施形態の回路の詳細について、図１を参照して説明する。
Ｎ型ＭＯＳＦＥＴ１３のソース電極は−ＶＳＳの電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ１５のソース電極は＋ＶＤＤの電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ１３とＰ型ＭＯＳＦＥＴ１５の各ゲート電極は互いに接続され、またその各ドレイン電極も互いに接続されている。そして、これらによりインバータ回路１３５を構成している。
Ｎ型ＭＯＳＦＥＴ１３のソース電極は−ＶＳＳの電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ１５のソース電極は＋ＶＤＤの電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ１３とＰ型ＭＯＳＦＥＴ１５の各ゲート電極は互いに接続され、またその各ドレイン電極も互いに接続されている。そして、これらによりインバータ回路１３５を構成している。
また、Ｎ型ＭＯＳＦＥＴ１４のソース電極は−ＶＳＳの電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ１６のソース電極は＋ＶＤＤの電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ１４とＰ型ＭＯＳＦＥＴ１６の各ゲート電極は互いに接続され、またその各ドレイン電極も互いに接続されている。そして、これらによりインバータ回路１４６を構成している。
インバータ回路１３５の出力端子は、抵抗手段１９５を介してインバータ回路１４６の入力端子に接続されている。また、インバータ回路１４６の出力端子は、抵抗手段１９６を介してインバータ回路１３５の入力端子に接続されている。そして、これにより揮発性のラッチ回路を構成している。
インバータ回路１３５の出力端子は、抵抗手段１９３を介して入出力端子１７に接続されている。強誘電体コンデンサ１１は、一端側の端子が入出力端子１７に接続され、他端側の端子がインバータ回路１３５の入力端子に接続されている。コンデンサ１９１は、一端側の端子が入出力端子１７に接続され、他端側の端子が＋ＶＤＤの電位を持つ正極の電源端子に接続されている。
インバータ回路１３５の出力端子は、抵抗手段１９３を介して入出力端子１７に接続されている。強誘電体コンデンサ１１は、一端側の端子が入出力端子１７に接続され、他端側の端子がインバータ回路１３５の入力端子に接続されている。コンデンサ１９１は、一端側の端子が入出力端子１７に接続され、他端側の端子が＋ＶＤＤの電位を持つ正極の電源端子に接続されている。
インバータ回路１４６の出力端子は、抵抗手段１９４を介して入出力端子１８に接続されている。強誘電体コンデンサ１２は、一端側の端子が入出力端子１８に接続され、他端側の端子がインバータ回路１４６の入力端子に接続されている。コンデンサ１９２は、一端側の端子が入出力端子１８に接続され、他端側の端子が＋ＶＤＤの電位を持つ正極の電源端子に接続されている。
以上の構成において、強誘電体コンデンサ１１と１２、Ｎ型ＭＯＳＦＥＴ１３と１４、Ｐ型ＭＯＳＦＥＴ１５と１６、コンデンサ１９１と１９２、抵抗手段１９３と１９４、および抵抗手段１９５と９６はそれぞれ同一形状であり、同一特性である。さらに、以上の素子を配列し、接続したレイアウトパターンについても、同一もしくは対称形の配置であることが望ましい。
また、図１、図２における強誘電体コンデンサ１１、１２の構造は、上述の図１４の構造と同様である。強誘電体コンデンサ１１、１２の場合には、図１４において、強誘電体薄膜１４４０はＰＺＴＮやＰＺＴやＳＢＴが適している。この中でもＰＺＴＮが残留分極の大きさと、角型性のよいヒステリシス特性を持っていることから、より望ましい。
なお、ＰＺＴとはＰｂ（Ｚｒ，Ｔｉ）Ｏ３の総称であり、またＰＺＴＮとはＰＺＴのＴｉの一部をＮｂで置き換えたものの総称であり、またＳＢＴとはＳｒＢｉ２Ｔａ２Ｏ９もしくはそれに近い組成の総称である。また、図１４における金属電極１４４１、１４４２は白金（Ｐｔ）が一般的によく用いられる。
なお、ＰＺＴとはＰｂ（Ｚｒ，Ｔｉ）Ｏ３の総称であり、またＰＺＴＮとはＰＺＴのＴｉの一部をＮｂで置き換えたものの総称であり、またＳＢＴとはＳｒＢｉ２Ｔａ２Ｏ９もしくはそれに近い組成の総称である。また、図１４における金属電極１４４１、１４４２は白金（Ｐｔ）が一般的によく用いられる。
次に、このような構成からなる第１実施形態の動作について、図１〜図３を参照して説明する。ここで、図２は、図１の回路を機能的に分かり易く表現した回路図である。
この第１実施形態では、インバータ回路１３５とインバータ回路１４６はラッチ回路を構成しているので、ラッチ回路としては二つの安定状態を有している。
すなわち、入出力端子１７が低電位に相当する−ＶＳＳであり、入出力端子１８が高電位に相当する＋ＶＤＤである場合の第１状態と、入出力端子１７が高電位に相当する＋ＶＤＤであり、入出力端子１８が低電位に相当する−ＶＳＳである場合の第２状態とがある。
この第１実施形態では、インバータ回路１３５とインバータ回路１４６はラッチ回路を構成しているので、ラッチ回路としては二つの安定状態を有している。
すなわち、入出力端子１７が低電位に相当する−ＶＳＳであり、入出力端子１８が高電位に相当する＋ＶＤＤである場合の第１状態と、入出力端子１７が高電位に相当する＋ＶＤＤであり、入出力端子１８が低電位に相当する−ＶＳＳである場合の第２状態とがある。
図３は、図２の回路図において、電源が供給されたときの上記の２つの安定状態を示している。図３（Ａ）（Ｃ）は、電源供給時（安定時）における上述の第１状態と第２状態とをそれぞれ示す。
図３（Ａ）（Ｃ）によれば、上記の両状態の電位状況によって、強誘電体コンデンサ１１、１２は、その内部に異なる分極を起こすことがわかる。
すなわち、入出力端子１７が−ＶＳＳで入出力端子１８が＋ＶＤＤの状況（第１状態）では、図３（Ａ）に示すように、強誘電体コンデンサ１１、１２内の強誘電体薄膜は、入出力端子１７側の電極側が正極性の分極を、入出力端子１８側の電極側が負極性の分極を、それぞれ起こす。
一方、入出力端子１７が＋ＶＤＤで入出力端子１８が−ＶＳＳの状況（第２状態）では、図３（Ｃ）に示すように、強誘電体コンデンサ１１、１２内の強誘電体薄膜は、入出力端子１７側の電極側が負極性の分極を、入出力端子１８側の電極側が正極性の分極を、それぞれ起こす。
図３（Ａ）（Ｃ）によれば、上記の両状態の電位状況によって、強誘電体コンデンサ１１、１２は、その内部に異なる分極を起こすことがわかる。
すなわち、入出力端子１７が−ＶＳＳで入出力端子１８が＋ＶＤＤの状況（第１状態）では、図３（Ａ）に示すように、強誘電体コンデンサ１１、１２内の強誘電体薄膜は、入出力端子１７側の電極側が正極性の分極を、入出力端子１８側の電極側が負極性の分極を、それぞれ起こす。
一方、入出力端子１７が＋ＶＤＤで入出力端子１８が−ＶＳＳの状況（第２状態）では、図３（Ｃ）に示すように、強誘電体コンデンサ１１、１２内の強誘電体薄膜は、入出力端子１７側の電極側が負極性の分極を、入出力端子１８側の電極側が正極性の分極を、それぞれ起こす。
次に、図３（Ａ）（Ｃ）に示す状態から、図１の回路の電源を切った場合について述べる。
電源を切った場合には、強誘電体コンデンサ１１、１２内の分極電荷量は減少するが、図１５に示す特性点１５０２と１５０５における残留分極が残り、保存される。この電源のオフ時、すなわち、入出力端子１７、１８がともにグラウンド電位の０電位になった場合の強誘電体コンデンサ１１、１２の内部分極の状態を、図３の（Ｂ）（Ｄ）に示す。
なお、図１の回路図では、負極性電源である−ＶＳＳをグラウンド電位としている。
ここで、電源を切ってからしばらくすると、各回路の電位はグラウンド電位に落ち着くが、上記のように強誘電体コンデンサ１１、１２の各内部分極は残留分極として保存される。
電源を切った場合には、強誘電体コンデンサ１１、１２内の分極電荷量は減少するが、図１５に示す特性点１５０２と１５０５における残留分極が残り、保存される。この電源のオフ時、すなわち、入出力端子１７、１８がともにグラウンド電位の０電位になった場合の強誘電体コンデンサ１１、１２の内部分極の状態を、図３の（Ｂ）（Ｄ）に示す。
なお、図１の回路図では、負極性電源である−ＶＳＳをグラウンド電位としている。
ここで、電源を切ってからしばらくすると、各回路の電位はグラウンド電位に落ち着くが、上記のように強誘電体コンデンサ１１、１２の各内部分極は残留分極として保存される。
次に、図３（Ｂ）（Ｄ）に示す電源オフの状態から、電源を再び投入した場合について説明する。
図１におけるコンデンサ１９１、１９２は、電源の切断時にはそれぞれ電荷は０となっている。そして、コンデンサ１９１、１９２の一端は＋ＶＤＤの電位を持つ正極性の電源端子にそれぞれ接続されているので、電源の再投入時には、入出力端子１７、１８はその正極性の電源端子側の電位＋ＶＤＤに追従しようとする。すなわち、強誘電体コンデンサ１１、１２の電極のうち、入出力端子１７、１８側の電極は正極性の電源端子＋ＶＤＤ側の電位に追従しようとする。
図１におけるコンデンサ１９１、１９２は、電源の切断時にはそれぞれ電荷は０となっている。そして、コンデンサ１９１、１９２の一端は＋ＶＤＤの電位を持つ正極性の電源端子にそれぞれ接続されているので、電源の再投入時には、入出力端子１７、１８はその正極性の電源端子側の電位＋ＶＤＤに追従しようとする。すなわち、強誘電体コンデンサ１１、１２の電極のうち、入出力端子１７、１８側の電極は正極性の電源端子＋ＶＤＤ側の電位に追従しようとする。
一方、電源投入前はすべてがグラウンド電位となっているので、強誘電体コンデンサ１１、１２電極のうち、入出力端子１７、１８とは反対側の電極は、電源投入時は０電位をしばらくは保つ。
したがって、強誘電体コンデンサ１１、１２は、電源投入時に、コンデンサ電極の両端にそれぞれ電源間の電圧＋ＶＤＤが加わることになる。これは図１５において、電極間の電圧が０である特性点１５０２もしくは特性点１５０５にあった強誘電体コンデンサに電圧Ｖが加わり、特性点１５０４の状態にされることに相当する。
したがって、強誘電体コンデンサ１１、１２は、電源投入時に、コンデンサ電極の両端にそれぞれ電源間の電圧＋ＶＤＤが加わることになる。これは図１５において、電極間の電圧が０である特性点１５０２もしくは特性点１５０５にあった強誘電体コンデンサに電圧Ｖが加わり、特性点１５０４の状態にされることに相当する。
このとき、特性点１５０５に相当する残留分極であれば電荷の変動量は少なく、特性点１５０２であれば電荷の変動量は大きいことを意味している。ここで、電荷の変動量が少ないということは、電位を加えた電極の他端の電極の電位変動が少ないことを意味し、電荷の変動量が大きいということは電位を加えた電極の他端の電極の電位変動が大きいことを意味している。
したがって、電源再投入時に入出力端子１７、１８にコンデンサ１９１、１９２の作用により、＋ＶＤＤが加わって動作したかのように作用する。このとき、強誘電体コンデンサ１１もしくは強誘電体コンデンサ１２の内部分極が入出力端子１７もしくは入出力端子１８側の電極において、負の残留分極、すなわち電極の外側に正の電荷を誘起している方は図１５の特性点１５０５および図１６（Ｅ）に相当し、他端の電位変動が少ない。
また、強誘電体コンデンサ１１もしくは強誘電体コンデンサ１２の内部分極が入出力端子１７もしくは入力出力端子１８側の電極において、正の残留分極、すなわち電極の外側に負の電荷を誘起している方は図１５の特性点１５０２および図１６（Ｂ）に相当し、他端の電位変動が大きい。
したがって、例えば図３（Ｂ）のように残留分極がある状態で電源を再投入すると、コンデンサ１９１の作用により、強誘電体コンデンサ１１の入出力端子１７側の電極には＋ＶＤＤが加わって動作したかのように作用するが、このとき、強誘電体コンデンサ１１の入出力端子１７側の電極は図３（Ｂ）の状態では正の残留分極、すなわち電極の外側に負の電荷を誘起している状態なので、電位変動が大きい。したがって、強誘電体コンデンサ１１の他端は０電位から正の電位側へ大きく変動し、インバータ回路１３５の入力端子に大きな正の電位を加える。
したがって、例えば図３（Ｂ）のように残留分極がある状態で電源を再投入すると、コンデンサ１９１の作用により、強誘電体コンデンサ１１の入出力端子１７側の電極には＋ＶＤＤが加わって動作したかのように作用するが、このとき、強誘電体コンデンサ１１の入出力端子１７側の電極は図３（Ｂ）の状態では正の残留分極、すなわち電極の外側に負の電荷を誘起している状態なので、電位変動が大きい。したがって、強誘電体コンデンサ１１の他端は０電位から正の電位側へ大きく変動し、インバータ回路１３５の入力端子に大きな正の電位を加える。
一方、コンデンサ１９２の作用により、同様に強誘電体コンデンサ１２の入出力端子１８側の電極には＋ＶＤＤが加わって動作したかのように作用するが、このとき、強誘電体コンデンサ１２の入出力端子１８側の電極は図３（Ｂ）の状態では負の残留分極、すなわち電極の外側に正の電荷を誘起している状態であるので、電位変動が少ない。したがって、強誘電体コンデンサ１２の他端は０電位からの変動は少なく、インバータ回路１４６の入力端子に０電位に近い電位を加える。
以上により、インバータ回路１３５の入力端子に相対的に大きな正の電位が加わり、インバータ回路１４６の入力端子には相対的に０電位に近い電位が加わる。この結果、インバータ回路１３５と１４６からなるラッチ回路は入出力端子１７が−ＶＳＳ（０電位）となり、入出力端子１８が＋ＶＤＤとなる安定状態に落ち着く。これは、電源切断前の図３（Ａ）の状態である。すなわち、電源再投入後に、電源切断前の状態に復帰したことを意味する。
また、図３（Ｄ）のように残留分極がある状態で電源を再投入すると、コンデンサ１９１の作用により、強誘電体コンデンサ１１の入出力端子１７側の電極には＋ＶＤＤが加わって動作したかのように作用するが、このとき、強誘電体コンデンサ１１の入出力端子１７側の電極は図３（Ｂ）の状態では負の残留分極、すなわち電極の外側に正の電荷を誘起している状態であるので、電位変動が少ない。したがって、強誘電体コンデンサ１１の他端は０電位からの変動は少なく、インバータ回路１３５の入力端子に０電位に近い電位を加える。
一方、コンデンサ１９２の作用により、同様に強誘電体コンデンサ１２の入出力端子１８側の電極には＋ＶＤＤが加わって動作したかのように作用するが、このとき、強誘電体コンデンサ１２の入出力端子１８側の電極は図３（Ｄ）の状態では正の残留分極、すなわち電極の外側に負の電荷を誘起している状態であるので、電位変動が大きい。したがって、強誘電体コンデンサ１２の他端は０電位から正の電位側へ大きく変動し、インバータ回路１４６の入力端子に大きな正の電位を加える。
以上により、インバータ回路１３５の入力端子に相対的に０電位に近い電位が加わり、インバータ回路１４６の入力端子には相対的に大きな正の電位が加わる。この結果、インバータ回路１３５、１４６からなるラッチ回路は入出力端子１７が＋ＶＤＤとなり、入出力端子１８が−ＶＳＳ（０電位）となる安定状態に落ち着く。これは、電源切断前の図３（Ｃ）の状態である。すなわち、電源再投入後に，電源切断前の状態に復帰したことを意味する。
以上のように、この第１実施形態では、２つの安定状態のいずれの場合であっても、強誘電体コンデンサ１１、１２の残留分極により、電源再投入後には電源切断前の状態に復帰する。
なお、この第１実施形態では、以上の動作が目的通り、かつ、速やかに進行するために、抵抗手段１９３〜１９６を備えている。すなわち、抵抗手段１９３〜１９６は、電源再投入後、インバータ回路１３５、１４６からなるラッチ回路が電源切断前の状態に向かう過渡的な短い時間において、強誘電体コンデンサから読み出された電荷がインバータ回路の入力端子以外に散逸するのを避け、また、他の経路から余計な電荷や電位が入り込むことを防止している。
なお、この第１実施形態では、以上の動作が目的通り、かつ、速やかに進行するために、抵抗手段１９３〜１９６を備えている。すなわち、抵抗手段１９３〜１９６は、電源再投入後、インバータ回路１３５、１４６からなるラッチ回路が電源切断前の状態に向かう過渡的な短い時間において、強誘電体コンデンサから読み出された電荷がインバータ回路の入力端子以外に散逸するのを避け、また、他の経路から余計な電荷や電位が入り込むことを防止している。
本発明の強誘電体コンデンサラッチ回路の第２実施形態）
図４は、本発明の強誘電体コンデンサラッチ回路の第２実施形態の構成を示す回路図である。
この第２実施形態は、図４に示すように、ラッチ回路を構成するインバータ回路４３５、４４６と、強誘電体コンデンサ４１、４２とを備え、これらにより不揮発性のラッチ回路を構成したものである。
また、第２実施形態は、図４に示す構成により、電源の切断時に１ビットのデータを保持でき、電源再投入後には、強誘電体コンデンサ４１、４２の残留分極による電荷の偏りによって、電源切断時におけるラッチ回路のデータの保持状態に速やかに復帰できるようにしたものである。
さらに、第２実施形態は、回路自体の構成がデータの書き込み回路とデータ出力回路を兼ねることができ、余分な制御回路や読み出し、書き込みの手順を不要にするようにしたものである。
図４は、本発明の強誘電体コンデンサラッチ回路の第２実施形態の構成を示す回路図である。
この第２実施形態は、図４に示すように、ラッチ回路を構成するインバータ回路４３５、４４６と、強誘電体コンデンサ４１、４２とを備え、これらにより不揮発性のラッチ回路を構成したものである。
また、第２実施形態は、図４に示す構成により、電源の切断時に１ビットのデータを保持でき、電源再投入後には、強誘電体コンデンサ４１、４２の残留分極による電荷の偏りによって、電源切断時におけるラッチ回路のデータの保持状態に速やかに復帰できるようにしたものである。
さらに、第２実施形態は、回路自体の構成がデータの書き込み回路とデータ出力回路を兼ねることができ、余分な制御回路や読み出し、書き込みの手順を不要にするようにしたものである。
インバータ回路４３５、４４６は、互いにその出力を入力として帰還させるように、たすき掛けに接続され、１ビットのデータを記憶する揮発性のラッチ回路として機能するようになっている。
インバータ回路４３５は、図４に示すように、Ｎ型ＭＯＳＦＥＴ４３とＰ型ＭＯＳＦＥＴ４５とを組み合わせたＣＭＯＳインバータ回路からなる。同様に、インバータ回路４４６は、Ｎ型ＭＯＳＦＥＴ４４とＰ型ＭＯＳＦＥＴ４６とを組み合わせたＣＭＯＳインバータ回路からなる。
インバータ回路４３５は、図４に示すように、Ｎ型ＭＯＳＦＥＴ４３とＰ型ＭＯＳＦＥＴ４５とを組み合わせたＣＭＯＳインバータ回路からなる。同様に、インバータ回路４４６は、Ｎ型ＭＯＳＦＥＴ４４とＰ型ＭＯＳＦＥＴ４６とを組み合わせたＣＭＯＳインバータ回路からなる。
次に、第２実施形態の回路の詳細について、図４を参照して説明する。
Ｎ型ＭＯＳＦＥＴ４３のソース電極は−ＶＳＳの電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ４５のソース電極は＋ＶＤＤの電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ４３とＰ型ＭＯＳＦＥＴ４５の各ゲート電極は互いに接続され、またその各ドレイン電極も互いに接続されている。そして、これらによりインバータ回路４３５を構成している。
Ｎ型ＭＯＳＦＥＴ４３のソース電極は−ＶＳＳの電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ４５のソース電極は＋ＶＤＤの電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ４３とＰ型ＭＯＳＦＥＴ４５の各ゲート電極は互いに接続され、またその各ドレイン電極も互いに接続されている。そして、これらによりインバータ回路４３５を構成している。
Ｎ型ＭＯＳＦＥＴ４４のソース電極は−ＶＳＳの電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ４６のソース電極は＋ＶＤＤの電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ４４とＰ型ＭＯＳＦＥＴ４６の各ゲート電極は互いに接続され、またその各ドレイン電極も互いに接続されている。そして、これらによりインバータ回路４４６を構成している。
インバータ回路４３５の出力端子はインバータ回路４４６の入力端子に接続されている。また、インバータ回路４４６の出力端子はインバータ回路４３５の入力端子に接続されている。そして、これにより揮発性のラッチ回路を構成している。
インバータ回路４３５の出力端子は入出力端子４７に接続されている。強誘電体コンデンサ４１は、一端側の端子が入出力端子４７に接続され、他端側の端子がインバータ回路４３５の入力端子に接続されている。
インバータ回路４３５の出力端子は入出力端子４７に接続されている。強誘電体コンデンサ４１は、一端側の端子が入出力端子４７に接続され、他端側の端子がインバータ回路４３５の入力端子に接続されている。
インバータ回路４４６の出力端子は入出力端子４８に接続されている。強誘電体コンデンサ４２は、一端側の端子が入出力端子４８に接続され、他端側の端子がインバータ回路４４６の入力端子に接続されている。
以上の構成において、強誘電体コンデンサ４１と４２、Ｎ型ＭＯＳＦＥＴ４３と４４、Ｐ型ＭＯＳＦＥＴ４５と４６はそれぞれ同一形状であり、同一特性である。さらに、以上の素子を配列し、接続したレイアウトパターンについても、同一もしくは対称形の配置であることが望ましい。
以上の構成において、強誘電体コンデンサ４１と４２、Ｎ型ＭＯＳＦＥＴ４３と４４、Ｐ型ＭＯＳＦＥＴ４５と４６はそれぞれ同一形状であり、同一特性である。さらに、以上の素子を配列し、接続したレイアウトパターンについても、同一もしくは対称形の配置であることが望ましい。
次に、このような構成からなる第２実施形態の動作について、図４〜図６を参照して説明する。ここで、図５は、図４の回路を機能的に分かり易く表現した回路図である。
この第２実施形態では、インバータ回路４３５とインバータ回路４４６がラッチ回路を構成しているので、ラッチ回路としては二つの安定状態を有している。
すなわち、入出力端子４７が低電位に相当する−ＶＳＳであり、入出力端子４８が高電位に相当する＋ＶＤＤである場合の第１状態と、入出力端子４７が高電位に相当する＋ＶＤＤであり、入出力端子４８が低電位に相当する−ＶＳＳである場合の第２状態とがある。
この第２実施形態では、インバータ回路４３５とインバータ回路４４６がラッチ回路を構成しているので、ラッチ回路としては二つの安定状態を有している。
すなわち、入出力端子４７が低電位に相当する−ＶＳＳであり、入出力端子４８が高電位に相当する＋ＶＤＤである場合の第１状態と、入出力端子４７が高電位に相当する＋ＶＤＤであり、入出力端子４８が低電位に相当する−ＶＳＳである場合の第２状態とがある。
図６は、図５の回路図において、電源が供給されたときの上記の２つの安定状態を示している。図６（Ａ）（Ｃ）は、電源供給時（安定時）における上述の第１状態と第２状態とをそれぞれ示す。
図６（Ａ）（Ｃ）によれば、上記の両状態の電位状況によって、強誘電体コンデンサ４１、４２は、その内部に異なる分極を起こすことがわかる。
図６（Ａ）（Ｃ）によれば、上記の両状態の電位状況によって、強誘電体コンデンサ４１、４２は、その内部に異なる分極を起こすことがわかる。
すなわち、入出力端子４７が−ＶＳＳで入出力端子４８が＋ＶＤＤの状況（第１状態）では、図６（Ａ）に示すように、強誘電体コンデンサ４１、４２内の強誘電体薄膜は、入出力端子４７側の電極側が正極性の分極を、入出力端子４８側の電極側が負極性の分極を、それぞれ起こす。
一方、入出力端子４７が＋ＶＤＤで入出力端子４８が−ＶＳＳの状況（第２状態）では、図６（Ｃ）に示すように、強誘電体コンデンサ４１、４２内の強誘電体薄膜は、入出力端子４７側の電極側が負極性の分極を、入出力端子４８側の電極側が正極性の分極を、それぞれ起こす。
一方、入出力端子４７が＋ＶＤＤで入出力端子４８が−ＶＳＳの状況（第２状態）では、図６（Ｃ）に示すように、強誘電体コンデンサ４１、４２内の強誘電体薄膜は、入出力端子４７側の電極側が負極性の分極を、入出力端子４８側の電極側が正極性の分極を、それぞれ起こす。
次に、図６（Ａ）（Ｃ）に示す状態から、図４の回路の電源を切った場合について述べる。
電源を切った場合には、強誘電体コンデンサ４１、４２内の分極電荷量は減少するが、図１５に示す特性点１５０２と１５０５における残留分極が残り、保存される。この電源のオフ時、すなわち、入出力端子４７、４８がともにグラウンド電位の０電位になった場合の強誘電体コンデンサ４１、４２の内部分極の状態を、図６の（Ｂ）（Ｄ）に示す。
なお、図４の回路図では、負極性電源である−ＶＳＳをグラウンド電位としている。
ここで、電源を切ってからしばらくすると、各回路の電位はグラウンド電位に落ち着くが、上記のように強誘電体コンデンサ４１、４２の各内部分極は残留分極として保存される。
電源を切った場合には、強誘電体コンデンサ４１、４２内の分極電荷量は減少するが、図１５に示す特性点１５０２と１５０５における残留分極が残り、保存される。この電源のオフ時、すなわち、入出力端子４７、４８がともにグラウンド電位の０電位になった場合の強誘電体コンデンサ４１、４２の内部分極の状態を、図６の（Ｂ）（Ｄ）に示す。
なお、図４の回路図では、負極性電源である−ＶＳＳをグラウンド電位としている。
ここで、電源を切ってからしばらくすると、各回路の電位はグラウンド電位に落ち着くが、上記のように強誘電体コンデンサ４１、４２の各内部分極は残留分極として保存される。
次に、図６（Ｂ）（Ｄ）に示す電源オフの状態から、電源を再び投入した場合について説明する。
図４の回路は図１の回路から、コンデンサ１９１、１９２と、抵抗手段１９３〜１９６を省略した構成であるが、原理的には図１と同じ動作が実現できる。
その第１の理由は、図１の抵抗手段１９３〜１９６はあえて形成しなくともコンタクト抵抗やポリシリコン抵抗で兼用でき、また、強誘電体コンデンサ４１、４２の片側の電極を正極側の電源と同電位の基板の上に形成すれば、これにより寄生静電容量が付加され、その寄生静電容量はコンデンサ１９１、１９２と同じ働きをする。したがって、実質的に図１の等価的な回路を図４の回路でも構成できるからである。
図４の回路は図１の回路から、コンデンサ１９１、１９２と、抵抗手段１９３〜１９６を省略した構成であるが、原理的には図１と同じ動作が実現できる。
その第１の理由は、図１の抵抗手段１９３〜１９６はあえて形成しなくともコンタクト抵抗やポリシリコン抵抗で兼用でき、また、強誘電体コンデンサ４１、４２の片側の電極を正極側の電源と同電位の基板の上に形成すれば、これにより寄生静電容量が付加され、その寄生静電容量はコンデンサ１９１、１９２と同じ働きをする。したがって、実質的に図１の等価的な回路を図４の回路でも構成できるからである。
また、第２の理由は、対称的に２個のインバータ回路４３５、４４６をたすき掛けにして構成したラッチ回路は、電源再投入後に２つの安定状態のどちらかに落ち着くかの確率は半々である。しかし、図４の回路では、以下のような偏りを持つことができるので、その偏りに応じて安定状態に落ち着くことができるからである。
すなわち、図４の回路では、強誘電体コンデンサ４１、４２を有しており、図６に示すように、電源切断前の安定状態では安定状態における各電位に対応した内部分極をしており、それが電源切断後においても残留分極として保持されている（図６（Ｂ）（Ｄ）参照）。
すなわち、図４の回路では、強誘電体コンデンサ４１、４２を有しており、図６に示すように、電源切断前の安定状態では安定状態における各電位に対応した内部分極をしており、それが電源切断後においても残留分極として保持されている（図６（Ｂ）（Ｄ）参照）。
すなわち、図６（Ｂ）において、残留分極によって誘起される強誘電体コンデンサ４１、４２の各電極の外側の電荷はラッチ回路からみると対称ではなく、既に偏りをもたらす要因となっている。つまり、電源を再投入後において、図６（Ｂ）に示す残留分極とそれによって誘起される電極の外側の電荷の偏りは、インバータ回路４３５、４３６の各入力端子に別々の電位を与える。したがって、電源再投入後は、図６（Ａ）の状態に復帰することができる。
また、図６（Ｃ）の状態で電源を切断した後は図６（Ｄ）の状態となり、その後、電源を再投入すれば同様の理由で図６（Ｃ）の状態に復帰する。
以上説明したように、図４の回路からなる第２実施形態では、図１に示す回路とほぼ同等の安定性が得られる上に、その回路の機能を少ない素子と占有面積で実現できる。
また、図６（Ｃ）の状態で電源を切断した後は図６（Ｄ）の状態となり、その後、電源を再投入すれば同様の理由で図６（Ｃ）の状態に復帰する。
以上説明したように、図４の回路からなる第２実施形態では、図１に示す回路とほぼ同等の安定性が得られる上に、その回路の機能を少ない素子と占有面積で実現できる。
（本発明の強誘電体コンデンサラッチ回路の第３実施形態）
図７は、本発明の強誘電体コンデンサラッチ回路の第３実施形態の構成を示す回路図である。
この第３実施形態は、図７に示すように、ラッチ回路を構成するインバータ回路７３５、７４６と、強誘電体コンデンサ７０とを備え、これらにより不揮発性のラッチ回路を構成したものである。
また、第３実施形態は、図７に示す構成により、電源の切断時に１ビットのデータを保持でき、電源再投入後には、強誘電体コンデンサ７０の残留分極による電荷の偏りによって、電源切断時におけるラッチ回路のデータの保持状態に速やかに復帰できるようにしたものである。
図７は、本発明の強誘電体コンデンサラッチ回路の第３実施形態の構成を示す回路図である。
この第３実施形態は、図７に示すように、ラッチ回路を構成するインバータ回路７３５、７４６と、強誘電体コンデンサ７０とを備え、これらにより不揮発性のラッチ回路を構成したものである。
また、第３実施形態は、図７に示す構成により、電源の切断時に１ビットのデータを保持でき、電源再投入後には、強誘電体コンデンサ７０の残留分極による電荷の偏りによって、電源切断時におけるラッチ回路のデータの保持状態に速やかに復帰できるようにしたものである。
さらに、第３実施形態は、回路自体の構成がデータの書き込み回路とデータ出力回路を兼ねることができ、余分な制御回路や読み出し、書き込みの手順を不要にするようにしたものである。
インバータ回路７３５、７４６は、互いにその出力を入力として帰還させるように、たすき掛けに接続され、１ビットのデータを記憶する揮発性のラッチ回路として機能するようになっている。
インバータ回路７３５は、図７に示すように、Ｎ型ＭＯＳＦＥＴ７３とＰ型ＭＯＳＦＥＴ７５とを組み合わせたＣＭＯＳインバータ回路からなる。同様に、インバータ回路７４６は、Ｎ型ＭＯＳＦＥＴ７４とＰ型ＭＯＳＦＥＴ７６とを組み合わせたＣＭＯＳインバータ回路からなる。
インバータ回路７３５、７４６は、互いにその出力を入力として帰還させるように、たすき掛けに接続され、１ビットのデータを記憶する揮発性のラッチ回路として機能するようになっている。
インバータ回路７３５は、図７に示すように、Ｎ型ＭＯＳＦＥＴ７３とＰ型ＭＯＳＦＥＴ７５とを組み合わせたＣＭＯＳインバータ回路からなる。同様に、インバータ回路７４６は、Ｎ型ＭＯＳＦＥＴ７４とＰ型ＭＯＳＦＥＴ７６とを組み合わせたＣＭＯＳインバータ回路からなる。
次に、第３実施形態の回路の詳細について、図７を参照して説明する。
Ｎ型ＭＯＳＦＥＴ７３のソース電極は−ＶＳＳの電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ７５のソース電極は＋ＶＤＤの電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ７３とＰ型ＭＯＳＦＥＴ７５の各ゲート電極は互いに接続され、またその各ドレイン電極も互いに接続されている。そして、これらによりインバータ回路７３５を構成している。
Ｎ型ＭＯＳＦＥＴ７３のソース電極は−ＶＳＳの電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ７５のソース電極は＋ＶＤＤの電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ７３とＰ型ＭＯＳＦＥＴ７５の各ゲート電極は互いに接続され、またその各ドレイン電極も互いに接続されている。そして、これらによりインバータ回路７３５を構成している。
また、Ｎ型ＭＯＳＦＥＴ７４のソース電極は−ＶＳＳの電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ７６のソース電極は＋ＶＤＤの電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ７４とＰ型ＭＯＳＦＥＴ７６の各ゲート電極は互いに接続され、またその各ドレイン電極も互いに接続されている。そして、これらによりインバータ回路７４６を構成している。
インバータ回路７３５の出力端子は、インバータ回路７４６の入力端子に接続されている。また、インバータ回路７４６の出力端子は、インバータ回路７３５の入力端子に接続されている。そして、これにより揮発性のラッチ回路を構成している。
インバータ回路７３５の出力端子は、入出力端子７７に接続されている。インバータ回路７４６の出力端子は、入出力端子７８に接続されている。
強誘電体コンデンサ７０は、一端側の電極が入出力端子７７に接続され、他端側の電極が入出力端子７８に接続されている。
インバータ回路７３５の出力端子は、入出力端子７７に接続されている。インバータ回路７４６の出力端子は、入出力端子７８に接続されている。
強誘電体コンデンサ７０は、一端側の電極が入出力端子７７に接続され、他端側の電極が入出力端子７８に接続されている。
以上の構成において、Ｎ型ＭＯＳＦＥＴ４３と４４、Ｐ型ＭＯＳＦＥＴ４５と４６はそれぞれ同一形状であり、同一特性である。さらに、以上の素子を配列し、接続したレイアウトパターンについても、同一もしくは対称形の配置であることが望ましい。
この第３実施形態は、図７に示すような具体的な回路からなるが、図７の回路を機能的に分かり易く表現したのが図８である。
図７、図８から構成される第３実施形態は、図４、図５から構成される第２実施形態とほぼ同じ機能を持っている。
この第３実施形態は、図７に示すような具体的な回路からなるが、図７の回路を機能的に分かり易く表現したのが図８である。
図７、図８から構成される第３実施形態は、図４、図５から構成される第２実施形態とほぼ同じ機能を持っている。
すなわち、図５における強誘電体コンデンサ４１、４２は、図６に示す内部分極の状態をみると同じ動作をしているので、１つにまとめることが可能であり、第３実施形態では１つの強誘電体コンデンサ７０を設けるようにした。
従って、第３実施形態では、対称性に注意を払いながら回路を形成すれば、図７、図８のように１個の強誘電体コンデンサ７０で、強誘電体コンデンサ４１、４２と同様の機能を実現できる。
従って、第３実施形態では、対称性に注意を払いながら回路を形成すれば、図７、図８のように１個の強誘電体コンデンサ７０で、強誘電体コンデンサ４１、４２と同様の機能を実現できる。
図９は、図７、図８の回路における動作状態を説明する図である。
図９（Ａ）（Ｂ）は、第１状態の電源切断前の安定状態と、電源切断後の電位と分極状態を表し、かつ電源再投入後に以前の状態に復帰する対応関係を表す。また、図９（Ｃ）（Ｄ）は、第２状態の電源切断前の安定状態と、電源切断後の電位と分極状態を表し、かつ電源再投入後に以前の状態に復帰する対応関係を表している。
図９（Ｂ）（Ｄ）によれば、残留分極によって誘起される強誘電体コンデンサ７０の電極の外側の電荷はラッチ回路からみると対称ではなく、偏りを持っている。
従って、第３実施形態は、その偏りに着目したものであり、第２実施形態と同様に、電源再投入後に以前の状態に復帰することができる。
図９（Ａ）（Ｂ）は、第１状態の電源切断前の安定状態と、電源切断後の電位と分極状態を表し、かつ電源再投入後に以前の状態に復帰する対応関係を表す。また、図９（Ｃ）（Ｄ）は、第２状態の電源切断前の安定状態と、電源切断後の電位と分極状態を表し、かつ電源再投入後に以前の状態に復帰する対応関係を表している。
図９（Ｂ）（Ｄ）によれば、残留分極によって誘起される強誘電体コンデンサ７０の電極の外側の電荷はラッチ回路からみると対称ではなく、偏りを持っている。
従って、第３実施形態は、その偏りに着目したものであり、第２実施形態と同様に、電源再投入後に以前の状態に復帰することができる。
（本発明の強誘電体コンデンサラッチ回路の第１の応用例）
次に、本発明の強誘電体トランジスタラッチ回路の第１の応用例について説明する。
この応用例の説明に先立って、本発明の強誘電体コンデンサラッチ回路の第１、第２、および第３の実施形態でそれぞれ説明した図１、図４、図７の各回路の等価回路を、図１０で定義して表現するものとする。
図１１は、本発明の強誘電体コンデンサラッチ回路を実際の回路に応用した第１の応用例を示す図である。
この第１の応用例は、図１１に示すように、本発明に係る強誘電体コンデンサラッチ回路１１１０を、集積回路１１００内に設けて使用する場合である。
次に、本発明の強誘電体トランジスタラッチ回路の第１の応用例について説明する。
この応用例の説明に先立って、本発明の強誘電体コンデンサラッチ回路の第１、第２、および第３の実施形態でそれぞれ説明した図１、図４、図７の各回路の等価回路を、図１０で定義して表現するものとする。
図１１は、本発明の強誘電体コンデンサラッチ回路を実際の回路に応用した第１の応用例を示す図である。
この第１の応用例は、図１１に示すように、本発明に係る強誘電体コンデンサラッチ回路１１１０を、集積回路１１００内に設けて使用する場合である。
集積回路１１００は、その内部にバッファ回路として機能するインバータ回路１１２１を備え、そのインバータ回路１１２１の入力端子は、外部からから信号を入力するパッドからなる入力端子１１２２に接続されている。強誘電体コンデンサラッチ回路１１１０は、１つの入出力端子がパッドからなる入力端子１１２２とインバータ回路１１２１の入力端子に接続されている。
なお、強誘電体コンデンサラッチ回路１１１０の入出力端子は、出力端子として作用する場合のインピーダンスを集積回路１１００の外部の信号源のインピーダンスより充分高く設定する。
なお、強誘電体コンデンサラッチ回路１１１０の入出力端子は、出力端子として作用する場合のインピーダンスを集積回路１１００の外部の信号源のインピーダンスより充分高く設定する。
次に、このような構成からなる第１の応用例の動作について、図１１を参照して説明する。
入力端子１１２２に集積回路１１００の外部から制御信号を加える場合、高電位（Ｈｉｇｈ）もしくは低電位（Ｌｏｗ）の信号を供給する。このとき、外部から加える制御信号の信号源のインピーダンスは充分低いので、強誘電体コンデンサラッチ回路１１１０の影響を受けることなくインバータ回路１１２１の入力端子に制御信号を送ることができる。また、強誘電体コンデンサラッチ回路１１１０は、この制御信号のデータ情報をラッチして記憶する。
入力端子１１２２に集積回路１１００の外部から制御信号を加える場合、高電位（Ｈｉｇｈ）もしくは低電位（Ｌｏｗ）の信号を供給する。このとき、外部から加える制御信号の信号源のインピーダンスは充分低いので、強誘電体コンデンサラッチ回路１１１０の影響を受けることなくインバータ回路１１２１の入力端子に制御信号を送ることができる。また、強誘電体コンデンサラッチ回路１１１０は、この制御信号のデータ情報をラッチして記憶する。
さて、インバータ回路１１２１の入力端子には、高電位もしくは低電位の信号電位が常に無いと、動作が不安定になったり、貫通電流が流れたりする。したがって、強誘電体コンデンサラッチ回路１１１０が無い場合には、集積回路１１００の外部からいつまでも制御信号を与え続ける必要がある。
しかし、図１１に示すように、強誘電体コンデンサラッチ回路１１１０を入力端子１１２２に電気的に接続することにより、強誘電体コンデンサラッチ回路１１１０に記憶された信号がインバータ回路１１２１の入力端子に加わるので、集積回路１１００の外部から信号を与え続けることが不要になる効果がある。
しかし、図１１に示すように、強誘電体コンデンサラッチ回路１１１０を入力端子１１２２に電気的に接続することにより、強誘電体コンデンサラッチ回路１１１０に記憶された信号がインバータ回路１１２１の入力端子に加わるので、集積回路１１００の外部から信号を与え続けることが不要になる効果がある。
そして、強誘電体コンデンサラッチ回路１１１０は、その入出力端子に寄生する静電容量の正極側と負極側のバランスに注意を払うことにより、電源を切断し、その後、再投入した場合でも前の状態を記憶している不揮発性のラッチ回路となっている。
ここで、図１１の強誘電体コンデンサラッチ回路１１１０の用い方は、そのラッチ回路１１１０からみると２個の入出力端子の一方のみに信号配線を接続しているので、電源を再投入しデータを復元させる際に、残留分極以外に偏りの要因として寄生静電容量の偏りが生じてしまう可能性がある。
したがって、信号配線を接続する入出力端子の他端の入出力端子にダミー配線を設けてバランスをとることが、誤動作を防ぐ上で更に望ましい。
ここで、図１１の強誘電体コンデンサラッチ回路１１１０の用い方は、そのラッチ回路１１１０からみると２個の入出力端子の一方のみに信号配線を接続しているので、電源を再投入しデータを復元させる際に、残留分極以外に偏りの要因として寄生静電容量の偏りが生じてしまう可能性がある。
したがって、信号配線を接続する入出力端子の他端の入出力端子にダミー配線を設けてバランスをとることが、誤動作を防ぐ上で更に望ましい。
（本発明の強誘電体コンデンサラッチ回路の第２の応用例）
図１２は、本発明の強誘電体コンデンサラッチ回路を実際の回路に応用した第２の応用例である。
この第２の応用例は、図１２に示すように、本発明に係る２つの不揮発性のラッチ回路１２４１、１２４２を、揮発性のラッチ回路１２０５と組み合わせて使用するようにしたものである。
ラッチ回路１２０５は、ＭＯＳＦＥＴから構成されたＮＡＮＤ回路（非論理積回路）１２４３、１２４４からなる。すなわち、ＮＡＮＤ回路１２４３の第１入力ゲートはＮＡＮＤ回路１２４４の出力端子に接続され、ＮＡＮＤ回路１２４４の第２入力ゲートはＮＡＮＤ回路１２４３の出力端子に接続されている。つまり、２個のＮＡＮＤ路１２４３、１２４４の入力端子、出力端子を相互にたすき掛けすることにより、ラッチ回路１２０５が構成されている。
図１２は、本発明の強誘電体コンデンサラッチ回路を実際の回路に応用した第２の応用例である。
この第２の応用例は、図１２に示すように、本発明に係る２つの不揮発性のラッチ回路１２４１、１２４２を、揮発性のラッチ回路１２０５と組み合わせて使用するようにしたものである。
ラッチ回路１２０５は、ＭＯＳＦＥＴから構成されたＮＡＮＤ回路（非論理積回路）１２４３、１２４４からなる。すなわち、ＮＡＮＤ回路１２４３の第１入力ゲートはＮＡＮＤ回路１２４４の出力端子に接続され、ＮＡＮＤ回路１２４４の第２入力ゲートはＮＡＮＤ回路１２４３の出力端子に接続されている。つまり、２個のＮＡＮＤ路１２４３、１２４４の入力端子、出力端子を相互にたすき掛けすることにより、ラッチ回路１２０５が構成されている。
また、ラッチ回路１２４１の一方の入出力端子がＮＡＮＤ回路１２４３の出力端子に接続され、ラッチ回路１２４２の一方の入出力端子がＮＡＮＤ回路１２４４の出力端子に接続されている。
なお、ＮＡＮＤ回路１２４３の第２入力ゲート、およびＮＡＮＤ回路１２４４の第１入力ゲートには、他の信号が入力されるようになっている。
なお、ＮＡＮＤ回路１２４３の第２入力ゲート、およびＮＡＮＤ回路１２４４の第１入力ゲートには、他の信号が入力されるようになっている。
次に、このような構成からなる第２の応用例の動作について、図１２を参照して説明する。
ラッチ回路１２０５は、前の状態を記憶していて、次の動作に影響を与える役目をしているが、ラッチ回路１２０５だけでは電源を切ると状態を示すデータは消えてしまい、電源を再投入した場合には、所望の動作をさせる為には、あらためて状態を設定する必要がある。
ラッチ回路１２０５は、前の状態を記憶していて、次の動作に影響を与える役目をしているが、ラッチ回路１２０５だけでは電源を切ると状態を示すデータは消えてしまい、電源を再投入した場合には、所望の動作をさせる為には、あらためて状態を設定する必要がある。
しかし、この第２の応用例では、図１２に示すように、本発明に係るラッチ回路１２４１の入出力端子がＮＡＮＤ回路１２４３の出力端子に接続され、ラッチ回路１２４２の入出力端子がＮＡＮＤ回路１２４４の出力端子に接続されているので、ラッチ回路１２０５の状態を記憶している。
このため、電源を一度切断し、再投入後においても、ラッチ回路１２０５の状態を再現できるので、電源の再投入後に状態を再設定することが不要で、電源の再投入直後から動作可能となる効果がある。
ここで、ＮＡＮＤ回路１２４３、１２４４と強誘電体コンデンサラッチ回路１２４１、１２４２とを対称性を良くレイアウトすることは、正常な動作を実現する上で重要である。
このため、電源を一度切断し、再投入後においても、ラッチ回路１２０５の状態を再現できるので、電源の再投入後に状態を再設定することが不要で、電源の再投入直後から動作可能となる効果がある。
ここで、ＮＡＮＤ回路１２４３、１２４４と強誘電体コンデンサラッチ回路１２４１、１２４２とを対称性を良くレイアウトすることは、正常な動作を実現する上で重要である。
（本発明の強誘電体コンデンサラッチ回路の第３の応用例）
図１３は、本発明の強誘電体コンデンサラッチ回路を実際の回路に応用した第３の応用例である。
図１３において、１３４３、１３４４はＭＯＳＦＥＴから構成されたＮＡＮＤ回路である。ＮＡＮＤ回路１３４３の第１入力ゲートはＮＡＮＤ回路１３４４の出力端子に接続され、ＮＡＮＤ回路１３４４の第２入力ゲートはＮＡＮＤ回路１３４３の出力端子に接続されている。つまり、２個のＮＡＮＤ路１３４３、１３４４の入力端子、出力端子を相互にたすき掛けすることにより、ラッチ回路が構成されている。
図１３は、本発明の強誘電体コンデンサラッチ回路を実際の回路に応用した第３の応用例である。
図１３において、１３４３、１３４４はＭＯＳＦＥＴから構成されたＮＡＮＤ回路である。ＮＡＮＤ回路１３４３の第１入力ゲートはＮＡＮＤ回路１３４４の出力端子に接続され、ＮＡＮＤ回路１３４４の第２入力ゲートはＮＡＮＤ回路１３４３の出力端子に接続されている。つまり、２個のＮＡＮＤ路１３４３、１３４４の入力端子、出力端子を相互にたすき掛けすることにより、ラッチ回路が構成されている。
なお、ＮＡＮＤ回路１３４３の第２入力ゲート、およびＮＡＮＤ回路１３４４の第１入力ゲートは他の信号が入力する。
さて、２個のＮＡＮＤ路１３４３、１３４４によるラッチ回路は前の状態を記憶していて、次の動作に影響を与える役目をしているが、ＮＡＮＤ路１３４３、１３４４のラッチ回路だけでは電源を切ると、状態を示すデータは消えてしまい、電源を再投入した場合には、所望の動作をさせる為には、あらためて状態を設定する必要がある。
以上は、図１２の回路において、強誘電体コンデンサラッチ回路１２４１、１２４２を除く構成と同一である。
さて、２個のＮＡＮＤ路１３４３、１３４４によるラッチ回路は前の状態を記憶していて、次の動作に影響を与える役目をしているが、ＮＡＮＤ路１３４３、１３４４のラッチ回路だけでは電源を切ると、状態を示すデータは消えてしまい、電源を再投入した場合には、所望の動作をさせる為には、あらためて状態を設定する必要がある。
以上は、図１２の回路において、強誘電体コンデンサラッチ回路１２４１、１２４２を除く構成と同一である。
図１３では、インバータ回路１３５３と強誘電体コンデンサ１３５１を図１２の強誘電体コンデンサ１２４１の替わりに設けた。同様に、インバータ回路１３５４と強誘電体コンデンサ１３５２を図１２の強誘電体コンデンサ１２４２の替わりに設けた。
図１３の回路では、ラッチ回路の機能をＮＡＮＤ回路１３４３と１３４４に持たせているので、インバータ回路１３５３と強誘電体コンデンサ１３５１の組み合わせ、およびインバータ回路１３５４と強誘電体コンデンサ１３５２の組み合わせによって不揮発性の書き込みと記憶の機能を持たせれば、図１２の回路と同じ機能を有する。
図１３の回路では、ラッチ回路の機能をＮＡＮＤ回路１３４３と１３４４に持たせているので、インバータ回路１３５３と強誘電体コンデンサ１３５１の組み合わせ、およびインバータ回路１３５４と強誘電体コンデンサ１３５２の組み合わせによって不揮発性の書き込みと記憶の機能を持たせれば、図１２の回路と同じ機能を有する。
図１３のインバータ回路と強誘電体コンデンサの組み合わせは常に使用できるものではないが、ＭＯＳＦＥＴの組み合わせによる回路にラッチ回路の機能がある場合にはより素子数の少ない構成で適用が可能となる。
なお、この際、ＮＡＮＤ路１３４３、１３４４と強誘電体コンデンサ１３５１と１３５２を対称性良くレイアウトすることは正常な動作上、重要である。
なお、この際、ＮＡＮＤ路１３４３、１３４４と強誘電体コンデンサ１３５１と１３５２を対称性良くレイアウトすることは正常な動作上、重要である。
（強誘電体薄膜の他の材料例）
上記の各実施形態で使用される強誘電体コンデンサでは、その強誘電体の材料をＰＺＴＮやＰＺＴやＳＢＴの無機の強誘電体としていた。しかし、半導体製造ラインにおいて、その無機の強誘電体の成分がＭＯＳ製造工程において汚染の要因となることがあり、また結晶化の温度が高温すぎてＭＯＳの構成要素に影響を与えることがしばしば起こる。
上記の各実施形態で使用される強誘電体コンデンサでは、その強誘電体の材料をＰＺＴＮやＰＺＴやＳＢＴの無機の強誘電体としていた。しかし、半導体製造ラインにおいて、その無機の強誘電体の成分がＭＯＳ製造工程において汚染の要因となることがあり、また結晶化の温度が高温すぎてＭＯＳの構成要素に影響を与えることがしばしば起こる。
この場合において、無機の強誘電体材料ではなく、図１４に示す強誘電体薄膜１４４０に有機強誘電体を用いる方法がある。有機強誘電体は、無機強誘電体に比べ低温で形成されるため、金属配線工程等に影響が少ない。
その有機強誘電体の材料としては、ＰＶＤＦ（ｐｏｌｙ( ｖｉｎｙｌｉｄｅｎｅ ｆｌｕｏｒｉｄｅ) ）、Ｐ（ＶＤＦ／ＴｒＦＥ）（ｐｏｌｙ（ｖｉｎｙｌｉｄｅｎｅ ｆｌｕｏｒｉｄｅ−ｔｒｉｆｌｕｏｒｏｅｔｈｙｌｅｎｅ）、もしくはナイロン７、ナイロン１１等の奇数ナイロンが適している。
その有機強誘電体の材料としては、ＰＶＤＦ（ｐｏｌｙ( ｖｉｎｙｌｉｄｅｎｅ ｆｌｕｏｒｉｄｅ) ）、Ｐ（ＶＤＦ／ＴｒＦＥ）（ｐｏｌｙ（ｖｉｎｙｌｉｄｅｎｅ ｆｌｕｏｒｉｄｅ−ｔｒｉｆｌｕｏｒｏｅｔｈｙｌｅｎｅ）、もしくはナイロン７、ナイロン１１等の奇数ナイロンが適している。
（その他）
本発明は上記の実施形態に限定されるものではない。以下に、他の実施形態などについて説明する。
本発明の各実施形態に使用される強誘電体コンデンサは、図１４において無機の強誘電体薄膜としてはＰＺＴＮを好ましい例を挙げ、かつ、強誘電体薄膜の印加電圧−分極電荷特性として図１５を挙げたが、必ずしもＰＺＴＮである必要はない。例えば、すでに強誘電体としてあげたＰＺＴやＳＢＴでもよい。
本発明は上記の実施形態に限定されるものではない。以下に、他の実施形態などについて説明する。
本発明の各実施形態に使用される強誘電体コンデンサは、図１４において無機の強誘電体薄膜としてはＰＺＴＮを好ましい例を挙げ、かつ、強誘電体薄膜の印加電圧−分極電荷特性として図１５を挙げたが、必ずしもＰＺＴＮである必要はない。例えば、すでに強誘電体としてあげたＰＺＴやＳＢＴでもよい。
また、無機の強誘電体薄膜の他の材料例としては、他にもＢＬＴ（Ｂｉ４ｘＬａｘＴｉ３Ｏ１２）、（Ｂａ，Ｓｒ）ＴｉＯ３、Ｂｉ４Ｔｉ３Ｏ１２、ＢａＢｉＮｂ２Ｏ９等々がある。また、組成の割合が変われば無数にある。さらに、強誘電体薄膜の上層部と下層部で組成の異なる材料を積層させたものを用いるようにしても良い。
また、金属膜、または金属膜の電極の材料として前述した白金（Ｐｔ）以外に、Ｔａ、Ｔｉを用いても良いし、Ｐｔ／Ｔｉの合金を用いても良い。さらに、その材料として、ＲｕＯ２、ＩｒＯ２、ＳｒＲｕＯ３、ＲｈＯ２等の酸化物導電性膜を用いることも場合によっては可能である。
また、強誘電体薄膜として有機強誘電体を用いた場合には、電極材料の結晶軸の制約がとれるので、更に広い電極材料の選定が可能となる。
また、強誘電体薄膜として有機強誘電体を用いた場合には、電極材料の結晶軸の制約がとれるので、更に広い電極材料の選定が可能となる。
その材料としていかなるものを選択するかは、電気的特性のみならず、品質の信頼性、製造上の容易さ、製造コスト等を総合的に検討する中で選択する。
さらに、図１１、図１２において、本発明の強誘電体コンデンサラッチ回路の集積回路での適用例を挙げたが、図１１のように入力端子１１２２のフローティング防止のみならず、同様のフローティング防止ということではデータのバスラインに用いても良い。
また、データを記憶するという目的では、図１２、図１３のラッチ回路のみならず、集積回路の電源再投入後に速やかに以前の状態から動作させるに必要な回路の信号の各箇所に、本発明の強誘電体コンデンサラッチ回路を接続することが効果的である。
さらに、図１１、図１２において、本発明の強誘電体コンデンサラッチ回路の集積回路での適用例を挙げたが、図１１のように入力端子１１２２のフローティング防止のみならず、同様のフローティング防止ということではデータのバスラインに用いても良い。
また、データを記憶するという目的では、図１２、図１３のラッチ回路のみならず、集積回路の電源再投入後に速やかに以前の状態から動作させるに必要な回路の信号の各箇所に、本発明の強誘電体コンデンサラッチ回路を接続することが効果的である。
１１、１２、４１、４２、７０・・・強誘電体コンデンサ、１３、１４、４３、４４、７３、７４・・・Ｎ型ＭＯＳＦＥＴ、１５、１６、４５、４６、７５、７６・・・Ｐ型ＭＯＳＦＥＴ、１７、１８、４７、４８、７７、７８・・・入出力端子、１３５、１４６、４３５、４４６、７３５、７４６・・・インバータ回路、１９１、１９２・・・コンデンサ、１９３〜１９６・・・抵抗手段
Claims (6)
- 第１電源端子と第２電源端子に接続される電源で動作する第１のインバータ回路および第２のインバータ回路と、
第１の強誘電体コンデンサおよび第２の強誘電体コンデンサと、
第１のコンデンサおよび第２のコンデンサと、
第１、第２、第３および第４の抵抗手段と、
一の入出力端子および他の入出力端子と、を備え、
前記第１のインバータ回路の出力端子は前記第１の抵抗手段を介して前記第２のインバータ回路の入力端子に接続され、かつ、前記第２のインバータ回路の出力端子は前記第２の抵抗手段を介して前記第１のインバータ回路の入力端子に接続され、
前記第１のインバータ回路の出力端子は前記第３の抵抗手段を介して前記一の入出力端子に接続され、かつ、前記第２のインバータ回路の出力端子は前記第４の抵抗手段を介して前記他の入出力端子に接続され、
前記第１の強誘電体コンデンサの第１端子と第２端子は、前記一の入出力端子と前記第１のインバータ回路の入力端子にそれぞれ接続され、
前記第２の強誘電体コンデンサの第１端子と第２端子は、前記他の入出力端子と前記第２のインバータ回路の入力端子にそれぞれ接続され、
前記第１のコンデンサの第１端子と第２端子は、前記一の入出力端子と前記第２電源端子にそれぞれ接続され、
前記第２のコンデンサの第１端子と第２端子は、前記他の入出力端子と前記第２電源端子にそれぞれ接続されていることを特徴とする強誘電体コンデンサラッチ回路。 - 請求項１において、
前記第１のインバータ回路および第２のインバータ回路は、第１の導電型の絶縁ゲート電界効果型トランジスタと第２の導電型の絶縁ゲート電界効果型トランジスタを有し、
前記第１の導電型の絶縁ゲート電界効果型トランジスタのソース電極は第１電源端子に接続され、前記第２の導電型の絶縁ゲート電界効果型トランジスタのソース電極は第２電源端子に接続され、前記第１の導電型と第２の導電型の２個の絶縁ゲート電界効果型トランジスタのドレイン電極とゲート電極はそれぞれ互いに接続された構成からなることを特徴とする強誘電体コンデンサラッチ回路。 - 請求項１または請求項２において、
前記強誘電体コンデンサの強誘電体薄膜は、無機強誘電体からなることを特徴とする強誘電体コンデンサラッチ回路。 - 請求項３において、
前記無機強誘電体からなる強誘電体薄膜は、ＰＺＴＮからなることを特徴とする強誘電体コンデンサラッチ回路。 - 請求項１または請求項２において、
前記強誘電体コンデンサの強誘電体薄膜は、有機強誘電体からなることを特徴とする強誘電体コンデンサラッチ回路。 - 請求項５において、
前記有機強誘電体からなる強誘電体薄膜は、ＰＶＤＦ、Ｐ（ＶＤＦ／ＴｒＦＥ）、もしくはナイロン７、ナイロン１１等の奇数ナイロンからなることを特徴とする強誘電体コンデンサラッチ回路。
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