JP2004088469A

JP2004088469A - 不揮発性データ記憶回路を有する集積回路装置

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Publication number: JP2004088469A
Application number: JP2002247346A
Authority: JP
Inventors: Wataru Yokozeki; 横関　亘; Shoichi Masui; 桝井　昇一
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2002-08-27
Filing date: 2002-08-27
Publication date: 2004-03-18
Anticipated expiration: 2022-08-27
Also published as: CN1260816C; JP3986393B2; KR20040018977A; US20040085846A1; KR101002376B1; TW200407888A; CN1489211A; TWI253077B; US7080270B2

Abstract

【課題】ＭＴＣＭＯＳの集積回路装置において、電源配線を簡単化し、集積度を高くする。また、スリープモードから復帰するときのラッチ回路の動作を安定させる。
【解決手段】通常電源配線Ｖｄｄとバーチャル電源配線ＶＶｄｄとの間に設けられ、高い閾値電圧トランジスタで構成され、スリープモード時に非導通になるスリープスイッチＳＳＷを有する集積回路装置において、更に、バーチャル電源配線ＶＶｄｄに接続され、低い閾値電圧トランジスタで構成されるラッチ回路１４と、ラッチ回路が保持するデータを記憶する強誘電体キャパシタとを有する。そして、制御信号発生回路５が、スリープモードからアクティブモードに復帰するときに、強誘電体キャパシタの端子を駆動して分極方向に応じてラッチ回路に電圧を生成するプレート信号ＰＬと、その駆動された後にスリープスイッチＳＳＷを導通させてラッチ回路１４を活性化させるスリープ信号ＳＬＰとを生成する。つまり、スリープスイッチＳＳＷが、スリープ制御とラッチ回路の活性化制御とを行う。
【選択図】図９

Description

【０００１】
【発明の属する技術分野】
本発明は、低消費電力を可能にするマルチ閾値電圧ＣＭＯＳにおける不揮発性データ記憶回路を有する集積回路装置に関し、特に、電源レイアウトを簡単化でき、且つデータのリコール動作での誤動作を回避できる集積回路装置に関する。
【０００２】
【従来の技術】
ＬＳＩ（集積回路装置）における低消費電力化技術として、マルチ閾値電圧ＣＭＯＳ（ＭＴＣＭＯＳ：Ｍｕｌｔｉ−Ｔｈｒｅｓｈｏｌｄ−Ｖｏｌｔａｇｅ　ＣＭＯＳ）が提案されている。このＭＴＣＭＯＳ技術では、例えば、後述する非特許文献１に記載されるとおり、低Ｖｔｈトランジスタの高い電流駆動能力と、高Ｖｔｈトランジスタの低リーク性とを利用して、高速動作で且つ低消費電力を可能にする。例えば、所定の機能を有する組合せ論理回路を低Ｖｔｈトランジスタで構成することで高速動作を可能にする。但し、低Ｖｔｈトランジスタでは、スタンバイ時やスリープモード時（以下スリープモード）においてリーク電流が発生して、消費電力の増大を招く。そこで、高い電源ＶＤＤまたは低い電源ＶＳＳとスリープスイッチを介して接続される擬似電源線（バーチャル電源線）を設け、この擬似電源線に組合せ論理回路を接続し、スリープモードでは、スリープスイッチをオフにして、リーク電流を抑える。スリープスイッチは、高Ｖｔｈトランジスタで構成されるので、オフ時のリーク電流の発生を抑制することができる。
【０００３】
このように、ＭＴＣＭＯＳ技術によれば、スリープモード時には、一部または全ての回路のスリープスイッチをオフにして、リーク電流を抑えることができるが、電源電圧が供給されないので、回路内のラッチやフリップフロップが保持していたデータが揮発してしまう問題がある。
【０００４】
このような問題を解決する技術として、バルーン型データ保持回路が提案されている。このバルーン型データ保持回路を有するＭＴＣＭＯＳ回路は、例えば、前述の非特許文献１に開示されていて、図１の従来例の回路図に示される通りである。この例では、組み合わせ回路１とラッチ回路２とは、低Ｖｔｈトランジスタで構成され、高速動作可能である。そして、通常電源電圧ＶｄｄにスリープスイッチＳＳＷを介して接続されるバーチャル電源電圧ＶＶｄｄが、これらの回路１，２に接続される。このスリープスイッチＳＳＷは高いＶｔｈで構成され、スリープモードではスリープ制御信号ＳＬＰのＬレベルにより非導通状態になり、組み合わせ回路１やラッチ回路２内のリーク電流を抑える。
【０００５】
ラッチ回路２に保持されるデータは、スリープモードでも不揮発性であることが望まれる。そこで、ラッチ回路２にバルーンラッチ回路３が接続され、アクティブモードからスリープモードに遷移する時に、ラッチ回路２が保持するデータがバルーンラッチ回路３内に待避される。バルーンラッチ回路３には、通常電源電圧Ｖｄｄが接続されているので、スリープモードでも電源電圧が供給され、待避されたデータを保持することができる。このスリープモード時でのリーク電流を抑えるために、バルーンラッチ回路３も高Ｖｔｈトランジスタで構成される。そして、スリープモードからアクティブモードに復帰するときに、バルーンラッチ回路３内のデータがラッチ回路２にリストアされる。これにより、ラッチ回路２は、不揮発性のラッチ回路になる。
【０００６】
【非特許文献１】
「低消費電力、高速ＬＳＩ技術」、リアライズ社、６０−７４頁
【０００７】
【非特許文献２】
Ｔ．　Ｍｉｗａ　ｅｔ．　ａｌ．　”Ａ　５１２　Ｋｂｉｔ　Ｌｏｗ−ｖｏｌｔａｇｅ　ＮＶ−ＳＲＡＭ　ｗｉｔｈ　ｔｈｅ　ｓｉｚｅ　ｏｆ　ａ　ｃｏｎｖｅｎｔｉｏｎａｌ　ＳＲＡＭ”，　２００１　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｃｉｒｃｕｉｔ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ
【０００８】
【発明が解決しようとする課題】
しかしながら、図１に示されたバルーン型データ保持回路を有するＭＴＣＭＯＳ回路では、通常電源線Ｖｄｄとバーチャル電源線ＶＶｄｄとが混在しているので、自動レイアウトには不適切である。例えば、集積回路内の複数の位置に不揮発性ラッチ回路を配置する場合は、その不揮発性ラッチ回路２に隣接してバルーンラッチ回路３を配置する必要があり、チップ全体にわたって、通常電源線Ｖｄｄとバーチャル電源線ＶＶｄｄとが混在し、レイアウトが複雑になり、集積度の点でも不利である。
【０００９】
更に、組み合わせ回路１や不揮発性ラッチ回路２は低Ｖｔｈトランジスタからなり、バルーンラッチ回路３は高Ｖｔｈトランジスタからなる。そのため、異なる閾値電圧のトランジスタが混在し、それらのトランジスタ間は、構造上の相違から十分な離間距離を置く必要があり、集積度が低下するという問題がある。
【００１０】
従って、バルーンラッチ回路３には、通常電源Ｖｄｄを必要としないことと、高Ｖｔｈのトランジスタを必要としないことが望まれる。
【００１１】
上記した非特許文献２には、ラッチ回路に強誘電体膜を利用した可変容量キャパシタ（以下、強誘電体キャパシタ）を接続したメモリセルを有する不揮発性ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）が記載されている。この不揮発性ＳＲＡＭのメモリセルは、１対のインバータの入力と出力を交差接続したラッチ回路の１対の記憶ノードに、それぞれ強誘電体キャパシタを接続し、ラッチ回路の１対の記憶ノードのＨレベルとＬレベルを、強誘電体キャパシタに記憶させる。従って、電源をオフにしても、メモリセルのデータは、強誘電体キャパシタに異なる分極方向として保持される。そして、電源オフから電源オンに復帰するとき、強誘電体キャパシタの分極方向に応じて、メモリセルのラッチ回路の状態が復帰する。
【００１２】
しかしながら、この非特許文献２の不揮発性ＳＲＡＭに採用される不揮発性ラッチ回路では、電源が復帰するとき、ラッチ回路のトランジスタ特性のばらつきにより、復帰すべきデータが反転しやすくなるという課題がある。この課題を解決しようとする発明は、本出願人により先に出願されている。例えば、特願平１３−４００５０７号（平成１３年１２月２８日出願）である。但し、この先行出願のラッチ回路は、ＭＴＣＭＯＳ技術によるものではない。
【００１３】
そこで、本発明の目的は、ＭＴＣＭＯＳ技術を利用した低消費電力の集積回路であり、更に、不揮発性データ記憶回路を有し、電源配線の構成やトランジスタの構成を簡単化した集積回路装置を提供することにある。
【００１４】
【課題を解決するための手段】
上記の目的を達成するために、本発明の第１の側面は、第１の電源配線と第２の電源配線との間に設けられ、第１の閾値電圧のトランジスタで構成されスリープモード時に非導通になるスリープスイッチを有する集積回路装置において、更に、第２の電源配線に接続され、第１の閾値電圧より低い第２の閾値電圧のトランジスタで構成されるラッチ回路と、ラッチ回路が保持するデータを強誘電体膜の分極方向に応じて記憶する強誘電体キャパシタとを有する。そして、スリープモードからアクティブモードに復帰するときに、強誘電体キャパシタの端子を駆動して分極方向に応じてラッチ回路に電圧を生成するプレート信号と、その駆動された後に前記スリープスイッチを導通させてラッチ回路を活性化させるスリープ信号とを生成する制御信号発生回路とを有することを特徴とする。
【００１５】
上記本発明の第１の側面によれば、ＭＴＣＭＯＳ技術で構成された集積回路において、不揮発性ラッチ回路の保持データをスリープモード中に保持する強誘電体キャパシタを設け、スリープモード時に電源をオフにするスリープスイッチを、スリープモードから復帰するときのラッチ回路の活性化回路として利用する。即ち、強誘電体キャパシタの他方の端子を駆動してラッチ回路の１対の端子に電圧を生成したタイミングで、スリープスイッチを導通させてラッチ回路を活性化して、上記電圧差のデータをラッチする。従って、ラッチ回路が確実にデータをリストアすることができる。また、強誘電体キャパシタには、第１の電源配線を接続する必要がないので、電源配線のレイアウトがシンプルになる。更に、強誘電体キャパシタには高Ｖｔｈのトランジスタが必要ないので、回路素子の面積を削減することができる。従って、スリープスイッチを高Ｖｔｈのトランジスタで構成すれば良いので、そのトランジスタ数を減らすことができる。
【００１６】
上記目的を達成するために、本発明の第２の側面において、第１の電源配線と第２の電源配線との間に設けられ、第１の閾値電圧のトランジスタで構成されスリープモード時に非導通になるスリープスイッチを有する集積回路装置において、第１及び第２の電源配線及びスリープスイッチは、高電源配線側と低電源配線側にそれぞれ設けられ、更に、第２の高電源配線と低電源配線に接続され、第１の閾値電圧より低い第２の閾値電圧のトランジスタで構成されるラッチ回路と、ラッチ回路が保持するデータを強誘電体膜の分極方向に応じて記憶する強誘電体キャパシタとを有する。そして、スリープモードからアクティブモードに復帰するときに、強誘電体キャパシタの端子を駆動して分極方向に応じてラッチ回路に電圧を生成するプレート信号と、その駆動された後に前記高電源配線側と低電源配線側の１対のスリープスイッチを導通させてラッチ回路を活性化させるスリープ信号とを生成する制御信号発生回路とを有することを特徴とする。
【００１７】
上記第２の側面によれば、ラッチ回路を活性化するために、高電源配線側と低電源配線側とに設けられた１対のスリープスイッチを導通するので、ラッチ回路は、強誘電体キャパシタの分極状態に対応して生成した電圧を、確実にラッチすることができる。
【００１８】
上記の発明の側面において、より好ましい実施例では、強誘電体キャパシタは、ラッチ回路の１対の記憶端子に一方の端子が接続された少なくとも１対の強誘電体キャパシタを有する。そして、前記プレート信号は、強誘電体キャパシタの他方の端子を駆動する。この駆動により、強誘電体キャパシタの分極方向に応じた電圧差が、ラッチ回路の１対の記憶端子に生成される。
【００１９】
上記の発明の側面において、より好ましい実施例では、強誘電体キャパシタは、ラッチ回路の１対の記憶端子に一方の端子が接続された２対の強誘電体キャパシタを有する。ラッチ回路の各記憶端子に接続される強誘電体キャパシタ対のうち、一方の強誘電体キャパシタの他方の端子が、プレート信号により駆動される。この駆動により、各記憶端子に接続される強誘電体キャパシタ対の分極方向に応じた電圧差が、ラッチ回路の１対の記憶端子に生成される。ラッチ回路の各記憶端子にそれぞれ強誘電体キャパシタ対を設けることで、プレート信号による駆動で生成される電圧の差がより大きくなり、データリコール動作の精度を高くすることができる。
【００２０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００２１】
図２は、本実施の形態における集積回路装置の概略構成図である。図１の例と同様に、通常電源Ｖｄｄとバーチャル電源ＶＶｄｄとがスリープスイッチＳＳＷを介して接続され、組み合わせ論理回路１や不揮発性ラッチ回路２とが、バーチャル電源ＶＶｄｄに接続されている。スリープスイッチＳＳＷは、高Ｖｔｈトランジスタからなり、組み合わせ論理回路１や不揮発性ラッチ回路２は、低Ｖｔｈトランジスタで構成される。
【００２２】
本実施の形態の集積回路は、不揮発性ラッチ回路２が保持するデータを、スリープスイッチＳＳＷが非導通になっても保持する強誘電体キャパシタ４を有する。強誘電体キャパシタは、後述するとおり、強誘電体膜の分極方向が電源オフ状態でも残留する性質を利用して、ラッチ回路が保持するデータを保持することができる。ラッチ回路のデータを記録する時や、そのデータをラッチ回路にリストアする時に、強誘電体キャパシタ４はプレート信号ＰＬにより駆動される。強誘電体キャパシタ４は、ラッチ回路２に接続されるだけであり、通常電源Ｖｄｄやバーチャル電源ＶＶｄｄに接続される必要はない。
【００２３】
制御信号発生回路５は、高Ｖｔｈトランジスタで構成され、通常電源Ｖｄｄを供給される。従って、スリープモードでも制御信号発生回路５は動作状態にある。制御信号発生回路５は、強誘電体キャパシタ４に供給するプレート信号ＰＬやスリープスイッチＳＳＷを制御するスリープ信号ＳＬＰなどを生成する。
【００２４】
図２の回路動作の概略は次の通りである。アクティブモードでは、スリープ信号ＳＬＰがＬレベルになり、スリープスイッチＳＳＷが導通状態になり、バーチャル電源ＶＶｄｄは通常電源Ｖｄｄに接続される。従って、組み合わせ論理回路１やラッチ回路２は、電源を供給されて通常動作を行う。外部からのスタンバイ信号ＳＴＢＹに応答して、スリープモードに入る前に、制御信号発生回路５がプレート信号ＰＬを生成し、強誘電体キャパシタ４が、ラッチ回路２が保持するデータを分極方向により保持する。その後、スリープ信号ＳＬＰがＨレベルになり、スリープスイッチＳＳＷは非導通状態になる。スリープスイッチＳＳＷは高Ｖｔｈトランジスタであるので、リーク電流は少なく、従って、スリープモード時のリーク電流を抑えることができる。スリープモードでは、ラッチ回路はデータを保持することができないが、強誘電体キャパシタの分極方向は、残留分極として維持される。
【００２５】
スタンバイ信号ＳＴＢＹに応答してスリープモードからアクティブモードに復帰する時は、制御信号発生回路５がプレート信号ＰＬを駆動して誘電体キャパシタ４が保持する分極状態に応じて、ラッチ回路２の端子に所定の電圧を生成する。その状態で、制御信号発生回路５が、スリープ信号ＳＬＰをＬレベルに駆動して、ラッチ回路２を活性化し、上記生成された電圧レベルが、ラッチ回路２によりリストアされる。これがリコール動作である。
【００２６】
このように、スリープスイッチＳＳＷは、スリープモードとアクティブモードとの切替を行う機能と、スリープモードからアクティブモードに復帰するときのリコール動作で、ラッチ回路２を活性化させる機能とを有する。従って、本実施の形態では、スリープモード時のリーク電流を抑え、リコール動作時における強誘電体キャパシタのデータのラッチ回路によるラッチ動作を確実に行うことができる。
【００２７】
図３は、本実施の形態における集積回路装置の概略構成図である。図２の集積回路装置と異なるところは、通常電源とバーチャル電源及びそれらを接続するスリープスイッチとが、高電圧電源Ｖｄｄ側と低電圧電源Ｖｓｓ側とにそれぞれ有することであり、それ以外は同じである。従って、高電圧側の通常電源Ｖｄｄとバーチャル電源ＶＶｄｄとの間にＰチャネルトランジスタからなるスリープスイッチＳＳＷＰが設けられ、低電圧側の通常電源Ｖｓｓとバーチャル電源ＶＶｓｓとの間にＮチャネルトランジスタからなるスリープスイッチＳＳＷＮが設けられ、それらのスリープスイッチには、それぞれ逆相のスリープ信号ＳＬＰ、ＳＬＰｘとが、制御信号発生回路５から供給される。スリープ信号ＳＬＰｘは、信号ＳＬＰをインバータ６により反転して生成される。
【００２８】
図３の例では、スリープモードからアクティブモードに復帰するときに、強誘電体キャパシタをプレート信号ＰＬで駆動して、その残留分極方向に応じた電圧をラッチ回路２に発生した状態で、スリープ信号ＳＬＰ、ＳＬＰｘがそれぞれＬレベルとＨレベルに駆動されて、ラッチ回路２に高低の電源電圧が供給される。それに伴い、ラッチ回路２がラッチ動作を行って、データをリストアする。高低の電源電圧を同時に供給するラッチ動作により、より確実にデータをラッチすることができる。
【００２９】
即ち、強誘電体キャパシタ４が、ラッチ回路２のデータを保持するデータ保持回路としての機能を有する。強誘電体キャパシタ４は電源が供給されないスリープモード時において、データを強誘電体膜の分極方向により保持することができる。
【００３０】
図４、５は、本実施の形態における集積回路装置の別の概略構成図である。この例は、集積回路装置内に複数のラッチ回路２が存在し、各ラッチ回路にそのデータを保持するための強誘電体キャパシタ４が設けられている。そして、複数のラッチ回路２は、共通のスリープスイッチＳＳＷが導通状態にされるときに、活性化される。また、制御信号発生回路５は、プレート信号ＰＬなどを複数の強誘電体キャパシタ４に共通に供給して、スリープモードに入るときのストア動作と、アクティブモードに復帰するときのリコール動作とを一斉に制御する。図５の例では、図３と同様に、スリープスイッチＳＳＷＰ，ＳＳＷＮが高低電源側にそれぞれ設けられている。
【００３１】
図６は、図２の不揮発性ラッチ回路の一例を示す回路図である。図６には、マスターラッチ回路１０とスレーブラッチ回路１４とからなるＤ型フリップフロップが示される。組み合わせ論理回路１の出力が、ＣＭＯＳトランスファーゲート１７を介して、マスターラッチ回路１０に入力され、更に、マスターラッチ回路１０の出力が、ＣＭＯＳトランスファーゲート２０を介してスレーブラッチ回路１４に接続されている。各ラッチ回路１０，１４には、１対のインバータ１１，１２，１５，１６とＣＭＯＳトランスファーゲート１８，２１が設けられる。
【００３２】
つまり、クロックＣＫの立ち下がりエッジ（逆相クロックＣＫＸの立ち上がりエッジ）に同期して、組み合わせ論理回路１の出力がノードＮ１に供給され、クロックＣＫの立ち上がりエッジに同期して、その出力がマスターラッチ回路１０によりラッチされる。更に、クロックＣＫの立ち上がりエッジに同期してインバータ１１の出力がノードＮ２に供給され、次のクロックＣＫの立ち下がりエッジに同期して、その出力がスレーブラッチ回路１４によりラッチされる。ノードＮＸ２のデータは、後段の組み合わせ論理回路１に供給される。
【００３３】
図６の例では、Ｄフリップフロップを構成するスレーブラッチ回路１４の１対の記憶端子Ｎ２，ＮＸ２に保持される逆相のデータが、その１対の記憶端子Ｎ２，ＮＸ２にそれぞれ接続された強誘電体キャパシタＦＣ１，ＦＣ２に保持可能になっている。
【００３４】
図６中には、スレーブラッチ回路１４の具体的なＣＭＯＳ回路が示される。インバータ１５は、ＰチャネルとＮチャネルトランジスタからなり、それらの基板（ＰチャネルＭＯＳならｎ型半導体、ＮチャネルＭＯＳならｐ型半導体）はそれぞれ電源ＶｄｄとグランドＶｓｓに接続されている。また、インバータ１６も、ＰチャネルとＮチャネルトランジスタからなり、それらの基板はそれぞれ電源ＶｄｄとグランドＶｓｓに接続されている。そして、それらのＰチャネルトランジスタのソース電極が、バーチャル電源ＶＶｄｄに接続される。
【００３５】
図１５は、後述する別の不揮発性ラッチ回路も含めた動作波形図である。従って、図６に示されていない制御信号なども図１５には含まれる。これを参照して、図６の不揮発性ラッチ回路１４の動作を説明する。最初にアクティブモードの時は、スリープ信号ＳＬＰがＬレベルであり、スリープスイッチＳＳＷが導通状態にあり、低Ｖｔｈトランジスタで構成される組み合わせ論理回路１とマスターラッチ回路１０及びスレーブラッチ回路１４のインバータ１１，１２，１５，１６に、バーチャル電源配線ＶＶｄｄから電源電圧が供給される。
【００３６】
外部からのスタンバイ信号ＳＴＢＹがＨレベルになるのに応答して、制御信号発生回路５は、プレート信号ＰＬ１をＬレベル、Ｈレベル、Ｌレベルと駆動する。それに伴い、強誘電体キャパシタＦＣ１，２は、スレーブラッチ回路１４の１対の記憶端子Ｎ２，ＮＸ２のレベルに応じて、異なる分極方向になる。
【００３７】
図７は、強誘電体キャパシタの分極作用を示す図である。横軸は、強誘電体膜に印加される電圧Ｖを、縦軸は、電荷Ｑをそれぞれ示し、強誘電体キャパシタのヒステリシス特性が示される。仮に、スレーブラッチ回路１４のノードＮ２はＬレベル、ノードＮＸ２はＨレベルであるとする。プレート信号ＰＬ１がＬレベルの時は、強誘電体キャパシタＦＣ２にマイナス方向の電圧が印加されるので、キャパシタＦＣ２は点Ａの位置に移動し、強誘電体キャパシタＦＣ１には電圧が印加されていないので、点Ｄまたは点Ｂの位置にいる。
【００３８】
そこで、プレート信号ＰＬ１がＨレベルになると、強誘電体キャパシタＦＣ１にはプラス方向の電圧が印加されて、点Ｃの位置に移動し、一方の強誘電体キャパシタＦＣ２には電圧が印加されないので、点Ａから点Ｂに移動する。更に、プレート信号ＰＬ１がＬレベルになると、強誘電体キャパシタＦＣ１には電圧が印加されないので、点Ｃから点Ｄに移動し、強誘電体キャパシタＦＣ２は、点Ａに移動する。従って、強誘電体キャパシタＦＣ１，ＦＣ２は、図６に示されるように異なる矢印方向に分極する。尚、矢印の向きは、矢印の先端側の電極が正にチャージされていることを意味するものとする。
【００３９】
以上で、スレーブラッチ回路１４のデータが、強誘電体キャパシタの分極方向により保持され、ストア動作が終了する。図１５のリセット動作は、後述する他の不揮発性ラッチ回路の動作であり、図６の回路では、スリープ信号ＳＬＰがＨレベルにされ、スリープモードになる。スリープモードでは、スリープスイッチＳＳＷが非導通状態になり、インバータ１５，１６への電源供給は切断され、記憶ノードＮ２，ＮＸ２のＬ、Ｈレベルの状態は揮発してなくなる。
【００４０】
その後、スタンバイ信号ＳＴＢＹがＬレベルになると、リコール動作が行われる。制御信号発生回路５は、最初に、プレート信号ＰＬ１をＨレベルにして、強誘電体キャパシタの一方の端子を駆動し、その分極方向に応じた電圧を、スレーブラッチ回路１４の１対の記憶端子Ｎ２，ＮＸ２に生成する。
【００４１】
図７に示されるように、プレート信号ＰＬ１がＨレベルになると、正方向の電圧が強誘電体キャパシタに印加されるので、点ＢのキャパシタＦＣ２は点Ｃに移動し、点ＤのキャパシタＦＣ１も点Ｃに移動する。従って、同じ電圧に対して、キャパシタＦＣ２の電荷量Ｑは大きく、キャパシタＦＣ１の電荷量Ｑは少ない。つまり、両キャパシタＦＣ１，ＦＣ２の容量Ｃは、Ｃ＝Ｑ／Ｖの関係から、キャパシタＦＣ１は小容量（例えば５０ｆＦ）、キャパシタＦＣ２は大容量（例えば２００ｆＦ）になっている。
【００４２】
図８は、スレーブラッチ回路の１対のノードＮ２，ＮＸ２に接続される容量を示す等価回路である。各ノードには、寄生容量、例えば５ｆＦ、が存在しているものとする。図８の等価回路において、プレート信号ＰＬ１がＨレベル、例えば電源電圧Ｖｄｄレベルの３．３Ｖ、になったとすると、２つの容量比に応じて、ノードＮ２は、３Ｖ（＝３．３Ｖ×５０ｆＦ／（５ｆＦ＋５０ｆＦ））になり、ノードＮＸ２は、３．２２Ｖ（＝３．３Ｖ×２００ｆＦ／（５ｆＦ＋２００ｆＦ））になる。つまり、両ノードＮ２，ＮＸ２には、３Ｖと３．２２Ｖが印加され、両ノード間に０．２２Ｖの電圧差が生成される。
【００４３】
そこで、図１５に示されるとおり、制御信号発生回路５がスリープ信号ＳＬＰをＬレベルにすると、スリープスイッチＳＳＷが導通して、スレーブラッチ回路１４に電源が供給され、ラッチイネーブル状態となる。それに伴い、ノードＮ２，ＮＸ２の電圧差が、ラッチ回路１４により増幅されラッチされる。
【００４４】
ラッチ回路１４がノードＮ２をＬレベルに、ノードＮＸ２をＨレベルに駆動することで、強誘電体キャパシタＦＣ１は、正方向の電圧が印加され、図７のヒステリシス特性の点Ｃに移動する。その後、プレート信号ＰＬ１がＬレベルにされると、今度は強誘電体キャパシタＦＣ２に負方向の電圧が印加され点Ａに移動する。従って、両キャパシタの分極方向は、ラッチ回路１４のノードＮ２，ＮＸ２のレベルに応じた方向に、再書き込みされる。
【００４５】
以上のように、スリープモードからアクティブモードに復帰する時のデータリコール動作で、プレート信号ＰＬ１により強誘電体キャパシタの分極方向に応じた電圧がラッチ回路１４の１対のノードＮ２，ＮＸ２に生成された後に、スリープスイッチＳＳＷが導通してラッチ回路が活性化されるので、データを確実にラッチしてリストアすることができる。
【００４６】
図９は、図２の不揮発性ラッチ回路の別の例を示す回路図である。図６と同じ引用番号が与えられている。図９の回路は、図６の回路に加えて、強誘電体キャパシタＦＣ３，ＦＣ４と、第２のプレート信号ＰＬ２とが設けられる。それ以外は、図６と同じであり、スレーブラッチ回路１４のＣＭＯＳインバータ構成も同じである。
【００４７】
図１５を参照して、図９の回路の動作を説明すると、スリープモードに入るときのストア動作では、第１のプレート信号ＰＬ１と第２のプレート信号ＰＬ２とが共に、Ｌレベル、Ｈレベル、Ｌレベルと駆動される。従って、ノードＮ２に接続される１対の強誘電体キャパシタＦＣ１，ＦＣ３は、ノードＮ２に向かって同じ方向に分極される。同様に、ノードＮＸ２に接続される１対の強誘電体キャパシタＦＣ２，ＦＣ４も、ノードＮＸ２と逆方向に分極される。
【００４８】
図１０は、強誘電体キャパシタの分極作用を示す図である。第１及び第２のプレート信号ＰＬ１，ＰＬ２は、ストア動作では同じ波形であるので、強誘電体キャパシタＦＣ１，ＦＣ３は、同じ分極方向の状態になり、強誘電体キャパシタＦＣ２，ＦＣ４も同じ分極方向の状態になる。従って、強誘電体キャパシタＦＣ２，ＦＣ４は、ノードＮＸ２のＨレベルにより、点Ａに移動し、プレート信号ＰＬ１，ＰＬ２のＨレベルにより点Ｂに移動する。また、強誘電体キャパシタＦＣ１，ＦＣ３は、プレート信号ＰＬ１，ＰＬ２のＨレベルにより点Ｃに移動し、プレート信号のＬレベルにより点Ｄに移動する。
【００４９】
その後、スリープ信号ＳＬＰがＨレベルになり、スリープスイッチＳＳＷが非導通状態になり、バーチャル電源ＶＶｄｄに接続される回路は全てスリープ状態になる。
【００５０】
スリープモードからアクティブモードに復帰するとき、第１のプレート信号ＰＬ１のみがＬレベルからＨレベル（電源Ｖｄｄレベル）になり、第２のプレート信号ＰＬ２はＬレベル（グランドＶｓｓレベル）に維持される。つまり、強誘電体キャパシタＦＣ３，ＦＣ４に対しては、ストア動作時と逆方向の電圧が印加される。従って、図１０のグラフでは、横軸と縦軸の方向が逆になる。つまり、第１のプレート信号ＰＬ１がＨレベルになり、第２のプレート信号がＬレベルになると、強誘電体キャパシタＦＣ１，２は、それぞれ点Ｃに移動するが、強誘電体キャパシタＦＣ３，ＦＣ４は、それぞれ点Ａに移動する。つまり、キャパシタＦＣ１，ＦＣ２は、容量がＦＣ１＜ＦＣ２の関係であるが、キャパシタＦＣ３，ＦＣ４は、容量がＦＣ３＞ＦＣ４の関係になる。
【００５１】
図１１は、スレーブラッチ回路１４の１対の記憶ノードＮ２，ＮＸ２に接続される容量の等価回路である。ノードＮ２，ＮＸ２には、５ｆＦの寄生容量が接続されているものとする。ノードＮ２に対しては、ＦＣ１＜ＦＣ３の関係の容量が接続され、ノードＮＸ２に対しては、ＦＣ２＞ＦＣ４の関係の容量が接続される。従って、第１のプレート信号ＰＬ１がＨレベル、Ｖｄｄレベルの３．３Ｖになるとすると、ノードＮ２の電圧は、０．６５Ｖ（＝３．３Ｖ×５０ｆＦ／（５ｆＦ＋５０ｆＦ＋２００ｆＦ））になり、ノードＮＸ２の電圧は、２．５９ｆＦ（＝３．３Ｖ×２００ｆＦ／（５ｆＦ＋５０ｆＦ＋２００ｆＦ））になり、その電圧差は１．８４Ｖと図６の場合に比べて大幅に大きくなる。
【００５２】
このように、ラッチ回路１４の１対の端子Ｎ２，ＮＸ２に、それぞれ１対の強誘電体キャパシタＦＣ１，ＦＣ３とＦＣ２，ＦＣ４を接続することで、リコール動作での端子Ｎ２，ＮＸ２間の電圧差をより大きくすることができる。
【００５３】
そして、その状態から、制御信号発生回路５がスリープ信号ＳＬＰをＬレベルにすると、スリープスイッチＳＳＷが導通し、スレーブラッチ回路１４が活性化され、１対のノードＮ２，ＮＸ２の電圧差を増幅し、元のデータが確実にリストアされる。
【００５４】
以下、スレーブラッチ回路１４に接続される強誘電体キャパシタの回路の変型例を説明する。以下の例では、図９と同様に、ラッチ回路１４の１対のノードＮ２，ＮＸ２に、それぞれ１対の強誘電体キャパシタが接続され、その反対側電極に第１及び第２のプレート信号ＰＬ１，ＰＬ２が印加される。但し、図６のようなラッチ回路のノードに１個の強誘電体キャパシタを接続した場合にも適用することができる。
【００５５】
図１２は、本実施の形態における第１の変形例の回路図である。この変形例では、図９の回路に加えて、低電源電圧Ｖｓｓ側にもスリープスイッチＳＳＷＮとバーチャル低電圧電源ＶＶｓｓが設けられ、バーチャル低電圧電源ＶＶｓｓが、マスタラッチ回路１０とスレーブラッチ回路１４のインバータに接続される。従って、不揮発性ラッチ回路であるスレーブラッチ回路１４のインバータ１５，１６には、バーチャル高電圧電源ＶＶｄｄとバーチャル低電圧電源ＶＶｓｓとが接続されている。つまり、図１２のスリープスイッチ構成は、図３と同じである。
【００５６】
それ以外は、図９の回路と同じである。スリープモードに入るときのストア動作では、図１５に示されるとおり、第１及び第２のプレート信号ＰＬ１，ＰＬ２とがＬレベル、Ｈレベル、Ｌレベルと駆動され、強誘電体キャパシタＦＣ１〜ＦＣ４をノードＮ２，ＮＸ２のレベルに応じた分極状態にする。そして、スリープモードからアクティブモードに復帰するときのリコール動作では、第１のプレート信号ＰＬ１をＨレベルに駆動して、ノードＮ２，ＮＸ２に強誘電体キャパシタＦＣ１〜ＦＣ４の分極方向に応じた電圧差を発生させ、その後、スリープ信号ＳＬＰをＬレベルに、その反転信号ＳＬＰｘをＨレベルにそれぞれ駆動して、スリープスイッチＳＳＷＰとＳＳＷＮを同時に導通させ、スレーブラッチ回路１４を活性化し、ノードＮ２，ＮＸ２の電圧差を増幅して、ラッチさせる。
【００５７】
図１３は、本実施の形態における第２の変形例の回路図である。図１３では、図１２に回路に加えて、強誘電体キャパシタＦＣ１，ＦＣ２とスレーブラッチ回路１４との間に、スイッチ回路３０，３１が設けられ、更に、キャパシタＦＣ３，ＦＣ４とスレーブラッチ回路１との間に、スイッチ回路３２、３３が設けられている。それに伴い、制御信号発生回路５は、スイッチ信号ＳＷＴを発生し、それとインバータ３４により反転された反転スイッチ信号ＳＷＴｘとが、上記スイッチ回路３０〜３３に供給される。
【００５８】
このスイッチ回路３０〜３３は、通常動作時において非導通に制御されて、スレーブラッチ回路１４と強誘電体キャパシタＦＣ１〜ＦＣ４との間を分離する。これにより、スレーブラッチ回路１４内の１対のノードＮ２，ＮＸ２の電位がＨレベルとＬレベルに駆動されるときの、負荷容量を減らすことができる。更に、ノードＮ２，ＮＸ２の駆動に伴い強誘電体キャパシタＦＣ１〜ＦＣ４の強誘電体膜に電圧が印加されて、その膜質が低下することが防止される。
【００５９】
従って、スイッチ回路３０〜３３は、アクティブモードからスリープモードに移行するときのストア動作時と、スリープモードからアクティブモードに移行するときのリコール動作時とで導通して、ラッチ回路１４からのデータのストアと強誘電体キャパシタからのラッチ回路１４へのデータのリコールとを可能にする。
【００６０】
図１３の回路動作では、図１５に示されるとおり、スイッチ信号ＳＷＴが、ストア動作時とリコール動作時にＨレベルに駆動され、スイッチ回路３０〜３３が導通状態に制御されて、ラッチ回路１４の１対のノードＮ２，ＮＸ２と強誘電体キャパシタＦＣ１〜ＦＣ４を接続する。それ以外ではスイッチ信号ＳＷＴがＬレベルにされ、スイッチ回路が非導通状態に制御されて、強誘電体キャパシタがラッチ回路のノードから切り離される。
【００６１】
図１４は、本実施の形態における別の変形例の回路図である。この回路は、図１３の回路に加えて、強誘電体キャパシタＦＣ１，ＦＣ２にリセット用トランジスタ３４，３５が接続され、更に、強誘電体キャパシタＦＣ３，ＦＣ４にリセット用トランジスタ３６，３７が接続され、それらのトランジスタを制御するリセット信号ＲＥＳが、制御信号発生回路５により生成される。それ以外の構成は、図１３の回路と同じである。
【００６２】
リセット用トランジスタ３４〜３７は、アクティブモードからスリープモードに移行するときのストア動作に先だって、及び、スリープモードからアクティブモードに移行するときのリコール動作に先だって、それぞれ導通状態に制御される。それにより、各強誘電体キャパシタＦＣ１〜ＦＣ４のノードＦＮ１〜ＦＮ４をグランドレベルにして、無用なノイズによるレベルがそれらのノードＦＮ１〜ＦＮ４に残らないようにする。集積回路装置の場合、これらのノードの周囲には、絶縁膜を介して信号線が設けられており、それらの信号線からのカップリングノイズにより、ノードＦＮ１〜ＦＮ４に所定の電圧レベルが生成される場合がある。そこで、リセット用トランジスタ３４〜３７を導通させることで、それらのカップリングノイズによる影響を抑制する。
【００６３】
図１４の回路動作を図１５の動作波形図により説明する。アクティブ状態でスタンバイ信号ＳＴＢＹのＨレベルに応答して、リセット信号ＲＥＳがＬレベルにされ、リセット用トランジスタ３４〜３７が全て非導通状態にされる。これにより、強誘電体キャパシタのノードＦＮ１〜ＦＮ４がグランドレベルからフローティング状態になる。その後、スイッチ信号ＳＷＴがＨレベルに制御され、スイッチ回路３０〜３３が導通状態にされる。その状態で、第１及び第２のプレート信号ＰＬ１，ＰＬ２がＬレベル、Ｈレベル、Ｌレベルと駆動される。これにより、ラッチ回路１４の１対のノードＮ２，ＮＸ２の電圧レベルに応じて、強誘電体キャパシタＦＣ１〜ＦＣ４の分極方向が、図１４に示される矢印方向にされる。これで、ストア動作が完了する。
【００６４】
そこで、スリープ信号ＳＬＰがＨレベルに駆動され、スリープトランジスタＳＳＷＰ、ＳＳＷＮが共に非導通状態になり、低Ｖｔｈトランジスタで構成される組み合わせ論理回路１やラッチ回路１０，１４の動作が停止して、スリープモードに入る。スリープモードの期間中、リセット信号ＲＥＳはＨレベルにされて、リセット用トランジスタが導通状態に保たれ、更に、スイッチ信号ＳＷＴはＬレベルにされて、スイッチ回路３０〜３３が非導通状態に保たれる。但し、スリープモード中、リセット用トランジスタを非導通状態に保ってもよい。その場合は、スリープモードから復帰するときに導通状態にされる。
【００６５】
スリープモードからアクティブモードに移行するとき、スタンバイ信号ＳＴＢＹがＬレベルにされる。それに応答して、制御信号発生回路５は、スイッチ信号ＳＷＴをＨレベルにして、スイッチ回路３０〜３４を導通状態にし、強誘電体キャパシタの各ノードＦＮ１〜ＦＮ４を、スレーブラッチ回路１４のノードＮ２、ＮＸ２と共に、リセット用トランジスタ３４〜３７を介してグランドレベルにして、リセット動作をする。その後、制御信号発生回路５は、リセット信号ＲＥＳをＬレベルにしてリセット用トランジスタを非導通状態にする。これにより、ノードＮ２，ＮＸ２はフローティング状態になる。
【００６６】
この状態から、リコール動作になるが、制御信号発生回路５は、第１のプレート信号ＰＬ１をＨレベルに駆動し、第２のプレート信号ＰＬ２をグランドレベルに維持する。それにより、強誘電体キャパシタ対ＦＣ１，ＦＣ３間に電源電圧が印加され、同様にもう一つの強誘電体キャパシタ対ＦＣ２，ＦＣ３間にも電源電圧が印加される。それに伴って、スレーブラッチ回路１４の１対のノードＮ２，ＮＸ２には、前述した電圧差が生成される。この状態で、制御信号発生回路５は、スリープ信号ＳＬＰをＬレベルに駆動し、２つのスリープトランジスタＳＳＷＰ、ＳＳＷＮを同時に導通させ、スレーブラッチ回路１４を活性化する。これにより、ノードＮ２，ＮＸ２の電圧差が増幅され、元のデータがラッチされる。
【００６７】
その後、スイッチ信号ＳＷＴがＬレベルにされて、スイッチ回路３０〜３３が非導通にされて、更にその後、プレート信号ＰＬ１がＬレベルに戻され、強誘電体キャパシタＦＣ１、ＦＣ２には、ラッチ回路１４がラッチしたデータに応じた分極状態が生成される。スイッチ回路３０〜３３が非導通状態になっているので、プレート信号ＰＬ１がＬレベルに戻されても、キャパシタＦＣ２のカップリングによりラッチ回路１４のノードＮＸ２のＨレベルが低下することはない。
【００６８】
以上のとおり、図１４の回路では、スイッチ回路３０〜３３と、リセット用トランジスタ３４〜３７とを設けることで、ストア動作とリコール動作をより確実なものにすることができる。
【００６９】
以上説明した不揮発性ラッチ回路の構成は、マスタラッチ回路１０側にも設けることができる。いずれのラッチ回路のデータを退避させたいかにより、強誘電体キャパシタによるデータ退避構造が選択的に配置される。また、マスタラッチ回路１０とスレーブラッチ回路１４の両方に強誘電体キャパシタを設けてもよい。いすれの場合でも、マスターラッチ回路とスレーブラッチ回路とにより、不揮発性フリップフロップ回路が構成される。
【００７０】
図１６は、本実施の形態における集積回路装置の全体構成例を示す図である。図１６の集積回路装置では、スリープモードの時にフリップフロップのデータを保持することができる不揮発性領域５２と、保持しない揮発性領域５０とを有する。揮発性領域５０内の組み合わせ論理回路１やフリップフロップ４０には、通常電源Ｖｄｄが常時供給され、スリープモードには制御されない。また、不揮発性領域５２内の組合せ論理回路やフリップフロップ４２には、バーチャル電源ＶＶｄｄが供給され、スリープモードに制御可能である。従って、不揮発性領域５２内のフリップフロップ４２には、前述した強誘電体キャパシタ回路が付設され、スリープモード時にフリップフロップが保持するデータをその強誘電体キャパシタに保持することができる。上記のフリップフロップは、ラッチ回路を有することは、前述の通りである。
【００７１】
揮発性領域５０内のフリップフロップ４０には、クロックＣＫが常時供給される。それにより、組み合わせ論理回路１が処理して生成したデータがそれぞれのフリップフロップ４０に保持され、次の組み合わせ論理回路１の入力信号として供給される。
【００７２】
一方、不揮発性領域５２内のフリップフロップ４２には、クロックＦＣＫが供給される。但し、このクロックＦＣＫは、不揮発性領域５２がスリープモード時には停止する。より厳密には、図１５に示されるとおり、スタンバイ信号ＳＴＢＹがＨレベルになった以降、リコール動作が完了するまで、このクロックＦＣＫは停止する。
【００７３】
制御信号発生回路５は、複数の強誘電体キャパシタを併設したフリップフロップ４２に、クロックＦＣＫや制御信号（プレート信号やスイッチ信号、リセット信号など）を供給する。また、制御信号発生回路５は、スリープ信号ＳＬＰを生成して、不揮発性領域５２内の低Ｖｔｈトランジスタからなる回路に共通に設けられたスリープトランジスタＳＳＷを制御する。
【００７４】
図１７は、本実施の形態における集積回路装置の別の全体構成例を示す図である。図１７の例でも、揮発領域５０と不揮発領域５２とを有する。図１６と異なるところは、不揮発領域５２内のフリップフロップ４２へのクロックは、通常のクロックＣＫとスタンバイ信号ＳＴＢＹの反転信号ＳＴＢＹｘとの論理積により生成される。従って、各フリップフロップ４２には、ＡＮＤゲート４３が設けられる。図１６の例では、このＡＮＤゲートが制御信号発生回路５内に設けられているのに対して、図１７の例では、不揮発性領域５２内のフリップフロップ４２毎に設けられる。レイアウトの事情に応じて、ＡＮＤゲート４３の配置位置が区別される。
【００７５】
図１８は、本実施の形態における集積回路装置の更に別の全体構成例を示す図である。図１８の例では、複数の揮発性の回路ブロックＢＬＫ１〜ＢＬＫＮを有し、それぞれの回路ブロック内には、１対のスリープスイッチＳＳＷＰ，ＳＳＷＮと、制御信号発生回路５とが設けられる。そして、各回路ブロック内の制御信号発生回路５に対して、それぞれ別のスタンバイ信号ＳＴＢＹ１〜ＳＴＢＹｎが、電源管理回路５４から供給される。各回路ブロック内の構成は、図１２，１３，１４に示したものと同じである。
【００７６】
従って、電源管理回路５４は、所望の回路ブロックにＬレベルのスタンバイ信号を供給することで、その回路ブロックをスリープモードに移行させることができ、所望の回路ブロックにＨレベルのスタンバイ信号を供給することで、その回路ブロックをアクティブモードに復帰させることができる。これにより、電源管理回路５４が、動作の必要がない回路ブロックはスリープモードに制御し、動作が必要な回路ブロックのみをアクティブ状態にして、消費電力を節約することができる。しかも、スリープモードにされる回路ブロック内のフリップフロップやラッチ回路は、そのデータが強誘電体キャパシタ回路により維持されるので、実質的に不揮発性にすることができる。
【００７７】
図１９は、本実施の形態における回路ブロックのレイアウト例を示す図である。この回路ブロックは、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）などのセルアレイ構成を有し、複数のセルアレイＣＡ上にレイアウトされた複数のセルを有する。セルアレイ内の複数のセルには、斜線ブロックで示される不揮発性ラッチ回路または不揮発性フリップフロップＬＡＴＣＨと、グレーブロックで示される強誘電体キャパシタセルＦＣＣとが、隣接して配置される。これにより、不揮発性ラッチ又はフリップフロップ回路が保持するデータが、強誘電体キャパシタセルＦＣＣに保持される。
【００７８】
図１９に示されるとおり、不揮発性ラッチ回路等とそのデータを保持するための強誘電体キャパシタセルＦＣＣとが回路ブロック内に分散して配置され、その強誘電体キャパシタセルへ制御信号を供給する制御信号発生回路５は、２行目のセルアレイ内に形成されている。従って、図示しない制御信号が、制御信号発生回路５から分散した強誘電体キャパシタセルＦＣＣにそれぞれレイアウトされる。この制御信号発生回路５は、複数箇所に分散して形成されてもよい。
【００７９】
強誘電体キャパシタセルＦＣＣは、図１２，１３，１４に示されるとおり、４個の強誘電体キャパシタＦＣを有する。図１９の例では、強誘電体キャパシタの形状が、製造プロセスの不連続性によるバラツキの影響を受けにくくするために、４個のリアル強誘電体キャパシタＲＦＣの周りに、ダミー強誘電体キャパシタＤＦＣが設けられる。従って、製造プロセスにおいて、レイアウトの不連続性による形状バラツキの影響は、主に周辺のダミー強誘電体キャパシタＲＦＣが受けて、例えば、その形状が小さくなる。一方、形状バラツキの影響は、その内側の４つのリアル強誘電体キャパシタＲＦＣには及ばず、それらのキャパシタによるデータ保持特性を良好にすることができる。
【００８０】
図２０は、本実施の形態における回路ブロックの別のレイアウト例を示す図である。この回路ブロックも、複数のセルアレイＣＡ上にレイアウトされた複数のセルを有する。そして、図１９と異なり、斜線ブロックで示された不揮発性ラッチ回路ＬＡＴＣＨは２列のセルアレイに集中して配置されている。それに伴い、それらの不揮発性ラッチ回路に隣接して、強誘電体キャパシタセルＦＣＣも集中して配置されている。また、強誘電体キャパシタセルに制御信号を供給する制御信号発生回路５は、その強誘電体キャパシタセルＦＣＣに隣接して配置される。これにより、制御信号配線を短くすることができる。
【００８１】
強誘電体キャパシタセルＦＣＣは、図２０に示されるとおり、リアル強誘電体キャパシタＲＦＣの周辺に、ダミー強誘電体キャパシタＤＦＣが配置されている。これにより、製造プロセスにおける不連続性によるバラツキの影響を減らすことができる。図２０の例では、強誘電体キャパシタセルを集中して配置しているので、図１９に比較すると、ダミー強誘電体キャパシタＤＦＣの数を減らすことができる。
【００８２】
図１９のレイアウトと図２０のレイアウトは、同じ回路ブロック内において、適宜選択的に選ぶことが好ましい、ケースバイケースで最適なレイアウト方法が選択される。
【００８３】
以上の通り、本実施の形態によれば、スリープトランジスタにより、低Ｖｔｈトランジスタで構成される回路群へのスリープモード時の電源供給を停止して、そのリーク電流を抑えることができると共に、スリープモードからの復帰時において、強誘電体キャパシタから不揮発性ラッチ回路へのデータリコール時に、スリープトランジスタによりラッチ回路の活性化が行われる。従って、データ保持用のバルーンラッチ回路として強誘電体キャパシタを利用して電源配線レイアウトを簡単化し、且つ、データリコール時のラッチ回路のラッチ動作をより確実なものにすることができる。
【００８４】
なお、上記実施の形態の不揮発性ラッチ回路を、複数行列配置してスタティック型メモリにすることもできる。或いは、不揮発性ラッチ回路を列状に配置してフリップフロップ、カウンタ、レジスタなどとして利用することもできる。
【００８５】
以上、実施の形態例をまとめると以下の付記の通りである。
【００８６】
（付記１）集積回路装置において、
第１の電源配線と第２の電源配線との間に設けられ、第１の閾値電圧のトランジスタで構成されスリープモード時に非導通になるスリープスイッチと、
前記第２の電源配線に接続され、前記第１の閾値電圧より低い第２の閾値電圧のトランジスタで構成されるラッチ回路と、
前記ラッチ回路が保持するデータを強誘電体膜の分極方向に応じて記憶する強誘電体キャパシタと、
前記スリープモードからアクティブモードに復帰するときに、前記強誘電体キャパシタの端子を駆動して分極方向に応じて前記ラッチ回路に電圧を生成するプレート信号と、その駆動された後に前記スリープスイッチを導通させて前記ラッチ回路を活性化させるスリープ信号とを生成する制御信号発生回路とを有することを特徴とする集積回路装置。
【００８７】
（付記２）集積回路装置において、
第１の電源配線と第２の電源配線との間に設けられ、第１の閾値電圧のトランジスタで構成されスリープモード時に非導通になるスリープスイッチを有し、当該第１及び第２の電源配線及びスリープスイッチは、高電源配線側と低電源配線側にそれぞれ設けられ、
更に、前記高電源線側の第２の電源配線と前記低電源線側の第２の電源配線に接続され、前記第１の閾値電圧より低い第２の閾値電圧のトランジスタで構成されるラッチ回路と、
前記ラッチ回路が保持するデータを強誘電体膜の分極方向に応じて記憶する強誘電体キャパシタと、
前記スリープモードからアクティブモードに復帰するときに、前記強誘電体キャパシタの端子を駆動して分極方向に応じて前記ラッチ回路に電圧を生成するプレート信号と、その駆動された後に前記高電源配線側と低電源配線側の１対のスリープスイッチを導通させて前記ラッチ回路を活性化させるスリープ信号とを生成する制御信号発生回路とを有することを特徴とする集積回路装置。
【００８８】
（付記３）付記１または２において、
前記強誘電体キャパシタは、前記ラッチ回路の１対の記憶端子それぞれに一方の端子が接続された少なくとも１対の強誘電体キャパシタを有し、前記プレート信号は、前記強誘電体キャパシタの他方の端子に供給されて、前記強誘電体キャパシタの分極方向に応じた電圧が、前記ラッチ回路の１対の記憶端子に生成されることを特徴とする集積回路装置。
【００８９】
（付記４）付記１または２において、
前記強誘電体キャパシタは、前記ラッチ回路の１対の記憶端子それぞれに一方の端子が接続された２対の強誘電体キャパシタを有し、前記ラッチ回路の各記憶端子に接続される強誘電体キャパシタ対のうち、一方の強誘電体キャパシタの他方の端子が、プレート信号により駆動されて、各記憶端子に接続される強誘電体キャパシタ対の分極方向に応じた電圧が、前記ラッチ回路の１対の記憶端子に生成されることを特徴とする集積回路装置。
【００９０】
（付記５）付記３において、
前記スリープモードに入るとき、前記プレート信号が前記強誘電体キャパシタの他方の端子に供給されて、前記ラッチ回路の１対の記憶端子の電圧レベルに応じて、前記強誘電体キャパシタが所定の分極状態にされることを特徴とする集積回路装置。
【００９１】
（付記６）付記４において、
前記スリープモードに入るとき、前記プレート信号が前記強誘電体キャパシタ対の他方の端子に供給されて、前記ラッチ回路の１対の記憶端子の電圧レベルに応じて、前記強誘電体キャパシタ対が所定の分極状態にされることを特徴とする集積回路装置。
【００９２】
（付記７）付記１または２において、
更に、前記強誘電体キャパシタと前記ラッチ回路との間に設けられ、前記スリープモードからアクティブモードに復帰するときに導通し、アクティブモード中は非導通になるスイッチ回路を有することを特徴とする集積回路装置。
【００９３】
（付記８）付記７において、
前記スイッチ回路は、前記アクティブモードからスリープモードに移行するときに導通し、前記ラッチ回路と強誘電体キャパシタとの間を接続することを特徴とする集積回路装置。
【００９４】
（付記９）付記１または２において、
更に、前記強誘電体キャパシタの一方の端子に設けられ、前記スリップモードからアクティブモードに復帰するときに導通して、前記強誘電体キャパシタの一方の端子のレベルを所定レベルにリセットするリセット回路を有することを特徴とする集積回路装置。
【００９５】
（付記１０）付記９において、
前記リセット回路がリセットした後、前記一方の端子はフローティング状態にされ、その後前記プレート信号が供給されることを特徴とする集積回路装置。
【００９６】
（付記１１）付記９において、
前記リセット回路は、前記アクティブモードからスリープモードに移行するときに導通して、前記強誘電体キャパシタの一方の端子のレベルを所定レベルにリセットすることを特徴とする集積回路装置。
【００９７】
（付記１２）付記１において、
前記ラッチ回路と強誘電体キャパシタとを有する不揮発性ラッチ回路を有する不揮発性領域と、
前記ラッチ回路を有し前記強誘電体キャパシタが付設されていない揮発性ラッチ回路を有する揮発性領域とを有し、
前記不揮発性領域のラッチ回路には、前記スリープモード時に停止するクロックが供給されることを特徴とする集積回路装置。
【００９８】
（付記１３）付記１において、
前記ラッチ回路と強誘電体キャパシタとを有する不揮発性ラッチ回路を有する不揮発性領域と、
前記ラッチ回路を有し前記強誘電体キャパシタが付設されていない揮発性ラッチ回路を有する揮発性領域とを有し、
前記不揮発性領域の各ラッチ回路には、クロックをスリープモード制御信号に応じて供給するクロックゲート回路が、それぞれ設けられていることを特徴とする集積回路装置。
【００９９】
（付記１４）付記１において、
複数の回路ブロックを有し、
各回路ブロックには、前記スリープスイッチ、前記ラッチ回路、前記強誘電体キャパシタ、及び前記制御信号発生回路がそれぞれ設けられ、
更に、前記制御信号発生回路にそれぞれスリープモード制御信号を供給する電源管理回路を有することを特徴とする集積回路装置。
【０１００】
（付記１５）付記１において、
前記ラッチ回路とそれに付設される強誘電体キャパシタとが、分散して配置され、当該分散された強誘電体キャパシタに、前記プレート信号が供給されることを特徴とする集積回路装置。
【０１０１】
（付記１６）付記１において、
前記ラッチ回路とそれに付設される強誘電体キャパシタとが、集中して配置され、当該集中して配置されたラッチ回路群と強誘電体キャパシタ群に近接して、前記制御信号発生回路が配置されていることを特徴とする集積回路装置。
【０１０２】
（付記１７）付記１において、
前記強誘電体キャパシタは、前記ラッチ回路の記憶端子のレベルを分極方向で記憶するリアルキャパシタと、当該リアルキャパシタの周りに配置されたダミーキャパシタとを有することを特徴とする集積回路装置。
【０１０３】
（付記１８）集積回路装置において、
第１の電源配線と第２の電源配線との間に設けられ、第１の閾値電圧のトランジスタで構成されスリープモード時に非導通になるスリープスイッチと、
前記第２の電源配線に接続され、前記第１の閾値電圧より低い第２の閾値電圧のトランジスタで構成されるラッチ回路と、
前記第２の電源配線に接続され、前記第２の閾値電圧のトランジスタで構成される組み合わせ回路と、
前記スリープモード時に、前記ラッチ回路が保持するデータを記憶する不揮発性データ保持回路と、
前記スリープモードからアクティブモードに復帰するときに、前記不揮発性データ保持回路の状態に応じて前記ラッチ回路に電圧を生成するリコール信号と、その後に前記スリープスイッチを導通させて前記ラッチ回路を活性化させるスリープ信号とを生成する制御信号発生回路とを有することを特徴とする集積回路装置。
【０１０４】
【発明の効果】
以上、本発明によれば、ＭＴＣＭＯＳの集積回路装置において、電源配線を簡単化し、集積度を高くすることができる。また、スリープモードから復帰するときのラッチ回路の動作を安定させることができる。
【図面の簡単な説明】
【図１】従来例のＭＴＣＭＯＳ技術による回路図の一例を示す図である。
【図２】本実施の形態における集積回路装置の概略構成図である。
【図３】本実施の形態における集積回路装置の概略構成図である。
【図４】本実施の形態における集積回路装置の別の概略構成図である。
【図５】本実施の形態における集積回路装置の別の概略構成図である。
【図６】図２の不揮発性ラッチ回路の一例を示す回路図である。
【図７】強誘電体キャパシタの分極作用を示す図である。
【図８】スレーブラッチ回路の１対のノードＮ２，ＮＸ２に接続される容量を示す等価回路である。
【図９】図２の不揮発性ラッチ回路の別の例を示す回路図である。
【図１０】強誘電体キャパシタの分極作用を示す図である。
【図１１】スレーブラッチ回路の１対のノードＮ２，ＮＸ２に接続される容量を示す等価回路である。
【図１２】本実施の形態における第１の変形例の回路図である。
【図１３】本実施の形態における第２の変形例の回路図である。
【図１４】本実施の形態における第３の変形例の回路図である。
【図１５】本実施の形態の不揮発性ラッチ回路の動作波形図である。
【図１６】本実施の形態における集積回路装置の全体構成例を示す図である。
【図１７】本実施の形態における集積回路装置の別の全体構成例を示す図である。
【図１８】本実施の形態における集積回路装置の更に別の全体構成例を示す図である。
【図１９】本実施の形態における回路ブロックのレイアウト例を示す図である。
【図２０】本実施の形態における回路ブロックの別のレイアウト例を示す図である。
【符号の説明】
Ｖｄｄ　　　　　　　　第１の電源配線
ＶＶｄｄ　　　第２の電源配線
ＳＳＷ　　　　　　　　スリープスイッチ
ＳＬＰ　　　　　　　　スリープ信号、スリープ制御信号
ＦＣ１〜ＦＣ４　　　　強誘電体キャパシタ
１　　　　　組合せ論理回路
５　　　　　制御信号発生回路
１４　　　　ラッチ回路
ＰＬ１，ＰＬ２　　　　　　プレート信号

Claims

集積回路装置において、
第１の電源配線と第２の電源配線との間に設けられ、第１の閾値電圧のトランジスタで構成されスリープモード時に非導通になるスリープスイッチと、
前記第２の電源配線に接続され、前記第１の閾値電圧より低い第２の閾値電圧のトランジスタで構成されるラッチ回路と、
前記ラッチ回路が保持するデータを強誘電体膜の分極方向に応じて記憶する強誘電体キャパシタと、
前記スリープモードからアクティブモードに復帰するときに、前記強誘電体キャパシタの端子を駆動して分極方向に応じて前記ラッチ回路に電圧を生成するプレート信号と、その駆動された後に前記スリープスイッチを導通させて前記ラッチ回路を活性化させるスリープ信号とを生成する制御信号発生回路とを有することを特徴とする集積回路装置。
集積回路装置において、
第１の電源配線と第２の電源配線との間に設けられ、第１の閾値電圧のトランジスタで構成されスリープモード時に非導通になるスリープスイッチを有し、当該第１及び第２の電源配線及びスリープスイッチは、高電源配線側と低電源配線側にそれぞれ設けられ、
更に、前記高電源線側の第２の電源配線と前記低電源線側の第２の電源配線に接続され、前記第１の閾値電圧より低い第２の閾値電圧のトランジスタで構成されるラッチ回路と、
前記ラッチ回路が保持するデータを強誘電体膜の分極方向に応じて記憶する強誘電体キャパシタと、
前記スリープモードからアクティブモードに復帰するときに、前記強誘電体キャパシタの端子を駆動して分極方向に応じて前記ラッチ回路に電圧を生成するプレート信号と、その駆動された後に前記高電源配線側と低電源配線側の１対のスリープスイッチを導通させて前記ラッチ回路を活性化させるスリープ信号とを生成する制御信号発生回路とを有することを特徴とする集積回路装置。
請求項１または２において、
前記強誘電体キャパシタは、前記ラッチ回路の１対の記憶端子それぞれに一方の端子が接続された少なくとも１対の強誘電体キャパシタを有し、前記プレート信号は、前記強誘電体キャパシタの他方の端子に供給されて、前記強誘電体キャパシタの分極方向に応じた電圧が、前記ラッチ回路の１対の記憶端子に生成されることを特徴とする集積回路装置。
請求項１または２において、
前記強誘電体キャパシタは、前記ラッチ回路の１対の記憶端子それぞれに一方の端子が接続された２対の強誘電体キャパシタを有し、前記ラッチ回路の各記憶端子に接続される強誘電体キャパシタ対のうち、一方の強誘電体キャパシタの他方の端子が、プレート信号により駆動されて、各記憶端子に接続される強誘電体キャパシタ対の分極方向に応じた電圧が、前記ラッチ回路の１対の記憶端子に生成されることを特徴とする集積回路装置。
請求項１または２において、
更に、前記強誘電体キャパシタと前記ラッチ回路との間に設けられ、前記スリープモードからアクティブモードに復帰するときに導通し、アクティブモード中は非導通になるスイッチ回路を有することを特徴とする集積回路装置。
請求項１または２において、
更に、前記強誘電体キャパシタの一方の端子に設けられ、前記スリップモードからアクティブモードに復帰するときに導通して、前記強誘電体キャパシタの一方の端子のレベルを所定レベルにリセットするリセット回路を有することを特徴とする集積回路装置。
請求項１において、
前記ラッチ回路と強誘電体キャパシタとを有する不揮発性ラッチ回路を有する不揮発性領域と、
前記ラッチ回路を有し前記強誘電体キャパシタが付設されていない揮発性ラッチ回路を有する揮発性領域とを有し、
前記不揮発性領域のラッチ回路には、前記スリープモード時に停止するクロックが供給されることを特徴とする集積回路装置。
請求項１において、
前記ラッチ回路と強誘電体キャパシタとを有する不揮発性ラッチ回路を有する不揮発性領域と、
前記ラッチ回路を有し前記強誘電体キャパシタが付設されていない揮発性ラッチ回路を有する揮発性領域とを有し、
前記不揮発性領域の各ラッチ回路には、クロックをスリープモード制御信号に応じて供給するクロックゲート回路が、それぞれ設けられていることを特徴とする集積回路装置。
請求項１において、
複数の回路ブロックを有し、
各回路ブロックには、前記スリープスイッチ、前記ラッチ回路、前記強誘電体キャパシタ、及び前記制御信号発生回路がそれぞれ設けられ、
更に、前記制御信号発生回路にそれぞれスリープモード制御信号を供給する電源管理回路を有することを特徴とする集積回路装置。
集積回路装置において、
第１の電源配線と第２の電源配線との間に設けられ、第１の閾値電圧のトランジスタで構成されスリープモード時に非導通になるスリープスイッチと、
前記第２の電源配線に接続され、前記第１の閾値電圧より低い第２の閾値電圧のトランジスタで構成されるラッチ回路と、
前記第２の電源配線に接続され、前記第２の閾値電圧のトランジスタで構成される組み合わせ回路と、
前記スリープモード時に、前記ラッチ回路が保持するデータを記憶する不揮発性データ保持回路と、
前記スリープモードからアクティブモードに復帰するときに、前記不揮発性データ保持回路の状態に応じて前記ラッチ回路に電圧を生成するリコール信号と、その後に前記スリープスイッチを導通させて前記ラッチ回路を活性化させるスリープ信号とを生成する制御信号発生回路とを有することを特徴とする集積回路装置。