JP2009206942A - 不揮発性記憶ゲートおよびその動作方法、および不揮発性記憶ゲート組込み型論理回路およびその動作方法 - Google Patents
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Abstract
【解決手段】論理ゲート16を有する論理演算部14と、不揮発性記憶部18,不揮発性記憶部に隣接して配置され,不揮発性記憶部へのデータ書込みおよび不揮発性記憶部からのデータ読出しのための制御信号を受信するデータインタフェース制御部22,データインタフェース制御部に隣接して配置され,データ入力信号Dおよびクロック信号CLKを受信し,データ出力信号Qを出力する揮発性記憶部24を有する不揮発性記憶ゲート12とを備える。
【選択図】図2
Description
(不揮発性CPU)
本発明の第1の実施の形態に係る不揮発性CPU1は、図1に示すように、命令処理部102と、命令処理部102に接続され、命令処理部102から演算制御信号ACSを受信する演算処理部110と、演算処理部110に接続され、演算処理部110から演算出力信号zを受信する演算結果記憶部104と、演算結果記憶部104および命令処理部102に接続され、出力信号aを演算処理部110に供給するスイッチブロック106と、スイッチブロック106および命令処理部102に接続され、命令処理部102からスイッチ制御信号SCSを受信し、出力信号bを演算処理部110に供給するスイッチブロック108とを備える。
図2の不揮発性記憶ゲート組込み型論理回路10は、図1に示す命令処理部102の一部を示すものである。
不揮発性記憶ゲート12は、図2(c)に示すように、不揮発性記憶部(NVSE:Nonvolatile Storage Element)18と、不揮発性記憶部18に隣接して配置され、不揮発性記憶部18へのデータ書込みおよび不揮発性記憶部18からのデータ読出しのための不揮発性記憶制御信号NVCTLを受信するデータインタフェース制御部22と、データインタフェース制御部22に隣接して配置され、データ入力端子からデータ入力信号D、クロック入力端子からクロック信号CLKを受信し、データ出力端子からデータ出力信号Qを出力する揮発性記憶部(VSE:Volatile Storage Element)24とを備える。
不揮発性記憶ゲート12の論理回路動作は、図3に示すように、論理回路の電源VDD、クロック信号CLK、不揮発性記憶制御信号NVCTL、揮発性データ信号VSEDATA、および不揮発性データ信号NVSEDATAのタイミングチャートを用いて示される。
本実施の形態に係る不揮発性記憶ゲート12は、より詳細には、図4に示すように、第1および第2の不揮発性記憶部(NVSE)181 ,182と、第1の不揮発性記憶部181に隣接して配置され、第1の不揮発性記憶部181 へのデータ書込みおよび第1の不揮発性記憶部181からのデータ読出しのための外部制御信号を受信する第1のデータインタフェース制御部221と、第2の不揮発性記憶部182に隣接して配置され、第2の不揮発性記憶部182へのデータ書込みおよび第2の不揮発性記憶部182からのデータ読出しのための外部制御信号を受信する第2のデータインタフェース制御部222と、第1および第2のデータインタフェース制御部22に隣接して配置され、データ入力端子からデータ入力信号D、クロック入力端子からクロック信号CLKを受信し、データ出力端子からデータ出力信号Qを出力する揮発性記憶部(VSE)24とを備える。
本実施の形態においては、図5に示すように、論理回路10のレイアウトパターンにおいて、論理ゲート30と不揮発性記憶ゲート12のセルピッチLCPが等しい。また、論理ゲート30と不揮発性記憶ゲート12に用いられる電源ライン(VVDD1)26と接地ライン(VGND1)28の線幅が等しい。すなわち、図5に示すように、論理ゲート30と不揮発性記憶ゲート12は、セルピッチLCPが等しくなるように、電源ライン26と接地ライン28の間に配置され、しかも電源ライン26と接地ライン28の線幅が等しいことによって、不揮発性記憶ゲート12を使用する際、論理ゲート30と同一の配置が可能となる。ここで、論理ゲート30としては、例えばインバータINV、NANDゲート、NORゲートなどが含まれる。
図4に示した不揮発性記憶ゲート12の論理回路動作は、図7に示すように、論理回路の電源VDD、クロック信号CLK、データ入力信号Din 、データ出力信号Dout 、不揮発性記憶制御信号NVCTL、揮発性データ信号VSEDATA、および不揮発性データ信号NVSEDATAのタイミングチャートを用いて示される。
まず、通常動作について説明する。
次に、強誘電体素子へのデータ書込み動作について説明する。
次に、強誘電体素子からのデータ読出し動作について、説明する。
次に、図4に示した不揮発性記憶ゲート12で用いられる強誘電体素子の特性について、詳細な説明を行う。
図2(a)に示す4進カウンタ7の模式的回路構成は、図10に示すように、不揮発性記憶ゲート121,122,123,124と、ANDゲート841,842,843と、排他的ORゲート901,902,903,904とを備える。ANDゲート841,842,843と、排他的ORゲート901,902,903,904とから論理演算部14が構成される。不揮発性記憶ゲート121,122,123,124には、通常動作用制御線98と、不揮発動作用制御線100が接続される。
図11は、4進カウンタ7における複数の不揮発性記憶ゲート121,122,123,124に接続される電源制御部20からの制御信号線の接続構成を示すものである。この接続構成は、ランダム/ライン型構造である。制御信号線がランダム/ライン型構造である場合には、電源制御部20から複数の不揮発性記憶ゲート121,122,123,124に送信される不揮発性記憶制御信号NVCTLの伝搬遅延がそれぞれ異なるようになる。
図14は、8進カウンタ9の電源制御を説明するための概略のブロック図である。8進カウンタ9は、4進カウンタ111・112と、絶縁ゲート131・132と、フリップフロップ(FF)15と、pMOSトランジスタS1・S3およびnMOSトランジスタS2・S4を備えている。
本実施の形態は、図1に示す不揮発性CPU1において、不揮発性記憶ゲート12の代わりに、以下で説明する不揮発性記憶ゲート212を適用したものである。以下で説明する点を除けば、その他は第1の実施の形態と同じであるので説明は省略する。
本実施の形態に係る不揮発性記憶ゲート組込み型論理回路において適用可能な不揮発性記憶ゲート212は、図17に示すように、データ保持回路133a,133b、インバータ回路170、178、およびトランスファゲート146、172を有する揮発性記憶部224と、強誘電体キャパシタ51を有する不揮発性記憶部218とを備える。
不揮発性記憶ゲート212を適用した4進カウンタの模式的回路構成は、図18に示すように、内部クロック生成回路148と、不揮発性記憶ゲート2121,2122,2123,2124と、ANDゲート841,842,843と、排他的ORゲート901,902,903,904とを備える。不揮発性記憶ゲート2121,2122,2123,2124には、通常動作用制御線98と、不揮発動作用制御線100が接続される。
不揮発性記憶ゲート212の動作に必要な複数のクロックパルスを供給するための内部クロック生成回路148は、図19に示すように、イネーブル信号入力端子149と、基本クロック入力端子150と、クロック生成部154と、第3クロック出力端子151と、第1クロック出力端子152と、第2クロック出力端子153とを備える。
不揮発性記憶ゲート212におけるデータ書込み動作およびデータ復元動作を説明するためのタイミングチャートの一例は、図21に示すように表される。
図21を用いて、データ書込み動作を説明する。
図21および前に説明した図20を用いて、データ復元動作を説明する。
本実施の形態は、図1に示す不揮発性CPU1において、不揮発性記憶ゲート12の代わりに、以下で説明する不揮発性記憶ゲート412を適用したものである。以下で説明する点を除けば、その他は第1の実施の形態と同じであるので説明は省略する。
本実施の形態に係る不揮発性記憶ゲート組込み型論理回路において適用可能な不揮発性記憶ゲート412は、図22に示すように、不揮発性記憶部418と、データ入力信号D、クロック信号CKを受信し、データ出力信号Qを出力する揮発性記憶部424とを備える。
図23は、不揮発性記憶ゲート412の電源遮断前の動作及び電源再投入時の動作を説明するための論理回路タイミングチャートを示す。
(不揮発性CPU)
本発明の第4の実施の形態に係る不揮発性記憶ゲート組込み型論理回路である不揮発性CPU101は、図24に示すように、命令処理部202と、命令処理部202に接続され、命令処理部202から演算制御信号ACSを受信する演算処理部210と、演算処理部210に接続され、演算処理部210から演算出力信号zを受信する演算結果記憶部204と、演算結果記憶部204および命令処理部202に接続され、出力信号aを演算処理部210に供給するスイッチブロック206と、スイッチブロック206および命令処理部202に接続され、命令処理部202からスイッチ制御信号SCSを受信し、出力信号bを演算処理部210に供給するスイッチブロック208とを備える。
本実施の形態に係る不揮発性記憶ゲート組込み型論理回路において適用可能な不揮発性記憶ゲート612は、図25に示すように、不揮発性記憶部(NVSE)618と、データ入力端子からデータ入力信号DATA、クロック入力端子から(レジスタ内容保存部126を介して)クロック信号CLKを受信し、データ出力端子からデータ出力信号Qを出力する揮発性記憶部(VSE)624とを備える。
まず、電源VCCを投入すると、パワーオンリセット部124からのパワーオンリセット出力信号PORにより、カウンタ105は初期状態(カウント0)になる。DE端子にはデコーダ113からの出力「H」レベルが入力されているため、カウンタ105に入力されるクロック信号CLKはそのまま0からカウントされることになる。カウンタ105の出力はデコーダ113に入力され、特定のカウントに至るまでその出力は「H」レベルのままであり、それは不揮発性記憶部618のOE信号となって伝達する。
図27は電源VCC投入時および切断時のタイムチャートである。電源切断時に外部から入力する電源遮断通知信号OFF以外は制御信号類は必要無い。図27においては、論理回路電源VCC、パワーオンリセット出力信号POR、デコーダ113の動作タイミング信号、電源遮断通知信号OFF、ORゲート115の動作タイミング信号、トライステートバッファ119の動作タイミング信号のタイミングチャートがそれぞれ示されている。
図25に示した不揮発性記憶ゲート612を適用した4進カウンタの構成例は、図28に示すように、4進カウンタは、不揮発性記憶ゲート6121,6122,6123,6124と、ANDゲート841,842,843と、排他的ORゲート901,902,903,904とを備える。不揮発性記憶ゲート6121,6122,6123,6124には、通常動作用制御線298と、不揮発動作用制御線200が接続される。
上記のように、本発明は第1乃至第4の実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。各実施形態の詳細な構成を可能な範囲で任意に組み合わせた構成も、本発明の範囲に含まれる。
4,6,8…論理回路ブロック
7,111,112,27,67…論理回路ブロック(4進カウンタ)
9…論理回路(8進カウンタ)
10…不揮発性記憶ゲート組込み型論理回路
12,121〜1212,212,2121〜21212,412,612,6121〜61212…不揮発性記憶ゲート(NVSG)
131,132…絶縁ゲート
14…論理演算部
15…フリップフロップ(FF)
16、30…論理ゲート
18,218,418,618…不揮発性記憶部(NVSE)
20…電源制御部
22…データインタフェース(I/F)制御部
24,224,424,624…揮発性記憶部(VSE)
26…電源ライン(VDD線,VVDD1)
28…接地ライン(GND線,VGND1)
32…グローバル電源ライン(VDD)
34…グローバル接地ライン(GND)
36,123…バッファ
38…NORゲート
40…NANDゲート
42,51a,51b,52a,52b,168,169…強誘電体キャパシタ
46,58,60,64,70,72,74,76,80,162,163,165,166…インバータ
54,56…マルチプレクサ
62,66,68,78,82,160,164,167…パススイッチ
841〜844,122,127…ANDゲート
86,286…4進カウンタデータ入力端子
88,288…通常動作制御端子
901〜904…排他的ORゲート(エクスクルーシブORゲート)
92,192,292…クロック制御端子
94,194,294…不揮発動作制御端子
961〜964,2961〜2964…4進カウンタデータ出力端子
98,298…通常動作用制御線
100,200…不揮発動作用制御線
102,202…命令処理部
104,204…演算結果記憶部
105…カウンタ
106,108,206,208…スイッチブロック
110,210…演算処理部
111…アドレスデコーダ
112,312…プログラム/データ入出力線
113…デコーダ
114,314…制御信号入出力線
115,118…ORゲート
116…読出し用内部データバス
117…書込み用内部データバス
119,121…トライステートバッファ
120…データバス
124…パワーオンリセット部(電源監視部)
125…アドレスバス
126…レジスタ内容保存部
128…従来回路部
129,136,138…インバータ回路
130a…入力側のデータ伝搬路
130b…出力側のデータ伝搬路
131a…一端
131b…他端
132,135,141,142…MOSトランジスタ
133a,133b…データ保持回路
134…強誘電体接続ノード
137…入力ノード
139…出力ノード
140,146…トランスファゲート
143,144,145,147…ゲート端子
148…内部クロック生成回路
149…イネーブル信号入力端子
150…基本クロック入力端子
151…第3クロック出力端子
152…第1クロック出力端子
153…第2クロック出力端子
154…クロック生成部
220…動作制御部
622…切り換え部
628…論理回路部
D…データ入力信号
Q…データ出力信号
CLK,CKA,/CKA,CKB,/CKB,CKC,/CKC…クロック信号
E1…強誘電体素子書込み信号
E2…通常動作信号
FRST…強誘電体素子両端短絡信号
PL,PL1,PL2…強誘電体素子駆動用信号
CP…セルプレート
VCC,VDD…電源電圧
N1,N2…記憶ノード
NVCTL…不揮発性記憶制御信号(外部制御信号)
SLP1,SLP2…電力供給制御信号
SLPB1,SLPB2…反転電力供給制御信号
S1〜S4…トランジスタ
Claims (22)
- 不揮発性記憶部と、
前記不揮発性記憶部に隣接して配置され、前記不揮発性記憶部へのデータ書込みおよび前記不揮発性記憶部からのデータ読出しのための不揮発性記憶制御信号を受信するデータインタフェース制御部と、
前記不揮発性記憶部に隣接して配置され、データ入力信号およびクロック信号を受信し、データ出力信号を出力する揮発性記憶部と
を備えることを特徴とする不揮発性記憶ゲート。 - 前記不揮発性記憶部に隣接して配置される電源監視部をさらに備えることを特徴とする請求項1に記載の不揮発性記憶ゲート。
- 前記不揮発性記憶部は、既存の記憶ゲートと同じ揮発性動作が可能であることを特徴とする請求項1または2に記載の不揮発性記憶ゲート。
- 前記データインタフェース制御部は、前記不揮発性記憶部へのデータ書込みおよび前記不揮発性記憶部からのデータ読出しのための不揮発性記憶制御信号を受信する外部端子を有することを特徴とする請求項1に記載の不揮発性記憶ゲート。
- 前記電源監視部は、電源遮断を検知し、前記不揮発性記憶部へデータ書込みを行う機能を有することを特徴とする請求項2に記載の不揮発性記憶ゲート。
- 前記不揮発性記憶部は、フローティングゲートMOSトランジスタ、強誘電体素子、磁気抵抗効果素子、相変化素子のいずれかを有することを特徴とする請求項1または2に記載の不揮発性記憶ゲート。
- 論理ゲートを有する論理演算部と、
不揮発性記憶部と、前記不揮発性記憶部に隣接して配置され、前記不揮発性記憶部へのデータ書込みおよび前記不揮発性記憶部からのデータ読出しのための不揮発性記憶制御信号を受信するデータインタフェース制御部と、前記不揮発性記憶部に隣接して配置され、データ入力信号およびクロック信号を受信し、データ出力信号を出力する揮発性記憶部とを有する不揮発性記憶ゲートと、
を備えることを特徴とする不揮発性記憶ゲート組込み型論理回路。 - 前記不揮発性記憶ゲートは、前記不揮発性記憶部に隣接して配置される電源監視部をさらに備えることを特徴とする請求項7に記載の不揮発性記憶ゲート組込み型論理回路。
- 前記不揮発性記憶ゲートに前記不揮発性記憶制御信号を供給する電源制御部をさらに備えることを特徴とする請求項7に記載の不揮発性記憶ゲート組込み型論理回路。
- 前記論理ゲートは、記憶機能を持たない又はデータの記憶に用いられないインバータ、NAND素子、NOR素子を備え、前記揮発性記憶部は、ラッチ、レジスタ等の記憶ゲートを備えることを特徴とする請求項7〜9のいずれか1項に記載の不揮発性記憶ゲート組込み型論理回路。
- 前記不揮発性記憶部は、前記揮発性記憶部の前記ラッチ、レジスタ等の前記記憶ゲート部分にのみ適用されることを特徴とする請求項10に記載の不揮発性記憶ゲート組込み型論理回路。
- 前記不揮発性記憶部は、既存の記憶ゲートと同じ揮発性動作が可能であることを特徴とする請求項7〜11のいずれか1項に記載の不揮発性記憶ゲート組込み型論理回路。
- 前記データインタフェース制御部は、前記不揮発性記憶部へのデータ書込みおよび前記不揮発性記憶部からのデータ読出しのための前記不揮発性記憶制御信号を受信する外部端子を有することを特徴とする請求項7〜12のいずれか1項に記載の不揮発性記憶ゲート組込み型論理回路。
- 前記電源監視部は、電源遮断を検知し、前記不揮発性記憶部へデータ書込みを行う機能を有することを特徴とする請求項8に記載の不揮発性記憶ゲート組込み型論理回路。
- 前記不揮発性記憶部は、フローティングゲートMOSトランジスタ、強誘電体素子、磁気抵抗効果素子、相変化素子のいずれかを有することを特徴とする請求項7〜14のいずれか1項に記載の不揮発性記憶ゲート組込み型論理回路。
- 前記論理回路のレイアウトパターンにおいて、前記論理ゲートと前記不揮発性記憶ゲートのセルピッチが等しいことを特徴とする請求項7〜15のいずれか1項に記載の不揮発性記憶ゲート組込み型論理回路。
- 前記不揮発性記憶ゲートに接続され、ツリー構造の制御信号線を備えることを特徴とする請求項7〜16のいずれか1項に記載の不揮発性記憶ゲート組込み型論理回路。
- 前記不揮発性記憶ゲートに接続され、ランダム/ライン型構造の制御信号線を備えることを特徴とする請求項7〜16のいずれか1項に記載の不揮発性記憶ゲート組込み型論理回路。
- 前記不揮発性記憶ゲートに接続され、混載型構造の制御信号線を備えることを特徴とする請求項7〜16のいずれか1項に記載の不揮発性記憶ゲート組込み型論理回路。
- 命令処理部と、
前記命令処理部に接続され、前記命令処理部から演算制御信号を受信する演算処理部と、
前記演算処理部に接続され、前記演算処理部から演算出力信号を受信する演算結果記憶部と、
前記演算結果記憶部および前記命令処理部に接続され、第1出力信号を前記演算処理部に供給する第1スイッチブロックと、
前記第1スイッチブロックおよび前記命令処理部に接続され、前記命令処理部からスイッチ制御信号を受信し、第2出力信号を前記演算処理部に供給する第2スイッチブロックと、
前記演算結果記憶部、前記第1および第2スイッチブロック、前記演算処理部への電源供給を制御するとともに、各部とバス接続され、データのやり取りを行う電源制御部
とを備えることを特徴とする不揮発性記憶ゲート組込み型論理回路。 - 不揮発性記憶部と、前記不揮発性記憶部に隣接して配置され、前記不揮発性記憶部へのデータ書込みおよび前記不揮発性記憶部からのデータ読出しのための不揮発性記憶制御信号を受信するデータインタフェース制御部と、前記不揮発性記憶部に隣接して配置され、データ入力信号およびクロック信号を受信し、データ出力信号を出力する揮発性記憶部とを備える不揮発性記憶ゲートの動作方法であって、
通常動作期間において、前記不揮発性記憶部を待機状態にし、前記揮発性記憶部を通常動作状態にするステップと、
データ書込み期間において、前記揮発性記憶部から前記不揮発性記憶部へのデータ書込みを実行するステップと、
電源遮断待ち期間において、前記揮発性記憶部および前記不揮発性記憶部を電源遮断待ち状態にするステップと、
電源遮断期間において、電源遮断状態にするステップと、
電源復帰待ち期間において、前記揮発性記憶部および前記不揮発性記憶部を電源復帰待ち状態にするステップと、
データ読出し期間において、前記不揮発性記憶部から前記揮発性記憶部へのデータ読出しを実行するステップと
を有することを特徴とする不揮発性記憶ゲートの動作方法。 - 論理ゲートを有する論理演算部と、不揮発性記憶部と、前記不揮発性記憶部に隣接して配置され、前記不揮発性記憶部へのデータ書込みおよび前記不揮発性記憶部からのデータ読出しのための不揮発性記憶制御信号を受信するデータインタフェース制御部と、前記不揮発性記憶部に隣接して配置され、データ入力信号およびクロック信号を受信し、データ出力信号を出力する揮発性記憶部とを有する不揮発性記憶ゲートとを備える不揮発性記憶ゲート組込み型論理回路の動作方法であって、
通常動作期間において、前記不揮発性記憶部を待機状態にし、前記揮発性記憶部を通常動作状態にするステップと、
データ書込み期間において、前記揮発性記憶部から前記不揮発性記憶部へのデータ書込みを実行するステップと、
電源遮断待ち期間において、前記揮発性記憶部および前記不揮発性記憶部を電源遮断待ち状態にするステップと、
電源遮断期間において、電源遮断状態にするステップと、
電源復帰待ち期間において、前記揮発性記憶部および前記不揮発性記憶部を電源復帰待ち状態にするステップと、
データ読出し期間において、前記不揮発性記憶部から前記揮発性記憶部へのデータ読出しを実行するステップと
を有することを特徴とする不揮発性記憶ゲート組込み型論理回路の動作方法。
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