KR101898726B1

KR101898726B1 - 집적 회로, 집적 회로의 구동 방법, 및 반도체 장치

Info

Publication number: KR101898726B1
Application number: KR1020110126877A
Authority: KR
Inventors: 마사미 엔도; 다꾸로 오마루
Original assignee: 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date: 2010-12-03
Filing date: 2011-11-30
Publication date: 2018-09-13
Also published as: KR101939028B1; US20120140550A1; US8705267B2; US20140226394A1; US9257971B2; US8891286B2; KR20180103786A; JP6259801B2; TW201234377A; US20150070064A1; TWI590249B; TWI632551B; KR20120061746A; JP2012134961A; TW201738890A; JP2016029851A; JP5839558B2

Abstract

본 발명은 신속하게 휴지 상태로 이행하고 휴지 상태로부터 복귀할 수 있는 집적 회로를 제공한다. 동작 속도를 저하시키지 않으면서 소비 전력을 저감시킬 수 있는 집적 회로를 제공한다. 또는, 상기 집적 회로의 구동 방법을 제공한다.
휘발성 제 1 플립플롭과, 비휘발성 기억 회로를 구비한 제 2 플립플롭을 갖고, 전력이 공급되는 동작 상태에서는 제 1 플립플롭이 데이터를 유지하고, 전력 공급이 정지된 휴지 상태에서는 제 2 플립플롭이 데이터를 유지하고, 동작 상태로부터 휴지 상태로 이행할 때 제 1 플립플롭으로보터 제 2 플립플롭으로 데이터를 이동하고, 휴지 상태로부터 동작 상태로 복귀할 때 제 2 플립플롭으로부터 제 1 플립플롭으로 데이터를 이동하는 집적 회로를 제공한다.

Description

집적 회로, 집적 회로의 구동 방법, 및 반도체 장치{INTEGRATED CIRCUIT, METHOD FOR DRIVING THE SAME, AND SEMICONDUCTOR DEVICE}

본 발명은 반도체 회로, 복수의 반도체 회로를 갖는 집적 회로, 집적 회로의 구동 방법, 및 집적 회로를 사용한 반도체 장치에 관한 것이다.

근년에 들어, 정보화 사회가 한층 더 발달되어, 퍼스널 컴퓨터, 휴대 전화 등에 대해서 고속화, 대용량화, 소형화, 경량화 등의 요구가 높아지고 있다. 이러한 시대의 흐름에 따라, 대규모 집적 회로(LSI: Large Scale Integration)나 중앙 연산 처리 장치(CPU: Central Processing Unit)는 고집적화, 동작 속도의 고속화, 저소비 전력화가 요구되고 있다.

LSI나 CPU 등의 집적 회로는 회로 기판이나 프린트 배선판에 실장되어, 다양한 전자 기기의 부품의 하나로서 사용된다.

집적 회로를 사용한 전자 기기는 동작시의 소비 전력뿐만 아니라 대기시의 소비 전력도 중요시된다. 특히, 휴대형 전자 기기는 배터리를 전원으로 하며, 한정된 전력량에 의해 사용 가능 시간이 제한된다. 또한, 자동차에 탑재된 전자 기기는 대기시의 소비 전력이 크면, 배터리의 수명 저하를 초래할 우려가 있다. 또한, 전기 자동차에 있어서는 자동차에 탑재된 전자 기기의 누설 전류에 기인하여 일정한 충전량당 수행 거리가 단축되어 버린다.

집적 회로의 대기시의 소비 전력을 저감시키기 위해서는 집적 회로가 갖는 반도체 회로가 연산하지 않는 상태에서 전원을 끄는 것이 효과적이다. 예를 들어, 집적 회로와 동일한 칩 위에 전원 차단기를 형성하고, 전원 차단기에 의해 집적 회로를 선택적으로 휴지 상태로 이행시켜 전력 소비를 억제하는 방법(특허문헌 1 참조) 등이 알려져 있다.

그러나, 집적 회로에 포함되는 반도체 회로가 휘발성인 경우에는, 집적 회로의 전원을 끄면, 반도체 회로 내에서 처리중인 데이터가 소실되어 버린다. 이러한 과제를 해결하는 방법으로서, 집적 회로와 별도로, 전원을 끈 상태에서도 데이터를 유지할 수 있는 기억 회로부를 형성하고, 기억 회로부에 데이터를 유지시키고 나서 전원을 끄는 기술이 개시되어 있다(특허문헌 2, 특허문헌 3 참조). 특허문헌 2에 개시된 집적 회로는 집적 회로가 휴지하는 동안에 비휘발성 기억 회로부에 데이터를 유지시키기 때문에, 휴지시에는 집적 회로에 전력을 공급할 필요가 없어서 소비 전력을 저감할 수 있다.

미국 특허 출원 공개 제 2003/052730호 명세서 국제 공개 특허 제 2009/107408호 미국 특허 출원 공개 제 2004/105302호 명세서

상술한 방법에 의해 집적 회로의 데이터를 유지하기 위해서는 집적 회로 내에 데이터를 유지하기 위해 구비된 순서 논리 회로(예를 들어, 플립플롭(FF) 등)에 저장된 데이터를 비휘발성 기억 회로부로 이동시켜서 상기 집적 회로에 데이터를 유지시킨다.

그러나, 무수히 많은 FF를 포함한 거대한 집적 회로 등의 경우에는, 무수히 많은 FF가 유지하는 대량의 데이터를 기억 회로부에 기록할 필요가 있다. 그러므로, 기억 회로부를 집적 회로와 별도로 형성하는 구성인 경우에는, 한정된 수의 신호선을 통하여 대량의 데이터를 이동시키기 때문에, 집적 회로로부터 기억 회로부에 데이터를 기록하는데 시간이 걸려서, 휴지 상태로 신속하게 이행시킬 수 없다. 결과적으로, 집적 회로를 빈번하게 휴지할 수 없으므로, 소비 전력의 저감 효과가 적게 나타난다.

또한, 복귀 동작시에 기억 회로부로부터 휴지 상태 전의 데이터를 판독하고, 집적 회로의 각 FF에 그 데이터를 저장하는 동작도 시간이 걸리기 때문에, 휴지 상태로부터 고속으로 복귀하기 어렵다.

본 발명은 이러한 기술적인 배경하에서 이루어진 것이다. 따라서, 본 발명은 신속하게 휴지 상태로 이행하고 휴지 상태로부터 복귀할 수 있는 집적 회로를 제공하는 것을 괴제의 하나로 한다. 동작 속도를 저하시키지 않으면서 소비 전력을 저감시킬 수 있는 집적 회로를 제공하는 것을 과제의 하나로 한다. 또는, 상기 집적 회로의 구동 방법을 제공하는 것을 과제의 하나로 한다.

그래서, 본 발명자들은 집적 회로가 구비한 FF 단위로 데이터를 보존하기로 한다. FF는 1bit의 데이터를 유지하는 순서 논리 회로이다. 그러므로, FF마다 데이터를 보존함으로써, 무수히 많은 FF를 포함한 거대한 집적 회로 등의 경우라도 복수의 FF 각각이 1bit마다 데이터를 이동시키면 좋고, 1bit의 데이터를 이동시키는 시간만 있으면 무수히 많은 FF의 데이터를 이동시킬 수 있어서 휴지 상태로 신속하게 이행시킬 수 있다.

구체적으로는 말하면, 고속으로 동작하는 FF(본 명세서에서는 휘발성 FF라고 함)마다 휘발성 FF의 동작 상태를 기억하기 위한 FF이며, 전력 공급이 정지되더라도 데이터를 유지할 수 있는 FF(본 명세서에서는 비휘발성 FF라고 함)가 전기적으로 접속되는 구성으로 한다.

동작시에는 고속으로 동작하는 휘발성 FF를 사용하고, 대기시에 휘발성 FF로부터 비휘발성 FF로 데이터를 이동하고, 그 후 전력 공급을 정지하여 휴지 상태로 이행시킨다. 휘발성 FF마다 비휘발성 FF가 설치되어 있기 때문에, 이동하는 데이터가 작고, 단시간으로 데이터를 이동할 수 있다.

또한, 복귀시에도 FF 각각이 1bit의 데이터를 이동함으로써 휘발성 FF의 데이터를 복원시킬 수 있으므로, 연산을 신속하게 재개할 수 있다. 또한, 비휘발성 FF로부터의 데이터 출력이 클록 입력으로 제어되어, 비휘발성 FF와 휘발성 FF가 동기되기 때문에, 비휘발성 FF로부터 휘발성 FF로 데이터를 확실하게 이동시킬 수 있다.

또한, 동작 상태로부터 휴지 상태로의 이행 및 휴지 상태로부터 동작 상태로의 복귀를 신속하게 실시할 수 있으므로, 휴지 상태로 빈번하게 이행할 수 있게 되어, 소비 전력을 저감할 수 있는 효과를 나타낸다.

즉, 본 발명의 일 형태는 제 1 플립플롭과, 비휘발성 기억 회로를 갖는 제 2 플립플롭을 갖고, 전력이 공급되는 동작 상태에서 제 1 플립플롭이 데이터를 유지하고, 전력 공급이 정지되는 휴지 상태에서 제 2 플립플롭이 데이터를 유지하고, 동작 상태로부터 휴지 상태로 이행할 때, 제 1 플립플롭으로부터 제 2 플립플롭으로 데이터를 이동시키고, 휴지 상태로부터 동작 상태로 복귀할 때는 제 2 플립플롭으로부터 제 1 플립플롭으로 데이터를 이동하는 집적 회로이다.

또한, 본 발명의 일 형태는 제 1 플립플롭과, 비휘발성 기억 회로를 구비한 제 2 플립플롭을 갖고, 제 1 플립플롭 및 제 2 플립플롭으로 공급되는 전력이 정지되는 휴지 상태가 되기 전에 제 1 플립플롭에 유지된 데이터를 제 2 플립플롭으로 이동하고, 휴지 상태에 있어서 제 2 플립플롭에 의해 상기 데이터가 유지되고, 휴지 상태가 끝나고 나서 제 2 플립플롭에 의해 제 1 플립플롭의 상기 데이터가 복원되는 집적 회로이다.

또한, 본 발명의 일 형태는 제 2 플립플롭의 출력 데이터가 입력되고, 입력된 데이터 중 어느 하나를 선택적으로 출력하는 선택 회로를 갖고, 선택 회로의 출력 회로는 제 1 플립플롭에 입력되고, 제 1 플립플롭의 출력 데이터는 제 2 플립플롭에 입력되는 집적 회로이다.

상기 본 발명의 일 형태에 따르면, 상기 집적 회로는 제 1 플립플롭마다 휴지 상태에서도 데이터를 유지하는 비휘발성 제 2 플립플롭이 설치되어 있기 때문에, 휴지 상태로 이행할 때 대량의 데이터를 제한된 수의 신호선을 통하여 이동하는 것이 아니라, 제 1 플립플롭마다 비휘발성 제 2 플립플롭으로 데이터를 이동시키면 좋고, 단시간으로 데이터의 이동을 마치고 휴지 상태로 신속하게 이행할 수 있다.

휴지 상태로 신속하게 이행할 수 있으면, 휴지 상태로 빈번하게 이동할 수 있기 때문에, 소비 전력을 저감할 수 있다.

또한, 통상 동작시에는 범용 제 1 플립플롭을 사용할 수 있기 때문에, 사용 가능한 재료 등에 제한이 적고, 플립플롭을 고속으로 동작시킬 수 있는 재료 등도 선택할 수 있기 때문에, 동작 속도를 저하시키지 않으면서 소비 전력을 저감할 수 있다.

또한, 본 발명의 일 형태는 제 2 플립플롭이 반도체층에 산화물 반도체를 갖는 트랜지스터 및 유지 용량을 구비한 기억 회로와 연산부를 갖고, 기억 회로는 반도체층에 산화물 반도체를 갖는 트랜지스터의 제 1 전극에 상기 제 1 플립플롭의 출력 데이터가 입력되고, 반도체층에 산화물 반도체를 갖는 트랜지스터의 제 2 전극은 상기 유지 용량의 제 1 전극과 전기적으로 접속되고, 유지 용량의 제 2 전극은 접지되고, 유지 용량의 제 1 전극과 반도체층에 산화물 반도체를 갖는 트랜지스터의 제 2 전극은 데이터를 유지하는 노드를 구성하고, 연산부는 논리 회로를 갖고, 논리 회로가 노드에 전기적으로 접속된 게이트 전극을 구비한 트랜지스터를 갖고, 상기 노드에 의해 유지된 데이터에 기초하여 동작하는 집적 회로이다.

상기 본 발명의 일 형태에 따르면, 제 2 플립플롭은 오프 전류가 저감된 산화물 반도체를 사용한 트랜지스터와 유지 용량을 사용하여 기억 회로를 구성한다. 오프 전류가 저감된 트랜지스터를 통하여 유지 용량에 데이터를 유지하는 구성을 갖기 때문에, 전력 공급을 정지하더라도 데이터를 유지할 수 있는 비휘발성 플립플롭을 실현할 수 있다. 비휘발성 플립플롭을 가짐으로써, 반도체 회로를 단시간으로 휴지 상태로 이행시킬 수 있기 때문에, 휴지 상태로 빈번하게 이행할 수 있어서 소비 전력을 저감할 수 있다.

또한, 본 발명의 일 형태는 반도체층에 산화물 반도체를 갖는 트랜지스터와, 제 1 플립플롭, 제 2 플립플롭의 연산부, 또는 제 2 플립플롭이 갖는 유지 용량이 적층된 집적 회로이다. 따라서, 제 1 플립플롭에 더하여, 기억 회로를 갖는 제 2 플립플롭을 형성하더라도 회로 면적을 증대시키지 않으면서 고집적화할 수 있다.

또한, 본 발명의 일 형태는 상기 집적 회로를 사용한 반도체 장치이다.

또한, 본 발명의 일 형태는 제 1 기간에서 제 1 플립플롭이 제 1 데이터를 저장하고, 제 1 기간 후의 제 2 기간에서 제 1 플립플롭이 제 1 데이터를 출력하고, 제 2 플립플롭에 제 1 데이터를 저장하고, 제 2 기간 후의 제 3 기간에서 집적 회로에 대한 전력 공급을 정지하고, 제 3 기간 후의 제 4 기간에서 집적 회로에 대한 전력 공급을 재개하고, 제 2 플립플롭에 저장된 제 1 데이터를 출력하고, 제 4 기간 후의 제 5 기간에서 제 1 플립플롭이 제 1 데이터를 저장하고, 제 5 기간 후의 제 6 기간에서 제 1 플립플롭이 제 2 데이터를 저장하는, 집적 회로의 구동 방법이다.

또한, 본 발명의 일 형태는 제 2 플립플롭의 출력 데이터가 입력되고, 입력된 데이터 중 어느 하나를 선택적으로 출력하는 선택 회로를 갖고, 제 1 기간에서 선택 회로로부터 제 1 데이터를 출력하고, 제 1 플립플롭이 제 1 데이터를 저장하고, 제 1 기간 후의 제 2 기간에서 제 1 플립플롭이 제 1 데이터를 출력하고 제 2 플립플롭에 제 1 데이터를 저장하고, 제 2 기간 후의 제 3 기간에서 집적 회로에 대한 전력 공급을 정지하고, 제 3 기간 후의 제 4 기간에서 집적 회로에 대한 전력 공급을 재개하고 제 2 플립플롭에 저장된 제 1 데이터를 선택 회로에 출력하고, 제 4 기간 후의 제 5 기간에서 선택 회로로부터 제 1 데이터를 제 1 플립플롭에 출력하고 제 1 플립플롭이 제 1 데이터를 저장하고, 제 5 기간 후의 제 6 기간에서 선택 회로로부터 제 2 데이터를 출력하는, 집적 회로의 구동 방법이다.

본 명세서에 있어서, 논리 회로란 AND회로나 NOT회로 등을 비롯한 논리 연산을 실시하는 회로를 말하고, 논리 연산 회로라고도 불린다. 또한, 본 명세서에서는 논리 회로가 몇 개 조합된 회로도 총칭하여 논리 회로로 불리는 경우가 있다.

본 명세서에 있어서, 플립플롭(FF)이란 제어 신호에 따라 1bit의 입력 데이터를 저장 또는 출력하는 순서 논리 회로를 말한다. FF는 논리 회로를 몇 개 조합하여 구성할 수 있다.

본 명세서에 있어서, 반도체 회로란 복수의 논리 회로, 순서 논리 회로, 기억 회로 등을 조합한 회로를 말한다.

또한, 본 명세서에 있어서, 제 1, 제 2로서 붙여지는 서수사는 편의상 사용하는 것이며, 공정 순서 또는 적층 순서 등의 특정한 순서를 나타내는 것이 아니다. 또한, 발명을 특정하기 위한 사항으로서 고유 명칭을 나타내는 것이 아니다.

또한, 일반적으로는 전압이란 임의의 2점 사이의 전위의 차이(전위차라고도 함)를 말한다. 그러나, 전압값 및 전위값은 회로도 등에서 모두 볼트(V)로 나타낼 수 있기 때문에, 구별하기 어렵다. 그래서, 본 명세서에서는 특별히 지정하는 경우를 제외하고 임의의 1점의 전위와 기준이 되는 전위(기준 전위라고도 함)의 전위차를 상기 1점의 전압으로서 사용하는 경우가 있다.

본 발명에 따르면, 신속하게 휴지 상태로 이행하고 휴지 상태로부터 복귀할 수 있는 집적 회로를 제공할 수 있다. 동작 속도를 저하시키지 않으면서 소비 전력을 저감시킬 수 있는 집적 회로를 제공할 수 있다. 또는, 상기 집적 회로의 구동 방법을 제공할 수 있다.

도 1은 본 발명의 일 형태인 반도체 회로를 도시한 도면.
도 2는 본 발명의 일 형태인 비휘발성 FF의 회로도.
도 3은 본 발명의 일 형태인 휘발성 FF의 회로도.
도 4a 및 도 4b는 본 발명의 일 형태인 반도체 회로의 동작을 도시한 타이밍 차트.
도 5a 내지 도 5c는 본 발명의 일 형태인 반도체 회로의 단면도, 상면도 및 회로도.
도 6a 내지 도 6d는 본 발명의 일 형태인 반도체 회로의 제작 방법을 도시한 도면.
도 7a 내지 도 7d는 본 발명의 일 형태인 반도체 회로의 제작 방법을 도시한 도면.
도 8a 내지 도 8d는 본 발명의 일 형태인 반도체 회로의 제작 방법을 도시한 도면.
도 9a 내지 도 9c는 본 발명의 일 형태인 반도체 회로의 제작 방법을 도시한 도면.
도 10a 내지 도 10f는 본 발명의 일 형태인 반도체 장치를 도시한 도면.

실시형태에 대해서 도면을 사용하여 자세히 설명하기로 한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 제시되는 실시형태의 기재 내용에 한정되어 해석되는 것이 아니다. 또한, 이하에서 설명하는 발명의 구성에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 상이한 도면간에서도 공통적으로 사용하고, 그 반복 설명은 생략한다.

(실시형태 1)

본 실시형태에서는 본 발명의 일 형태인 집적 회로에 사용하는 반도체 회로에 대해서 설명하기로 한다. 본 발명의 일 형태인 집적 회로는 본 실시형태에 제시되는 반도체 회로를 복수 갖는다. 도 1에 본 실시형태의 반도체 회로를 도시하였다.

도 1에 도시한 반도체 회로는 비휘발성 FF(101), 휘발성 FF(103), 선택 회로(105), 인버터 회로(107), NAND회로(109)를 갖는다. 반도체 회로에는 제 1 제어 신호(OS-RD), 제 2 제어 신호(OS-WE), 클록 신호(CLK), 외부 입력 데이터(IN)가 입력되고, 외부 출력 데이터(OUT)를 반도체 회로로부터 출력한다.

비휘발성 FF(101)는 입력 단자(D1), 출력 단자(Q1), 및 클록 입력 단자(ck1)를 갖는다. 비휘발성 FF(101)의 출력 단자(Q1)는 선택 회로(105)의 한쪽 입력 단자와 전기적으로 접속되고, 비휘발성 FF(101)의 입력 단자(D1)는 휘발성 FF(103)의 출력 단자(Q2)와 전기적으로 접속되고, 비휘발성 FF(101)의 클록 입력 단자(ck1)에는 제 2 제어 신호(OS-WE)가 입력된다. 비휘발성 FF(101)는 클록 입력 단자(ck1)에 H레벨의 신호가 입력되었을 때, 입력 단자(D1)에 입력되어 있는 데이터를 저장하고, 클록 입력 단자(ck1)에 L레벨의 신호가 입력되었을 때, 저장된 데이터를 출력 단자(Q1)로부터 출력한다. 비휘발성 FF(101)는 전력 공급을 정지하더라도 데이터를 유지할 수 있는 기억 회로를 갖는 FF이다.

또한, FF의 입력 단자란 FF에 저장되는 데이터가 입력되는 배선을 가리키며, FF의 출력 단자란 FF로부터 데이터를 출력하는 배선을 가리킨다. FF의 클록 입력 단자란 FF의 동작을 데이터 저장 동작으로부터 출력 동작으로, 또는 데이터 출력 동작으로부터 저장 동작으로 이행시키는 신호가 입력되는 배선을 가리킨다.

또한, 비휘발성 FF(101)는 리셋 신호 입력 단자를 가져도 좋다. 리셋 신호 입력 단자에 리셋 신호가 입력됨으로써, 클록과 동기하지 않는 임의의 타이밍으로 FF의 내부 상태를 리셋할 수 있다.

비휘발성 FF(101)에 사용하는 회로를 구체적으로 말하면, 도 2에 도시한 바와 같은 회로로 구성할 수 있다. 또한, 비휘발성 FF(101)의 구체적인 회로 구성 및 동작에 대해서는 실시형태 2에서 자세히 설명하기로 한다.

휘발성 FF(103)는 입력 단자(D2), 출력 단자(Q2), 및 클록 입력 단자(ck2)를 갖는다. 휘발성 FF(103)의 출력 단자(Q2)는 비휘발성 FF(101)의 입력 단자(D1) 및 반도체 회로의 출력 단자와 전기적으로 접속된다. 휘발성 FF(103)의 입력 단자(D2)는 선택 회로(105)의 출력 단자와 전기적으로 접속된다. 휘발성 FF(103)의 클록 입력 단자(ck2)에는 NAND회로(109)의 출력 신호가 입력된다. 휘발성 FF(103)는 클록 입력 단자(ck2)에 L레벨의 신호가 입력되었을 때, 입력 단자(D2)에 입력되어 있는 데이터를 저장하고, 클록 입력 단자(ck2)에 H레벨의 신호가 입력되었을 때, 저장된 데이터를 출력 단자(Q2)로부터 출력한다.

휘발성 FF(103)는 반도체 회로의 통상 동작시에 구동하는 회로이다. 그러므로, 고속으로 구동할 수 있는 것이 바람직하다. 휘발성 FF(103)는 예를 들어, 도 3에 도시한 회로로 구성할 수 있다.

도 3에 도시한 휘발성 FF(103)는 제 5 인버터 회로(301), 제 1 아날로그 스위치(303), 제 2 아날로그 스위치(309), 제 1 래치 회로(320), 및 제 2 래치 회로(330)를 갖는다.

제 1 래치 회로(320)는 제 1 인버터 회로(305) 및 제 2 인버터 회로(307)를 갖는다. 제 1 래치 회로(320)의 입력 단자는 제 1 아날로그 스위치(303)와 전기적으로 접속되고, 제 1 래치 회로(320)의 출력 단자는 제 2 아날로그 스위치(309)와 전기적으로 접속된다.

제 1 래치 회로(320)에 입력된 데이터는 제 1 인버터 회로(305)에 의해 반전되고 나서 제 2 아날로그 스위치(309)에 출력된다. 이와 동시에, 제 1 인버터 회로(305)에 의해 반전된 데이터는 제 2 인버터 회로(307)에도 입력되고, 제 2 인버터 회로(307)에 의해 다시 반전되어 원래의 데이터와 같은 값이 된다. 제 2 인버터 회로(307)에 의해 반전된 데이터는 제 1 인버터 회로(305)에 다시 입력되어 같은 동작을 반복한다. 이와 같이 하여 제 1 래치 회로(320)는 입력된 데이터를 피드백함으로써, 전력이 공급되는 기간에는 저장된 데이터를 유지한다. 또한, 이와 같이 하여 제 1 아날로그 스위치(303)를 온 상태로 하고, 제 2 아날로그 스위치(309)를 오프 상태로 하여, 제 1 래치 회로(320) 내에 데이터가 유지된 상태를 "휘발성 FF에 데이터가 저장된 상태"라고 부른다.

제 2 래치 회로(330)는 제 3 인버터 회로(311) 및 제 4 인버터 회로(313)를 갖는다. 제 2 래치 회로(330)의 입력 단자는 제 2 아날로그 스위치(309)와 전기적으로 접속되고, 제 2 래치 회로(330)의 출력 단자는 출력 단자(Q2)와 전기적으로 접속된다. 제 2 래치 회로(330)는 제 1 래치 회로(320)와 같은 구성 및 동작에 의해 데이터를 유지한다. 또한, 제 1 아날로그 스위치(303)를 오프 상태로 하고, 제 2 아날로그 스위치(309)를 온 상태로 하면, 제 1 래치 회로(320), 제 2 래치 회로(330), 휘발성 FF(103)의 출력 단자가 도통 상태가 된다. 이와 같이, 휘발성 FF(103)가 데이터를 출력하는 상태를 "휘발성 FF가 데이터를 출력하는 상태"라고 부른다.

휘발성 FF(103)는 클록 입력 단자(ck2)로부터 입력되는 신호에 따라 데이터를 저장하거나 출력한다. 클록 입력 단자(ck2)에 L레벨의 신호가 입력되었을 때, 제 1 아날로그 스위치(303)의 제어 단자에는 제 5 인버터 회로(301)에 의해 반전된 H레벨의 신호가 입력되어 온(on) 상태가 된다. 또한, 아날로그 스위치는 제 1 단자와 제 2 단자와 제어 단자를 갖고, 제어 단자에 입력된 신호가 H레벨의 신호일 때, 제 1 단자로부터 제 2 단자로 전류를 흘리는 온 상태가 되고, 제어 단자에 입력된 신호가 L레벨의 신호일 때, 제 1 단자로부터 제 2 단자로 흐르는 전류를 차단하는 오프 상태가 된다. 제 2 아날로그 스위치(309)에는 H레벨의 신호가 입력되어 오프 상태가 된다. 따라서, 입력 단자(D2)로부터 입력된 데이터가 제 1 래치 회로(320)에 유지된다.

다음에, 클록 입력 단자(ck2)에 H레벨의 신호가 입력되면, 제 1 아날로그 스위치(303)가 오프되고, 제 2 아날로그 스위치(309)가 온되기 때문에, 제 1 래치 회로(320)에 의해 유지된 데이터가 제 2 래치 회로(330)에 입력되어 유지됨과 함께, 출력 단자(Q2)에 출력된다.

휘발성 FF(103)에 있어서 휘발성 논리 회로만이 데이터를 유지하기 때문에, 전력 공급이 정지되면 데이터가 소실된다. 또한, 본 발명에 사용하는 휘발성 FF는 도 3에 도시한 회로에 한정되지 않고, FF로서 동작하는 것이라면 다른 구성을 갖는 회로라도 좋다.

또한, 클록 신호는 일정한 간격으로 H레벨(H레벨의 신호 또는 고전원 전위 레벨이라고도 함)과 L레벨(L레벨의 신호 또는 저전원 전위 레벨이라고도 함)을 반복하는 신호이다. 플립플롭에 있어서는 클록 입력 단자로부터 입력되는 신호이며, 플립플롭의 동작을 데이터 저장 동작으로부터 출력 동작으로 전환시키는 제어 신호로서 기능한다.

또한, 휘발성 FF(103)도 비휘발성 FF(101)와 마찬가지로 리셋 신호 입력 단자를 가져도 좋다.

도 1에 도시한 선택 회로(105)는 2개의 입력 단자를 갖고, 입력 단자 중 하나는 비휘발성 FF(101)의 출력 데이터가 입력되고, 입력 단자 중 다른 하나는 외부 입력 데이터(IN)가 입력된다. 선택 회로(105)는 하나의 출력 단자를 갖고, 출력 단자는 휘발성 FF(103)의 입력 단자(D2)와 전기적으로 접속된다. 선택 회로(105)는 휘발성 FF(103)에 입력하는 데이터를 선택하는 회로이다. 선택 회로(105)는 2개의 입력 단자에 입력된 데이터 중 어느 하나를 출력 단자로부터 출력한다. 입력된 2개의 데이터 중 어느 데이터를 선택 회로(105)가 출력하는지는 제 1 제어 신호(OS-RD)에 의해 제어된다. 선택 회로(105)는 제 1 제어 신호로서 H레벨의 신호가 입력되면 비휘발성 FF(101)의 출력 데이터를 출력하고, L레벨의 신호가 입력되면 외부 입력 데이터(IN)를 출력한다.

인버터 회로(107)의 입력 단자에는 제 2 제어 신호(OS-WE)가 입력된다. 인버터 회로(107)의 출력 단자는 NAND회로(109)의 한쪽 입력 단자와 전기적으로 접속된다. NAND회로(109)의 다른 쪽 입력 단자에는 클록 신호(CLK)가 입력된다. NAND회로(109)의 출력 단자는 휘발성 FF(103)의 클록 입력 단자(ck2)와 전기적으로 접속된다. 그러므로, 휘발성 FF(103)의 클록 입력 단자에는 제 2 제어 신호(OS-WE)가 L레벨인 경우에는 클록 신호(CLK)와 반전된 신호가 입력되고, 제 2 제어 신호(OS-WE)가 H레벨인 경우에는 클록 신호(CLK)의 값에 상관없이 항상 H레벨의 신호가 입력된다.

다음에, 본 실시형태의 반도체 회로의 동작 방법에 대해서 도 4a 및 도 4b에 도시한 타이밍 차트를 사용하여 설명하기로 한다. 또한, 여기서는 설명을 간략화하기 위해서 L레벨=0V로 하지만, 이것에 한정되지 않는다.

도 4a 및 도 4b에 도시한 타이밍 차트에 있어서, VDD는 반도체 회로의 전원을 나타낸다. 반도체 회로의 전원을 켜면, 반도체 회로 내의 논리 회로에 전력이 공급되기 때문에, 휘발성 FF(103)는 데이터의 저장 동작 및 출력 동작을 실시할 수 있지만, 전원이 꺼져서 논리 회로에 대한 전력 공급이 정지되면, 데이터의 저장 동작 및 출력 동작도 정지됨으로써 그 동안 저장된 데이터가 소실되어 버린다. 다만, 본 실시형태에 제시된 비휘발성 FF(101)는 전력 공급이 정지되어 논리 회로가 동작을 정지하더라도 데이터를 유지할 수 있는 FF이다.

도 4a 및 도 4b에 도시한 타이밍 차트에 있어서, FF(D2)는 휘발성 FF(103)에 저장되어 있는 데이터를 나타내고, FF(Q2)는 휘발성 FF(103)가 출력하는 데이터를 나타낸다. 또한, OS-FF(D1)는 비휘발성 FF(101)에 저장되어 있는 데이터를 나타내고, OS-FF(Q1)는 비휘발성 FF(101)가 출력하는 데이터를 나타낸다.

도 4a에 도시한 타이밍 차트는 전원을 켜서 반도체 회로를 기동하는 기간a, 휘발성 FF(103)가 통상 동작을 하는 기간b, 휴지 상태로 이행할 때 비휘발성 FF(101)로 휘발성 FF(103)의 데이터를 이동시켜 보존하는 기간c, 반도체 회로의 전원을 꺼서 휴지 상태가 되는 기간d를 나타낸다.

도 4b에 도시한 타이밍 차트는 반도체 회로가 휴지 상태로부터 복귀할 때, 전원을 켜서 기동하는 기간a, 비휘발성 FF에 보존된 데이터를 휘발성 FF로 이동시켜 휘발성 FF에 휴지 상태 전의 데이터를 복원시키는 기간b, 휘발성 FF가 통상 동작을 다시 실시하는 기간c를 나타낸다.

본 실시형태의 반도체 회로는 통상 동작시에는 휘발성 FF(103)에 외부 입력 데이터(IN)가 입력되고, 휘발성 FF가 외부 입력 데이터(IN)를 저장하고, 휘발성 FF(103)에 저장된 데이터를 외부 출력 데이터(OUT)로서 출력한다.

우선, 반도체 회로의 기동까지의 초기 동작에 대해서 설명한다. 도 4a에 도시한 기간a에 나타낸 바와 같이 반도체 회로의 전원 VDD를 켠다.

이때, 클록 신호(CLK)도 입력되지만, 반도체 회로가 완전히 기동하기까지는 클록 신호(CLK)가 입력되어도 휘발성 FF(103)에 의한 데이터의 저장 동작 및 출력 동작은 일어나지 않는다. 이 때, 휘발성 FF(103)의 내부 상태는 부유 상태(Z)이다. 휘발성 FF가 리셋 신호 입력 단자를 갖는 경우에는, 이 타이밍에서 리셋 신호를 입력하고, 휘발성 FF의 내부 상태를 규정하여도 좋다.

반도체 회로는 전원 VDD가 완전히 상승되면 동작하기 시작한다. 제 1 기간(도 4a에 도시한 기간b)에 있어서, 휘발성 FF(103)는 클록 신호(CLK)에 따라 통상 동작을 실시한다. 이 때, 제 1 제어 신호(OS-RD)는 L레벨의 신호를 유지하기 때문에, 선택 회로(105)로부터 휘발성 FF(103)의 입력 단자(D2)에 외부 입력 데이터(IN)가 입력되어 있다. 이 때, 클록 신호(CLK)가 H레벨이 되면, 휘발성 FF(103)는 외부 입력 데이터(IN)를 저장하고, 클록 신호(CLK)가 L레벨이 되면, 저장된 데이터를 출력한다.

이때, 출력된 데이터는 반도체 회로의 외부 출력 데이터(OUT)로서 추출됨과 함께 비휘발성 FF(101)의 입력 단자(D1)에 출력된다. 그러나, 제 2 제어 신호(OS-WE)는 L레벨을 유지하기 때문에, 비휘발성 FF의 입력 단자(D1)에 입력된 데이터는 비휘발성 FF(101)에 저장되지 않고, 비휘발성 FF(101)의 내부 상태는 부유 상태가 그대로 유지된다.

다음의 제 2 기간(도 4a에 도시한 기간c)은 반도체 회로를 휴지 상태로 이행하기 위해서 휘발성 FF(103)로부터 휘발성 FF(101)로 데이터를 이동하는 기간이다.

우선 제 2 기간에서는 제 2 제어 신호(OS-WE)에 H레벨의 신호를 입력한다. 제 2 제어 신호(OS-WE)에 H레벨의 신호가 입력됨으로써, 비휘발성 FF(101)의 클록 입력 단자(ck1) 및 휘발성 FF(103)의 클록 입력 단자(ck2)에 H레벨의 신호가 입력된다.

휘발성 FF(103)의 클록 입력 단자(ck2)에 H레벨의 신호가 입력되면, 휘발성 FF(103)는 저장된 데이터를 출력한다.

비휘발성 FF(101)의 클록 입력 단자(ck1)에 H레벨의 신호가 입력되면, 비휘발성 FF(101)는 입력 단자(D1)에 입력되어 있는 데이터를 저장한다. 이 때, 비휘발성 FF(101)의 입력 단자(D1)에 입력되어 있는 데이터는 휘발성 FF(103)가 제 2 제어 신호(OS-WE)에 따라 출력한 데이터이다. 따라서, 비휘발성 FF(101)에는 휘발성 FF(103)가 클록 입력 단자(ck1)에 H레벨의 신호가 입력되는 직전에 출력한 데이터가 저장된다.

휘발성 FF(103)로부터 비휘발성 FF(101)로 데이터를 고속으로 이동시킬 수 있다. 이것은 FF에 유지되는 데이터가 1bit의 데이터이며, 매우 짧은 시간으로 데이터의 이동이 완료되기 때문이다.

다음에, 제 3 기간(도 4a에 도시한 기간d)에서, 반도체 회로의 전원을 끈다. 여기서, 반도체 회로의 전원을 끈다란 반도체 회로 내의 논리 회로에 대한 전력 공급 및 반도체 회로에 입력되던 모든 신호, 데이터의 공급을 정지하는 것이다.

이때, 제 2 제어 신호(OS-WE)가 H레벨로부터 L레벨(0V)로 전환되기 때문에, 비휘발성 FF(101)는 저장되어 있는 데이터를 출력하는 동작으로 전환된다. 다만, 이와 동시에 반도체 회로의 전원이 꺼져서 비휘발성 FF(101) 내의 논리 회로에 대한 전력 공급도 정지된다. 따라서, 도 4a에 도시한 기간d에 나타낸 바와 같이, 비휘발성 FF(101)의 동작이 전환되어, OS-FF(Q1)가 H레벨이 되고, 그 후 전력 공급이 정지되어 비휘발성 FF로부터의 데이터의 출력이 정지된다. 또한, 실제로는 비휘발성 FF(101)의 동작의 저장 동작으로부터 출력 동작으로의 전환 및 전력 공급 정지는 단시간으로 실시되기 때문에, 비휘발성 FF(101)로부터는 데이터가 출력되지 않는다. 그러나, 도 4a에 도시한 기간d에서는 비휘발성 FF(101)의 동작이 전환된 것을 명확히 나타내기 위해서, OS-FF(Q1)가 H레벨이 된 후에 전력 공급이 정지되도록 나타냈다.

도 4a에 도시한 기간d에서는 반도체 회로에 포함되는 논리 회로에 대한 전력 공급이 정지되어 있기 때문에, 논리 회로가 동작을 정지한다. 따라서, 휘발성 FF(103)의 내부에 저장되어 있는 데이터(FF(D2))는 소실된다. 그러나, 비휘발성 FF(101)는 전력 공급이 정지되더라도 데이터를 유지할 수 있기 때문에, 비휘발성 FF(101)에 저장된 데이터(OS-FF(D1))는 계속 유지된다.

이때, 비휘발성 FF(101)에 의해 유지되고 있는 데이터는 휘발성 FF(103)가 휴지 상태로 이행되기 직전에 출력한 데이터이다.

상술한 과정에서 반도체 회로는 휴지 상태로 이행할 때, 휘발성 FF가 출력한 데이터를 비휘발성 FF로 이동하고, 전력 공급이 정지된 기간에도 비휘발성 FF에 데이터를 유지시키기 때문에, 데이터를 유지한 채 휴지 상태로 이행할 수 있다. 또한, FF 단위로 데이터를 이동하기 때문에 휴지 상태로 고속으로 이행할 수 있다.

다음의 제 4 기간(도 4b에 도시한 기간a)에서, 반도체 회로를 휴지 상태로부터 복귀시키기 위해서, 반도체 회로의 전원을 다시 켜서 동작을 재개시킨다. 이 때, 비휘발성 FF(101)는 휘발성 FF(103)가 휴지 상태로 이행하기 직전에 출력한 데이터를 유지하고 있다.

반도체 회로가 기동되어 반도체 회로 내의 논리 회로가 동작하기 시작하면, 비휘발성 FF(101)에 저장되어 있는 데이터는 선택 회로(105)에 출력된다.

다음의 제 5 기간(도 4b에 도시한 기간b)에서, 선택 회로(105)가 데이터를 휘발성 FF(103)에 출력하고, 휘발성 FF(103)가 데이터를 저장한다. 우선 제 5 기간에서는 제 1 제어 신호(OS-RD)에 H레벨의 신호를 입력한다. 제 1 제어 신호(OS-RD)에 H레벨의 신호가 입력되면, 선택 회로(105)는 비휘발성 FF(101)로부터 입력된 데이터를 출력한다.

다음에, 클록 신호(CLK)를 입력한다. 클록 신호(CLK)는 NAND회로(109)의 한쪽 입력 단자에 입력된다. 이 때, NAND회로(109)의 다른 쪽 입력 단자에는 제 2 제어 신호(OS-WE)가 인버터 회로(107)에 의해 반전된 신호, 즉 H레벨의 신호가 입력된다. 그러므로, NAND회로(109)의 출력 단자로부터는 클록 신호(CLK)가 반전된 신호가 출력된다. NAND회로로부터 출력된 데이터는 휘발성 FF(103)의 클록 입력 단자(ck2)에 입력되어, 휘발성 FF(103)는 데이터를 저장하거나 출력한다.

클록 신호(CLK)가 H레벨이 되었을 때, 휘발성 FF(103)는 입력 단자(D2)에 입력되어 있는 데이터를 저장한다. 이 때, 휘발성 FF(103)의 입력 단자(D2)에 입력되어 있는 데이터는 선택 회로(105)를 통하여 비휘발성 FF(101)가 출력한 데이터이다.

비휘발성 FF(101)가 출력하는 데이터는 휴지 상태로 이행할 때, 휘발성 FF(103)로부터 이동한 데이터이다. 즉, 여기서 휘발성 FF(103)에는 휴지 상태로 이행하기 직전에 유지한 데이터가 저장되어, 휴지 상태 이전의 상태로 복원되었다는 말이다.

다음의 제 6 기간(도 4b에 도시한 기간c)에서는 선택 회로(105)로부터 외부 입력 데이터(IN)를 휘발성 FF(103)에 입력함으로써, 반도체 회로의 통상 동작을 재개시킨다.

우선 제 6 기간은 제 1 제어 신호(OS-RD)에 L레벨의 신호를 입력한다. 제 1 제어 신호(OS-RD)에 L레벨의 신호가 입력됨으로써, 선택 회로(105)는 외부 입력 데이터(IN)를 출력하게 된다.

따라서, 휘발성 FF(103)의 입력 단자에는 외부 입력 데이터(IN)가 입력되고, 클록 입력 단자(ck2)에 입력되는 신호에 따라 외부 출력 데이터(OUT)를 출력한다.

상술한 바와 같이 하여, 본 실시형태의 반도체 회로는 통상 동작시에는 고속으로 구동할 수 있는 휘발성 FF를 사용하여 데이터를 저장하거나 출력하고, 휴지 상태로 이행할 때, 휘발성 FF에 저장되어 있는 데이터를 비휘발성 FF로 이동하고 나서 전원을 꺼서, 전력 공급을 정지하는 동안은 비휘발성 FF에 데이터를 유지시킨다. 또한, 휴지 상태로부터 복귀할 때는 비휘발성 FF에 유지된 데이터를 휘발성 FF로 이동함으로써, 휘발성 FF를 휴지 상태로 이행하기 전의 상태로 복원시키고 나서 통상 동작을 실시하게 한다.

본 발명의 집적 회로는 상술한 반도체 회로를 복수 구비한 집적 회로이다. 예를 들어, 본 실시형태에 제시된 반도체 회로를 복수 배치시켜 데이터를 유지하는 레지스터나 이들을 기본 요소로서 적층한 메모리 등이다. 상기 복수의 반도체 회로 각각이 상술한 동작을 하게 함으로써, 휴지 상태로 이행할 때 FF마다 데이터를 이동시키면 좋고, 단시간으로 데이터 이동을 완료하고 휴지 상태로 신속하게 이행할 수 있다.

따라서, 본 실시형태에 제시된 반도체 회로를 사용함으로써, 신속하게 휴지 상태로 이행하고 휴지 상태로부터 복귀를 할 수 있는 집적 회로를 제공할 수 있다. 동작 속도를 저하시키지 않으면서 소비 전력을 저감시킬 수 있는 집적 회로를 제공할 수 있다. 또한, 상기 집적 회로의 구동 방법을 제공할 수 있다.

본 실시형태는 다른 실시형태와 조합할 수 있다.

(실시형태 2)

본 실시형태에서는 실시형태 1에 제시된 비휘발성 FF의 회로 구성에 대해서 제시한다. 도 2는 비휘발성 FF의 회로 구성의 일례를 도시한 것이다.

비휘발성 FF는 기억 회로와 연산부를 갖는다. 도 2에 도시한 비휘발성 FF(200)는 기억 회로로서 반도체층에 산화물 반도체를 갖는 트랜지스터(219) 및 유지 용량(221)을 갖고, 연산부에 제 1 인버터 회로(203), 제 2 인버터 회로(209), 제 1 아날로그 스위치(211), 제 2 아날로그 스위치(213), 제 1 래치 회로(220), 및 제 2 래치 회로(230)를 갖는다.

트랜지스터(219)는 게이트 전극, 제 1 전극, 제 2 전극을 구비하고, 반도체층에 산화물 반도체를 갖는 트랜지스터이다. 트랜지스터(219)의 채널 형성 영역은 고순도화된 산화물 반도체를 포함한 것이므로 오프 전류가 현저히 낮다는 특성을 갖는다.

트랜지스터(219)의 게이트 전극은 비휘발성 FF(200)의 클록 입력 단자(ck1)와 전기적으로 접속되고, 제 2 제어 신호(OS-WE)가 입력된다. 트랜지스터(219)의 제 1 전극은 제 1 아날로그 스위치(211)와 전기적으로 접속되며, 트랜지스터(219)의 제 2 전극은 유지 용량(221)의 제 1 전극 및 제 1 인버터 회로(203)의 입력 단자와 전기적으로 접속된다.

유지 용량(221)은 제 1 전극 및 제 2 전극을 갖는다. 유지 용량(221)의 제 1 전극은 트랜지스터(219)의 제 2 전극 및 제 1 인버터 회로(203)의 입력 단자와 전기적으로 접속된다. 유지 용량(221)의 제 2 전극은 접지된다.

반도체층에 산화물 반도체를 갖는 트랜지스터(219)의 제 2 전극 및 유지 용량(221)의 제 1 전극은 전하가 유지되는 노드를 구성한다.

제 1 인버터 회로(203)는 상기 노드에 전기적으로 접속된 게이트 전극을 구비한 트랜지스터를 갖는다. 상기 트랜지스터의 게이트 전극, 반도체층에 산화물 반도체를 갖는 트랜지스터(219)의 제 2 전극 및 유지 용량(221)의 제 1 전극에 의해 노드가 형성됨으로써, 전력 공급이 정지되더라도 유지 용량(221)에 전하를 보존할 수 있다. 제 1 인버터 회로(203)의 출력 단자는 제 1 래치 회로(220)의 입력 단자와 전기적으로 접속된다.

또한, 제 1 인버터 회로(203)에 포함된 트랜지스터는 반도체층에 산화물 반도체를 사용할 필요는 없다. 비휘발성 FF(200)에 있어서, 트랜지스터(219) 이외의 트랜지스터는 데이터의 유지에 상관없기 때문에, 실리콘 등 고속으로 구동할 수 있는 트랜지스터를 사용하는 것이 바람직하다.

제 1 래치 회로(220)는 제 3 인버터 회로(205) 및 NAND회로(215)를 갖는다. 제 1 래치 회로(220)의 입력 단자는 제 1 인버터 회로(203)의 출력 단자와 전기적으로 접속되고, 제 1 래치 회로(220)의 출력 단자는 제 2 아날로그 스위치(213)와 전기적으로 접속된다. 제 3 인버터 회로(205)는 클록 입력 단자(ck1)로부터의 신호에 따라 동작하는 클록드 인버터 회로이다. 그러므로, 제 1 래치 회로는 클록 신호와 동기하여 동작하기 때문에, 더 정확하게 데이터를 입력 및 출력할 수 있다. 또한, 제 3 인버터 회로(205)로서는 클록 신호와 동기하는 기능을 갖지 않는 통상의 인버터 회로를 사용할 수도 있다.

제 2 래치 회로(230)는 제 4 인버터 회로(207) 및 NAND회로(217)를 갖는다. 제 2 래치 회로(230)의 입력 단자는 제 2 아날로그 스위치(213)와 전기적으로 접속되고, 제 2 래치 회로(230)의 출력 단자는 제 2 인버터 회로(209)의 입력 단자와 전기적으로 접속된다. NAND회로(217)는 클록드 NAND회로이다.

또한, 본 실시형태의 비휘발성 FF(200)는 리셋 입력 단자(reset)를 갖는다. NAND회로(215)의 한쪽 입력 단자 및 NAND회로(217)의 한쪽 입력 단자는 비휘발성 FF(200)의 리셋 입력 단자(reset)와 전기적으로 접속되고, 제 1 래치 회로(220) 및 제 2 래치 회로(230)에 리셋 신호(RESET)를 입력한다. 리셋 신호(RESET)로서 L레벨의 신호가 입력되면, 래치 회로 내에 유지된 데이터를 바꿀 수 있다. 그러므로, 클록 타이밍과 관계없이 임의의 타이밍으로 비휘발성 FF(200)의 데이터를 리셋할 수 있다.

또한, 리셋 신호(RESET)에는 리셋할 때를 제외하고는 H레벨의 신호를 입력한다. 리셋 신호로서 H레벨의 신호가 입력되는 동안 NAND회로(215) 및 NAND회로(217)는 각각 다른 쪽 입력 단자에 입력된 데이터를 반전하여 출력하는 동작을 한다.

제 1 래치 회로(220)에 입력된 데이터는 NAND회로(215)에 의해 반전되고 나서 제 2 아날로그 스위치(213)에 출력된다. 이와 동시에 NAND회로(215)에 의해 반전된 데이터는 제 3 인버터 회로(205)에도 입력되고, 제 3 인버터 회로(205)에 의해 다시 반전되어 원래의 데이터와 같은 값이 된다. 제 3 인버터 회로(205)에 의해 반전된 데이터는 NAND회로(215)에 다시 입력되어, 같은 동작을 반복한다. 이와 같이 하여 제 1 래치 회로(220)는 입력된 데이터를 피드백함으로써 데이터를 유지한다. 제 2 래치 회로도 마찬가지로 하여 데이터를 유지한다.

제 2 인버터 회로(209)의 입력 단자는 제 2 래치 회로(230)의 출력 단자와 전기적으로 접속되고, 제 2 인버터 회로(209)의 출력 단자는 출력 단자(Q1)와 전기적으로 접속되고, 출력 데이터(out)를 출력한다.

제 1 아날로그 스위치(211) 및 제 2 아날로그 스위치(213) 각각은 제 1 단자와 제 2 단자와 제어 단자를 갖는다. 제 1 아날로그 스위치(211) 및 제 2 아날로그 스위치(213)는 제어 단자에 입력된 신호가 H레벨의 신호일 때, 제 1 단자로부터 제 2 단자로 전류를 흘리는 온 상태가 되고, 제어 단자에 입력된 신호가 L레벨의 신호일 때, 제 1 단자로부터 제 2 단자로 전류가 흐르는 것을 차단하는 오프 상태가 된다. 제 1 아날로그 스위치(211)의 제 1 단자는 입력 단자(D1)와 전기적으로 접속되어 입력 데이터(in)가 입력되고, 제 2 단자는 반도체층에 산화물 반도체를 갖는 트랜지스터(219)의 제 1 전극과 전기적으로 접속된다. 제 1 아날로그 스위치(211)의 제어 단자는 클록 입력 단자(CLK)와 전기적으로 접속되고, 제 2 제어 신호(OS-WE)가 입력된다. 제 2 아날로그 스위치(213)의 제 1 단자는 제 1 래치 회로(220)의 출력 단자와 전기적으로 접속되고, 제 2 아날로그 스위치(213)의 제 2 단자는 제 2 래치 회로(230)의 입력 단자와 전기적으로 접속된다. 제 2 아날로그 스위치(213)의 제어 단자는 제 5 인버터 회로(201)와 전기적으로 접속된다.

제 5 인버터 회로(201)는 클록 입력 단자(ck1)와 전기적으로 접속되고, 제 2 제어 신호(OS-WE)가 입력된다. 제 2 제어 신호(OS-WE)는 제 5 인버터 회로(201)에 의해 반전된 후, 제 2 아날로그 스위치(213) 및 NAND회로(217)에 입력된다.

제 1 아날로그 스위치(211) 및 제 2 아날로그 스위치(213)는 제 2 제어 신호(OS-WE)에 의해 온과 오프를 전환시킨다. 구체적으로는 제 2 제어 신호(OS-WE)가 H레벨의 신호일 때, 제 1 아날로그 스위치(211)에는 H레벨의 신호가 입력되어 온된다. 이 때, 제 2 아날로그 스위치(213)는 제 5 인버터 회로(201)에 의해 반전된 L레벨의 신호가 입력되어 오프된다. 한편, 제 2 제어 신호가 L레벨의 신호일 때는 제 1 아날로그 스위치(211)가 오프되고, 제 2 아날로그 스위치(213)가 온된다. 제 1 아날로그 스위치(211) 및 제 2 아날로그 스위치(213)에 항상 다른 신호가 입력되기 때문에, 둘 중 하나가 온 상태라면 다른 하나는 반드시 오프 상태가 되고 양쪽 모두가 동시에 온 상태가 되지 않는다.

다음에, 비휘발성 FF(200)에 데이터를 저장하고(도 4a에 도시한 기간c), 전력 공급이 정지되더라도 데이터를 유지하고(도 4a에 도시한 기간d), 전원을 다시 켜서(도 4b에 도시한 기간a) 데이터를 출력하는(도 4b에 도시한 기간b) 일련의 동작에 대해서 설명하기로 한다.

우선, 비휘발성 FF(200)에 데이터를 저장하는 방법에 대해서 설명하기로 한다. 또한, 본 실시형태에서는 입력 데이터(in) 및 출력 데이터(out)에 대해서는 실시형태 1에 제시된 데이터가 입출력되는 것으로 하여 그 자세한 설명은 생략한다.

비휘발성 FF(200)에 데이터를 저장할 때, 우선 제 2 제어 신호(OS-WE)로서 H레벨의 신호를 입력한다(도 4a에 도시한 기간c). 제 2 제어 신호(OS-WE)로서 H레벨의 신호를 입력하면, 제 2 아날로그 스위치(213)에는 제 5 인버터 회로(201)에 의해 반전된 L레벨의 신호가 입력된다. L레벨의 신호가 입력되면, 제 2 아날로그 스위치(213)는 오프되어, 제 2 래치 회로(230)에는 데이터가 입력되지 않는다. 한편, 제 1 아날로그 스위치(211)에는 H레벨의 신호가 입력되어, 온 상태가 된다.

또한, 이와 동시에 트랜지스터(219)의 게이트 전극에도 H레벨의 신호가 입력된다. 트랜지스터(219)는 산화물 반도체를 반도체층에 사용한 트랜지스터이며, N채널형 트랜지스터이다. 따라서, 이 때 트랜지스터(219)는 온 상태가 되어, 제 1 아날로그 스위치(211)를 통과한 입력 데이터(in)가 트랜지스터(219)를 통하여 유지 용량(221) 및 제 1 인버터 회로(203)에 입력된다.

유지 용량(221)에 입력 데이터가 입력되면, 입력 데이터(in)가 유지된다.

제 1 인버터 회로(203)에 데이터가 입력되면, 입력된 데이터를 반전하여 제 1 래치 회로(220)에 출력한다.

제 1 래치 회로(220)에 입력된 데이터는 NAND회로(215)에 의해 반전되고 나서 제 2 아날로그 스위치(213)에 출력된다. 그러나, 이 때 제 2 아날로그 스위치(213)는 오프 상태이기 때문에, 제 2 래치 회로(230)에는 데이터가 입력되지 않는다.

이와 동시에 NAND회로(215)에 의해 반전된 데이터는 제 3 인버터 회로(205)에도 입력되고, 제 3 인버터 회로(205)에 의해 다시 반전되어 원래의 데이터와 같은 값이 된다. 제 3 인버터 회로(205)에 의해 반전된 데이터는 NAND회로(215)에 다시 입력되고 같은 동작을 반복한다. 이와 같이 하여 제 1 래치 회로(220)는 입력한 데이터를 피드백함으로써 데이터를 유지한다.

이와 같이 제 1 아날로그 스위치(211)를 온 상태로 하고 제 2 아날로그 스위치(213)를 오프 상태로 하여, 제 1 래치 회로 내에 데이터가 유지된 상태를 "비휘발성 FF에 데이터를 저장한 상태"라고 부른다.

한편, 제 1 아날로그 스위치(211)를 오프 상태로 하고, 제 2 아날로그 스위치(213)를 온 상태로 하여 제 1 래치 회로(220), 제 2 래치 회로(230), 제 2 인버터 회로(209) 및 비휘발성 FF(200)의 출력 단자(Q1)가 도통하여 비휘발성 FF(200)가 신호를 출력하는 상태를 "비휘발성 FF가 데이터를 출력하는 상태"라고 부른다.

다음에, 제 2 제어 신호(OS-WE)로서 L레벨의 신호를 입력한다(도 4a에 도시한 기간d). 제 2 제어 신호로서 L레벨의 신호가 입력되면, 제 1 아날로그 스위치(211) 및 트랜지스터(219)는 오프된다. 트랜지스터(219)가 오프되면, 트랜지스터의 제 2 전극과 유지 용량의 제 1 전극으로 구성된 노드, 및 제 1 인버터 회로(203)의 입력 단자인 트랜지스터의 게이트 전극이 전기적으로 절연된 부유 상태가 된다.

반도체층에 산화물 반도체를 사용한 트랜지스터(219)의 오프 전류는 실리콘 반도체 등으로 형성되는 트랜지스터의 10만분의 1 이하이기 때문에, 트랜지스터(219)의 누설 전류에 기인한 노드에 축적된 전하의 소실은 무시해도 될 정도로 적다. 즉, 반도체층에 산화물 반도체를 사용한 트랜지스터(219)에 의해, 유지 용량(221)에 축적된 전하가 소실되지 않고, 전력이 공급되지 않아도 신호를 유지할 수 있는 비휘발성 FF를 실현할 수 있다.

예를 들어, 실온에서의 트랜지스터(219)의 오프 전류가 10zA(1zA(젭토 암페어)는 1×10^－21A) 이하이며, 유지 용량(221)의 용량값이 10fF 정도인 경우에는 적어도 10⁴초 이상의 데이터 유지가 가능하다. 또한, 상기 유지 시간이 트랜지스터 특성이나 용량값에 따라 변동되는 것은 물론이다.

이와 같이 부유 상태의 노드에 전하가 유지되고 있기 때문에, 반도체 회로의 전원을 꺼도 비휘발성 FF(200)는 데이터를 유지할 수 있다. 따라서, 이 때 반도체 회로의 전원을 끈다.

이때, 제 2 아날로그 스위치(213)의 제어 단자에는 H레벨의 신호가 입력되어 있으며, 온되어서 제 1 래치 회로(220) 및 제 2 래치 회로(230)가 도통된다. 그러나, 논리 회로에 대한 전력 공급이 정지되기 때문에, 제 1 래치 회로(220)가 유지하고 있는 데이터는 제 2 래치 회로(230)에 입력되지 않는다. 또한, 제 1 래치 회로(220)에 유지된 데이터는 제 1 래치 회로(220)가 갖는 NAND회로(215) 및 제 3 인버터 회로(205)의 누설 전류에 의해 소실되기 때문에, 제 1 래치 회로(220)에 유지된 데이터는 소실된다.

다음에, 비휘발성 FF(200)에 저장된 데이터를 출력하는 동작에 대해서 설명하기로 한다.

반도체 회로의 전원을 다시 켜서 비휘발성 FF(200) 내의 논리 회로에 대한 전력 공급을 재개한다(도 4b에 도시된 기간a).

논리 회로에 전력이 공급되면, 비휘발성 FF(200) 내의 논리 회로가 동작을 개시한다. 이때, 제 2 제어 신호(OS-WE)는 L레벨이 유지되기 때문에, 제 1 아날로그 스위치는 오프 상태이며 입력 데이터는 입력되지 않는다.

따라서, 유지 용량(221)에 유지된 데이터가 제 1 인버터 회로(203)에 입력된다. 유지 용량(221)은 전원이 꺼져 있는 상태라도 입력 데이터(in)를 유지했기 때문에, 이 때 제 1 인버터 회로(203)에 입력되는 데이터는 휴지 상태로 이행하기 전의 입력 데이터(in)와 동등한 데이터이다.

또한, 제 1 인버터 회로(203)에 의해 반전된 데이터가 제 1 래치 회로(220)에 입력되고, 제 1 래치 회로(220)의 NAND회로(215)에 의해 반전되어 출력된다.

이때, 제 2 아날로그 스위치(213)가 온 상태이기 때문에, 제 1 래치 회로(220)로부터 제 2 래치 회로(230)에 데이터가 출력된다. 데이터는 제 2 래치 회로(230)에 의해 반전된 후, 제 2 인버터 회로(209)에 의해 반전되어, 비휘발성 FF(200)의 출력 단자로부터 출력된다.

비휘발성 FF(200)로부터 출력되는 출력 데이터(out)는 비휘발성 FF에 입력된 입력 데이터가 제 1 인버터 회로(203), 제 1 래치 회로(220), 제 2 래치 회로(230) 및 제 2 인버터 회로(209)에 의해 총 4번 반전된 데이터이다. 따라서, 출력 데이터(out)는 비휘발성 FF(200)에 입력된 입력 데이터(in)와 같은 값이 된다.

상술한 방법이 비휘발성 FF에 입력 데이터가 저장되고, 전력 공급을 정지하더라도 입력 데이터를 유지하고, 전원을 다시 켰을 때, 입력 데이터와 같은 값의 출력 데이터가 출력되는 방법이다.

또한, 본 실시형태에서는 비휘발성 FF의 기억부로서 반도체층에 산화물 반도체를 갖는 트랜지스터 및 유지 용량을 조합한 구성으로 하였지만, 본 발명의 비휘발성 FF가 갖는 기억 회로는 이것에 한정되지 않고, EPROM(Electrically Programmable Read Only Memory), EEPROM(Electrically Erasable and Programmable Read Only Memory), 플로팅 게이트, 강유전체 메모리(FeRAM), 자기 메모리(MRAM), 상변화 메모리(PRAM), 저항 변화 메모리(ReRAM), 원자 스위치(Atom Switch) 등의 비휘발성 메모리로서 기능하는 것이라면 좋다.

전력 공급을 정지하더라도 데이터를 유지할 수 있는 비휘발성 FF를 휘발성 FF마다 제작함으로써, 휴지 상태로 이행할 때의 데이터의 이동 및 휴지 상태로부터 복귀할 때의 데이터의 복원이 단시간으로 완료되고, 빈번하게 휴지 상태로 이행할 수 있기 때문에, 소비 전력이 저감된 반도체 회로를 제공할 수 있다.

본 실시형태에 제시된 비휘발성 FF를 실시형태 1에 제시된 반도체 회로에 사용함으로써, 휴지 상태로 신속하게 이행할 수 있는 집적 회로를 제공할 수 있다. 또는, 단시간으로 휴지 상태로부터 복귀시킴으로써, 동작 속도를 저하시키지 않으면서 소비 전력을 저감시킬 수 있는 반도체 회로를 제공할 수 있다. 또한, 상기 집적 회로의 구동 방법을 제공할 수 있다.

본 실시형태는 다른 실시형태와 조합할 수 있다.

(실시형태 3)

본 실시형태에서는 본 발명의 일 형태에 따른 집적 회로의 구성 및 제작 방법에 대해서 도 5a 내지 도 9c를 사용하여 설명하기로 한다.

도 5c는 본 실시형태에 제시되는 반도체 회로의 회로 구성을 도시한 것이다. 본 실시형태의 반도체 회로는 산화물 반도체를 반도체층에 사용한 트랜지스터(562)와, 산화물 반도체 이외의 재료를 반도체층에 사용한 트랜지스터(560)와, 유지 용량(564)을 갖는다. 본 실시형태에 제시되는 반도체 회로는 실시형태 1 및 실시형태 2에 제시된 집적 회로 또는 반도체 회로의 일부를 도시한 것이다. 예를 들어, 트랜지스터(562), 유지 용량(564) 및 트랜지스터(560) 각각은 도 2에 도시한 비휘발성 FF(200)가 갖는 트랜지스터(219), 유지 용량(221), 제 1 인버터 회로(203)가 갖는 트랜지스터에 사용할 수 있다.

도 5c에 도시한 반도체 회로에 있어서, 반도체층에 산화물 반도체를 사용한 트랜지스터(562)를 반도체층에 실리콘을 사용한 트랜지스터(560) 위에 적층한 구성, 및 그 제작 방법에 대해서 설명하기로 한다. 트랜지스터를 적층함으로써, 회로의 평면 면적이 축소되어 고집적화가 가능하게 된다.

<반도체 장치의 단면 구성 및 평면 구성>

도 5a 내지 도 5c는 반도체 회로의 구성의 일례를 도시한 것이다. 도 5a에는 반도체 회로의 단면을 도시하였고, 도 5b에 반도체 회로의 상면을 도시하였다. 여기서, 도 5a는 도 5b의 A1-A2 부분 및 B1-B2 부분의 단면에 상당한다. 도 5a 및 도 5b에 도시한 반도체 회로는 하부에 제 1 반도체 재료를 사용한 트랜지스터(560)를 갖고, 상부에 제 2 반도체 재료를 사용한 트랜지스터(562)를 갖는다. 여기서, 제 1 반도체 재료와 제 2 반도체 재료는 상이한 재료인 것이 바람직하다. 예를 들어, 제 1 반도체 재료에 고속으로 동작하기 용이하고 산화물 반도체 이외인 재료를 사용하여, 휘발성 FF 및 비휘발성 FF의 연산부에 구비되는 트랜지스터를 제작한다. 또한, 제 2 반도체 재료를 오랜 시간 동안 전하를 유지할 수 있는 산화물 반도체로 함으로써, 비휘발성 FF의 기억 회로가 갖는 트랜지스터를 제작할 수 있다.

제 1 반도체 재료로서는, 예를 들어 실리콘, 게르마늄, 실리콘게르마늄, 탄화실리콘, 또는 갈륨비소 등을 사용할 수 있고, 단결정 반도체를 사용하는 것이 바람직하다. 이 외에 유기 반도체 재료 등을 사용하여도 좋다. 본 실시형태에서는 실리콘을 사용한다.

또한, 상기 트랜지스터는 모두 N채널형 트랜지스터인 것으로서 설명하지만, P채널형 트랜지스터를 사용할 수 있는 것은 물론이다. 또한, 개시된 발명의 기술적인 본질은 정보를 유지하기 위해서 산화물 반도체와 같은 오프 전류를 충분히 저감시킬 수 있는 반도체 재료를 트랜지스터(562)에 사용하는 점에 있기 때문에, 반도체 장치에 사용되는 재료나 반도체 장치의 구조 등, 반도체 장치의 구체적인 구성을 여기서 기재하는 것에 한정할 필요는 없다.

도 5a 내지 도 5c에 도시한 트랜지스터(560)는 반도체 재료(예를 들어, 실리콘 등)를 포함한 기판(500)에 형성된 채널 형성 영역(516)과, 채널 형성 영역(516)을 사이에 끼우도록 형성된 불순물 영역(520)과, 불순물 영역(520)에 접촉한 금속 화합물 영역(524)과, 채널 형성 영역(516) 위에 형성된 게이트 절연층(508)과, 게이트 절연층(508) 위에 형성된 게이트 전극(510)을 갖는다. 또한, 도면에 소스 전극이나 드레인 전극을 명확히 도시하지 않는 경우가 있지만, 편의상 이러한 상태를 포함하여 트랜지스터라고 부를 경우가 있다. 또한, 이 경우에는 트랜지스터의 접속 관계를 설명하기 위해서 소스 영역이나 드레인 영역을 포함하여 소스 전극이나 드레인 전극이라고 표현할 경우가 있다. 즉, 본 명세서에서 소스 전극이라고 기재한 경우에는 소스 영역이 포함될 수 있다. 또한, 드레인 전극이라는 기재에는 드레인 영역이 포함될 수 있다.

트랜지스터(560)의 금속 화합물 영역(524)의 일부에 전극(526)이 접속된다. 여기서, 전극(526)은 트랜지스터(560)의 소스 전극이나 드레인 전극으로서 기능한다. 또한, 기판(500) 위에는 트랜지스터(560)를 둘러싸도록 소자 분리 절연층(506)이 형성되고, 트랜지스터(560) 위에 절연층(528) 및 절연층(530)이 형성된다. 또한, 고집적화를 실현하기 위해서는, 도 5a에 도시한 바와 같이, 트랜지스터(560)가 사이드월 절연층을 갖지 않는 구성으로 하는 것이 바람직하다. 한편, 트랜지스터(560)의 특성을 중요시하는 경우에는, 게이트 전극(510)의 측면에 사이드월 절연층을 형성하고, 그 사이드월 절연층과 중첩한 영역에 형성된 불순물 농도가 상이한 영역을 포함하여 불순물 영역(520)을 형성하여도 좋다.

도 5a 내지 도 5c에 도시한 트랜지스터(562)는 절연층(530) 위에 형성된 소스 전극 또는 드레인 전극(542a) 및 소스 전극 또는 드레인 전극(542b)과, 소스 전극 또는 드레인 전극(542a) 및 소스 전극 또는 드레인 전극(542b)과 전기적으로 접속된 산화물 반도체층(544)과, 소스 전극 또는 드레인 전극(542a), 소스 전극 또는 드레인 전극(542b), 및 산화물 반도체층(544)을 덮는 게이트 절연층(546)과, 게이트 절연층(546) 위에 산화물 반도체층(544)과 중첩되도록 형성된 게이트 전극(548a)과, 소스 전극 또는 드레인 전극(542a)과 산화물 반도체층(544)과의 사이에 있고 게이트 전극(548a)의 일부와 중첩된 영역에 형성된 절연층(543a)과, 소스 전극 또는 드레인 전극(542b)과 산화물 반도체층(544)과의 사이에 있고 게이트 전극(548a)의 일부와 중첩된 영역에 형성된 절연층(543b)을 갖는다. 또한, 소스 전극 또는 드레인 전극과, 게이트 전극 사이의 용량을 저감시키기 위해서는 절연층(543a) 및 절연층(543b)을 형성하는 것이 바람직하지만, 절연층(543a) 및 절연층(543b)을 형성하지 않는 구성으로 할 수도 있다.

산화물 반도체층(544)의 수소 농도는 5×10¹⁹atoms/cm³ 이하, 바람직하게는 5×10¹⁸atoms/cm³ 이하, 더 바람직하게는 5×10¹⁷atoms/cm³ 이하로 하면 좋다. 또한, 상술한 산화물 반도체층(544) 내의 수소 농도는 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectroscopy)에 의해 측정된다. 이와 같이, 수소 농도가 충분히 저감되고 산소가 충분히 공급됨으로써, 산소 결핍에 기인한 에너지갭 내의 결함 준위가 저감된 산화물 반도체층(544)에서는 캐리어 농도를 저감하기 용이하다. 예를 들어, 캐리어 농도가 1×10¹²/cm³ 미만, 바람직하게는 1×10¹¹/cm³ 미만, 더 바람직하게는 1.45×10¹⁰/cm³ 미만이 된다.

또한, 산화물 반도체층 내에 함유된, Li, Na 등의 알칼리 금속, 및 Ca 등의 알칼리 토금속 등의 불순물은 저감되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체층 내에 함유된 이들 불순물의 농도가 2×10¹⁶/cm³ 이하, 바람직하게는 1×10¹⁵/cm³ 이하인 것이 바람직하다. 이들 금속 원소는 전기 음성도가 작고, 산화물 반도체층 내의 산소와 결합하기 쉽기 때문에, 산화물 반도체층 내에 캐리어 패스가 형성되어 저저항화(N형화)될 우려가 있다.

또한, 도 5a 내지 도 5c에 도시한 트랜지스터(562)에서는, 미세화(微細化)에 기인하여 소자들 사이에 생기는 누설 전류를 억제하기 위해서 섬 형상으로 가공된 산화물 반도체층(544)을 사용하지만, 섬 형상으로 가공되지 않는 구성을 채용하여도 좋다. 산화물 반도체층(544)을 섬 형상으로 가공하지 않는 경우에는, 가공할 때의 에칭에 기인한 산화물 반도체층(544)의 오염을 방지할 수 있다.

도 5a 내지 도 5c에 도시한 유지 용량(564)은 소스 전극 또는 드레인 전극(542a), 산화물 반도체층(544), 게이트 절연층(546), 및 전극(548b)으로 구성된다. 즉, 소스 전극 또는 드레인 전극(542a)은 유지 용량(564)의 한쪽 전극으로서 기능하고, 전극(548b)은 유지 용량(564)의 다른 쪽 전극으로서 기능한다.

또한, 도 5a 내지 도 5c에 도시한 유지 용량(564)에서는 산화물 반도체층(544)과 게이트 절연층(546)을 적층시킴으로써 소스 전극 또는 드레인 전극(542a)과 전극(548b) 사이의 절연성을 충분히 확보할 수 있다. 물론, 충분한 용량을 확보하기 위해서 산화물 반도체층(544)을 갖지 않는 구성의 유지 용량(564)을 채용하여도 좋다. 또한, 절연층(543a)과 마찬가지로 형성된 절연층을 갖는 구성의 유지 용량(564)을 채용하여도 좋다. 또한, 용량이 필요없는 경우에는 유지 용량(564)을 형성하지 않는 구성으로 할 수도 있다.

또한, 트랜지스터(562) 및 유지 용량(564)에서 소스 전극 또는 드레인 전극(542a), 및 소스 전극 또는 드레인 전극(542b)의 단부는 테이퍼인 것이 바람직하다. 이 이유는 소스 전극 또는 드레인 전극(542a), 소스 전극 또는 드레인 전극(542b)의 단부를 테이퍼로 함으로써, 산화물 반도체층(544)의 피복성을 향상시켜, 단절(disconnection)을 방지할 수 있기 때문이다. 여기서, 테이퍼 각은 예를 들어, 30° 이상 60° 이하로 한다. 또한, 테이퍼 각이란 테이퍼 형상을 갖는 층(예를 들어, 소스 전극 또는 드레인 전극(542a))을 그 단면(기판의 표면과 직교하는 면)에 수직인 방향으로부터 관찰하였을 때, 상기 층의 측면과 바닥면이 이루는 경사 각도를 가리킨다.

본 실시형태에서는, 트랜지스터(562) 및 유지 용량(564)이 트랜지스터(560)와 중첩되도록 형성된다. 이와 같은 평면 레이아웃을 채용함으로써 고집적화가 가능하다. 예를 들어, 본 발명의 일 형태인 반도체 회로에 있어서, 비휘발성 FF의 기억 회로가 갖는 산화물 반도체를 사용한 트랜지스터 및 유지 용량을 휘발성 FF 또는 비휘발성 FF의 연산부가 갖는 트랜지스터와 중첩함으로써, 산화물 반도체를 사용한 트랜지스터 및 유지 용량을 휘발성 FF 또는 비휘발성 FF의 연산부가 갖는 트랜지스터 옆에 배치한 회로 구성과 비교하여 평면 면적을 축소할 수 있다. 따라서, 본 발명의 일 형태인 집적 회로를 고집적화시킬 수 있다.

트랜지스터(562) 및 유지 용량(564) 위에는 절연층(550)이 형성되고, 절연층(550) 위에는 절연층(552)이 형성된다. 그리고, 게이트 절연층(546), 절연층(550), 절연층(552) 등에 형성된 개구에는 전극(554)이 형성되고, 절연층(552) 위에는 전극(554)과 접속되는 배선(556)이 형성된다. 또한, 개시된 발명은 이것에 한정되지 않는다.

<반도체 장치의 제작 방법>

다음에, 상기 반도체 장치의 제작 방법의 일례에 대해서 설명하기로 한다. 이하에서는, 우선 하부 트랜지스터(560)의 제작 방법에 대해서 도 6a 내지 도 7d를 참조하여 설명하고, 그 후 상부 트랜지스터(562) 및 유지 용량(564)의 제작 방법에 대해서 도 8a 내지 도 9c를 참조하여 설명하기로 한다.

<하부 트랜지스터의 제작 방법>

우선, 반도체 재료를 함유한 기판(500)을 준비한다(도 6a 참조). 반도체 재료를 함유한 기판(500)으로서는, 실리콘이나 탄화실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수 있다. 여기서는, 반도체 재료를 함유한 기판(500)으로서, 단결정 실리콘 기판을 사용하는 경우의 일례에 대해서 나타내기로 한다. 또한, 일반적으로는 "SOI 기판"은 절연 표면 위에 실리콘 반도체층이 형성된 구성을 갖는 기판을 말하지만, 본 명세서 등에 있어서는, 절연 표면 위에 실리콘 이외의 재료로 이루어진 반도체층이 형성된 구성을 갖는 기판도 포함한다. 즉, "SOI 기판"이 갖는 반도체층은 실리콘 반도체층에 한정되지 않는다. 또한, SOI 기판에는 유리 기판 등의 절연 기판 위에 절연층을 개재(介在)하여 반도체층이 형성된 구성도 포함된다.

반도체 재료를 함유한 기판(500)으로서, 특히 실리콘 등의 단결정 반도체 기판을 사용하면, 반도체 장치의 판독 동작을 고속화할 수 있기 때문에 적합하다.

기판(500) 위에는 소자 분리 절연층을 형성하기 위한 마스크가 되는 보호층(502)을 형성한다(도 6a 참조). 보호층(502)으로서는, 예를 들어 산화실리콘이나 질화실리콘, 산화질화실리콘 등을 재료로 하는 절연층을 사용할 수 있다. 또한, 이 공정의 전후에서, 트랜지스터의 임계값 전압을 제어하기 위해서 N형 도전성을 부여하는 불순물 원소나 P형 도전성을 부여하는 불순물 원소를 기판(500)에 첨가하여도 좋다. 반도체가 실리콘인 경우에는, N형 도전성을 부여하는 불순물로서는, 예를 들어 인이나 비소 등을 사용할 수 있다. 또한, P형 도전성을 부여하는 불순물로서는, 예를 들어 붕소, 알루미늄, 갈륨 등을 사용할 수 있다.

다음에, 상기 보호층(502)을 마스크로 하여 에칭하여, 보호층(502)으로 덮이지 않은 영역(노출된 영역)의 기판(500)의 일부를 제거한다(도 6b 참조). 상기 에칭에는 드라이 에칭을 이용하는 것이 바람직하지만, 웨트 에칭을 이용하여도 좋다. 에칭 가스나 에칭액은 피에칭 재료에 따라 적절히 선택할 수 있다.

다음에, 반도체 영역(504)을 덮도록 절연층을 형성하고, 반도체 영역(504)과 중첩된 영역의 절연층을 선택적으로 제거함으로써, 소자 분리 절연층(506)을 형성한다. 상기 절연층은 산화실리콘이나 질화실리콘, 산화질화실리콘 등을 사용하여 형성된다. 절연층의 제거 방법으로서는, CMP(화학적기계적 연마) 등의 연마 처리나 에칭 처리 등이 있지만, 이들 중 어느 방법을 이용하여도 좋다. 이로써, 다른 반도체 영역과 분리된 반도체 영역(504)이 형성된다. 또한, 반도체 영역(504)을 형성한 후, 또는 소자 분리 절연층(506)을 형성한 후에 상기 보호층(502)을 제거한다.

또한, 소자 분리 절연층(506)의 형성 방법으로서, 절연층을 선택적으로 제거하는 방법 이외에, 산소를 주입함으로써 절연성 영역을 형성하는 방법 등을 이용할 수도 있다.

다음에, 반도체 영역(504) 표면에 절연층을 형성하고, 상기 절연층 위에 도전 재료를 함유한 층을 형성한다.

절연층은 이후 게이트 절연층이 되는 층이며, 예를 들어 반도체 영역(504) 표면의 열처리(열산화 처리나 열질화 처리 등)에 의해 형성할 수 있다. 열처리 대신에 고밀도 플라즈마 처리를 적용하여도 좋다. 고밀도 플라즈마 처리는 예를 들어, He, Ar, Kr, Xe 등의 희가스, 산소, 산화질소, 암모니아, 질소, 수소 등 중 어느 가스의 혼합 가스를 사용하여 실시할 수 있다. 물론, CVD법이나 스퍼터링법 등을 이용하여 절연층을 형성하여도 좋다. 상기 절연층은 산화실리콘, 산화질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화탄탈, 산화이트륨, 하프늄실리케이트(HfSi_xO_y(x＞0, y＞0)), 질소가 첨가된 하프늄실리케이트(HfSi_xO_y(x＞0, y＞0), 질소가 첨가된 하프늄알루미네이트(HfAl_xO_y(x＞0, y＞0)) 등을 포함하는 단층 구조 또는 적층 구조로 하는 것이 바람직하다. 또한, 절연층의 두께는 예를 들어, 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다.

도전 재료를 함유한 층은 알루미늄이나 구리, 티타늄, 탄탈, 텅스텐 등의 금속 재료, 이들 금속 재료를 함유한 합금 재료, 이들 금속 재료 또는 합금 재료를 적층한 층을 사용하여 형성할 수 있다. 예를 들어, 구리-마그네슘-알루미늄 합금층에 구리를 함유한 금속층을 적층한 구성으로 함으로써, 밀착성을 향상시킬 수 있다. 또한, 다결정 실리콘 등의 반도체 재료를 사용하여 도전 재료를 함유한 층을 형성하여도 좋다. 형성 방법도 특별히 한정되지 않고, 증착법, CVD법, 스퍼터링법, 스핀 코팅법 등의 각종 형성 방법을 이용할 수 있다. 또한, 본 실시형태에서는 도전 재료를 함유한 층을 금속 재료를 사용하여 형성하는 경우의 일례에 대해서 설명하기로 한다.

그 후, 절연층 및 도전 재료를 함유한 층을 선택적으로 에칭하여 게이트 절연층(508), 게이트 전극(510)을 형성한다(도 6c 참조).

다음에, 반도체 영역(504)에 인(P)이나 비소(As) 등을 첨가하여 채널 형성 영역(516) 및 불순물 영역(520)을 형성한다(도 6d 참조). 또한, 여기서는 N형 트랜지스터를 형성하기 위해서 인이나 비소를 첨가하지만, P형 트랜지스터를 형성하는 경우에는 붕소(B)나 알루미늄(Al) 등의 불순물 원소를 첨가하면 좋다. 여기서, 첨가하는 불순물의 농도는 적절히 설정할 수 있지만, 반도체 소자가 고도로 미세화되는 경우에는 그 농도를 높게 하는 것이 바람직하다.

또한, 게이트 전극(510)의 주위에 사이드월 절연층을 형성하여 불순물 원소가 상이한 농도로 첨가된 불순물 영역을 형성하여도 좋다.

다음에, 게이트 전극(510), 불순물 영역(520) 등을 덮도록 금속층(522)을 형성한다(도 7a 참조). 상기 금속층(522)은 진공 증착법이나 스퍼터링법, 스핀 코팅법 등의 각종 형성 방법을 이용하여 형성할 수 있다. 금속층(522)은 반도체 영역(504)을 구성하는 반도체 재료와 반응함으로써 저저항 금속 화합물이 되는 금속 재료를 사용하여 형성하는 것이 바람직하다. 이러한 금속 재료로서는, 예를 들어 티타늄, 탄탈, 텅스텐, 니켈, 코발트, 백금 등이 있다.

다음에, 열처리를 실시하여 상기 금속층(522)과 반도체 재료를 반응시킨다. 이로써, 불순물 영역(520)에 접촉하는 금속 화합물 영역(524)이 형성된다(도 7a 참조). 또한, 게이트 전극(510)으로서 다결정 실리콘 등을 사용하는 경우에는, 게이트 전극(510)의 금속층(522)과 접촉하는 부분에도 금속 화합물 영역이 형성된다.

상기 열처리로서는, 예를 들어 플래시 램프를 조사하는 열처리를 채용할 수 있다. 물론, 다른 열처리 방법을 이용하여도 좋지만, 금속 화합물의 형성에 따른 화학 반응의 제어성(制御性)을 향상시키기 위해서는, 극히 단시간의 열처리를 실현할 수 있는 방법을 이용하는 것이 바람직하다. 또한, 상기 금속 화합물 영역은 금속 재료와 반도체 재료가 반응함으로써 형성되는 것이며, 도전성이 충분히 높여진 영역이다. 상기 금속 화합물 영역을 형성함으로써 전기 저항을 충분히 저감하여 소자 특성을 향상시킬 수 있다. 또한, 금속 화합물 영역(524)을 형성한 후에 금속층(522)을 제거한다.

다음에, 금속 화합물 영역(524)의 일부와 접촉하는 영역에 전극(526)을 형성한다(도 7b 참조). 전극(526)은 예를 들어 도전 재료를 함유한 층을 형성한 후에, 상기 층을 선택적으로 에칭함으로써 형성된다. 도전 재료를 함유한 층은 알루미늄이나 구리, 티타늄, 탄탈, 텅스텐 등의 금속 재료, 이들 금속 재료를 함유한 합금 재료, 이들 금속 재료 또는 합금 재료를 적층한 층을 사용하여 형성할 수 있다. 예를 들어, 구리-마그네슘-알루미늄 합금층에 구리를 함유한 금속층을 적층한 구성으로 함으로써, 밀착성을 향상시킬 수 있다. 또한, 다결정 실리콘 등의 반도체 재료를 사용하여 도전 재료를 함유한 층을 형성하여도 좋다. 형성 방법도 특별히 한정되지 않고, 증착법, CVD법, 스퍼터링법, 스핀 코팅법 등의 각종 형성 방법을 이용할 수 있다.

이 경우에는, 예를 들어, 개구를 포함한 영역에 PVD법에 의해 티타늄막을 얇게 형성하고, CVD법에 의해 질화티타늄막을 얇게 형성한 후에, 개구를 메우도록 텅스텐막을 형성하는 방법을 적용할 수 있다. 여기서, PVD법에 의해 형성되는 티타늄막은 피형성면의 산화막(자연 산화막 등)을 환원(還元)하고, 하부 전극 등(여기서는 금속 화합물 영역(524))과의 접촉 저항을 저감시키는 기능을 갖는다. 또한, 그 후에 형성될 질화티타늄막은 도전성 재료의 확산을 억제하는 배리어 기능을 갖는다. 또한, 티타늄이나 질화티타늄 등으로 이루어진 배리어막을 형성한 후에 도금법에 의해 구리막을 형성하여도 좋다.

다음에, 상술한 공정에 의해 형성된 각 구성을 덮도록 절연층(528), 절연층(530)을 형성한다(도 7c 참조). 절연층(528)이나 절연층(530)은 산화실리콘, 산화질화실리콘, 질화실리콘, 산화알루미늄 등의 무기 절연 재료를 포함하는 재료를 사용하여 형성할 수 있다. 특히, 절연층(528)이나 절연층(530)에 유전율이 낮은(low-k) 재료를 사용함으로써 각종 전극이나 배선이 중첩되는 것에 기인한 용량을 충분히 저감할 수 있으므로 바람직하다. 또한, 절연층(528)이나 절연층(530)에는 이들 재료를 사용한 다공성(多孔性) 절연층을 적용하여도 좋다. 다공성 절연층에서는 밀도가 높은 절연층과 비교하여 유전율이 낮기 때문에 전극이나 배선에 기인한 용량을 더 저감할 수 있다. 또한, 절연층(528)이나 절연층(530)은 폴리이미드, 아크릴 등의 유기 절연 재료를 사용하여 형성할 수도 있다. 또한, 여기서는 절연층(528)과 절연층(530)의 적층 구조를 사용하지만, 개시된 발명의 일 형태는 이것에 한정되지 않는다. 단층 구조를 사용하여도 좋고, 3층 이상의 적층 구조를 사용하여도 좋다.

트랜지스터(562) 및 유지 용량(564)을 형성하기 전의 처리로서, 절연층(528)이나 절연층(530)에 CMP처리를 실시하여 게이트 전극(510)의 상면을 노출시킨다(도 7d 참조). 게이트 전극(510)의 상면을 노출시키는 처리로서는 CMP 처리 이외에 에칭 처리 등을 적용할 수도 있지만, 트랜지스터(562)의 특성을 향상시키기 위해서 절연층(528)이나 절연층(530)의 표면은 가능한 한 평탄하게 해 두는 것이 바람직하다.

상술한 공정에 의해 반도체 재료를 함유한 기판(500)을 사용한 트랜지스터(560)가 형성된다. 이와 같은 트랜지스터(560)는 고속으로 동작할 수 있다는 특징을 갖는다. 그러므로, 상기 트랜지스터를 휘발성 FF의 트랜지스터로서 사용함으로써, 반도체 회로의 통상 동작을 고속으로 실시할 수 있다.

또한, 상기 각 공정 전후에 전극이나 배선, 반도체층, 절연층 등을 형성하는 공정을 더 포함하여도 좋다. 예를 들어, 배선의 구조로서, 절연층 및 도전층의 적층 구조로 이루어진 다층 배선 구조를 채용하여 고도로 집적화된 반도체 장치를 실현할 수도 있다.

<상부 트랜지스터의 제작 방법>

다음에, 게이트 전극(510), 절연층(528), 절연층(530) 등 위에 도전층을 형성하고, 상기 도전층을 선택적으로 에칭하여 소스 전극 또는 드레인 전극(542a), 소스 전극 또는 드레인 전극(542b)을 형성한다(도 8a 참조).

도전층은 스퍼터링법을 비롯한 PVD법이나, 플라즈마 CVD법 등의 CVD법을 이용하여 형성할 수 있다. 또한, 도전층의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐 중에서 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 사용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 하나 또는 이들을 복수 조합한 재료를 사용하여도 좋다.

도전층은 단층 구조를 사용하여도 좋고 2층 이상의 적층 구조를 사용하여도 좋다. 예를 들어, 티타늄막이나 질화티타늄막의 단층 구조, 실리콘을 함유한 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막이 적층된 2층 구조, 질화티타늄막 위에 티타늄막이 적층된 2층 구조, 티타늄막과 알루미늄막과 티타늄막이 적층된 3층 구조 등을 들 수 있다. 또한, 도전층을 티타늄막이나 질화티타늄막의 단층 구조로 하는 경우에는, 테이퍼 형상을 갖는 소스 전극 또는 드레인 전극(542a) 및 소스 전극 또는 드레인 전극(542b)으로 가공하기 용이하다는 장점이 있다.

또한, 도전층은 도전성 금속 산화물을 사용하여 형성하여도 좋다. 도전성 금속 산화물로서는 산하인듐(In₂O₃), 산화주석(SnO₂), 산화아연(ZnO), 인듐주석산화물(In₂O₃-SnO₂; ITO라고 약기하는 경우가 있음), 인듐아연산화물(In₂O₃-ZnO), 또는 이들 금속 산화물 재료에 실리콘 또는 산화실리콘을 함유시킨 것을 사용할 수 있다.

도전층은 형성될 소스 전극 또는 드레인 전극(542a), 및 소스 전극 또는 드레인 전극(542b)의 단부가 테이퍼가 되도록 에칭되는 것이 바람직하다. 여기서, 테이퍼 각은 예를 들어, 30° 이상 60° 이하인 것이 바람직하다. 소스 전극 또는 드레인 전극(542a) 및 소스 전극 또는 드레인 전극(542b)의 단부를 테이퍼가 되도록 에칭함으로써, 이후 형성될 게이트 절연층(546)의 피복성을 향상시켜 단절을 방지할 수 있다.

상부 트랜지스터의 채널 길이(L)는 소스 전극 또는 드레인 전극(542a), 및 소스 전극 또는 드레인 전극(542b)의 하단부의 간격에 의해 결정된다. 또한, 채널 길이(L)가 25nm 미만의 트랜지스터를 형성하는 경우에는, 수nm 내지 수십nm로 파장이 짧은 초자외선(Extreme Ultraviolet)을 이용하여 마스크를 형성하기 위한 노광을 실시하는 것이 바람직하다. 초자외선에 의한 노광은 해상도가 높고 초점 심도도 크다. 따라서, 이후 형성될 트랜지스터의 채널 길이(L)를 10nm 이상 1000nm(1μm) 이하로 할 수도 있고, 회로의 동작 속도를 높일 수 있다. 또한, 미세화시킴으로써 반도체 장치의 소비 전력을 저감할 수도 있다.

또한, 절연층(528)이나 절연층(530) 위에는 하지로서 기능하는 절연층을 형성하여도 좋다. 상기 절연층은 PVD법이나 CVD법 등을 이용하여 형성할 수 있다.

다음에, 소스 전극 또는 드레인 전극(542a) 위에 절연층(543a)을 형성하고, 소스 전극 또는 드레인 전극(542b) 위에 절연층(543b)을 형성한다(도 8b 참조). 절연층(543a) 및 절연층(543b)은 소스 전극 또는 드레인 전극(542a)이나 소스 전극 또는 드레인 전극(542b)을 덮는 절연층을 형성한 후, 상기 절연층을 선택적으로 에칭함으로써 형성할 수 있다. 또한, 절연층(543a) 및 절연층(543b)은 이후 형성될 게이트 전극의 일부와 중첩되도록 형성한다. 이러한 절연층을 형성함으로써 게이트 전극과, 소스 전극 또는 드레인 전극 사이의 용량을 저감할 수 있다.

절연층(543a)이나 절연층(543b)은 산화실리콘, 산화질화실리콘, 질화실리콘, 산화알루미늄 등의 무기 절연 재료를 함유한 재료를 사용하여 형성할 수 있다. 특히, 절연층(543a)이나 절연층(543b)에 유전율이 낮은(low-k) 재료를 사용함으로써, 게이트 전극과 소스 전극 또는 드레인 전극 사이의 용량을 충분히 저감할 수 있기 때문에 바람직하다. 또한, 절연층(543a)이나 절연층(543b)에는 이들 재료를 사용한 다공성 절연층을 적용하여도 좋다. 다공성 절연층에서는 밀도가 높은 절연층과 비교하여 유전율이 낮기 때문에 게이트 전극과 소스 전극 또는 드레인 전극 사이의 용량을 더 저감할 수 있다.

또한, 게이트 전극과 소스 전극 또는 드레인 전극 사이의 용량을 저감시킨다는 관점에서는 절연층(543a) 및 절연층(543b)을 형성하는 것이 바람직하지만, 상기 절연층을 형성하지 않는 구성으로 할 수도 있다.

다음에, 소스 전극 또는 드레인 전극(542a), 및 소스 전극 또는 드레인 전극(542b)을 덮도록 산화물 반도체층을 형성한 후, 상기 산화물 반도체층을 선택적으로 에칭하여 산화물 반도체층(544)을 형성한다(도 8c 참조).

산화물 반도체층에 사용하는 산화물 반도체로서는, 4원계 금속 산화물인 In-Sn-Ga-Zn-O계 산화물 반도체나, 3원계 금속 산화물인 In-Ga-Zn-O계 산화물 반도체, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, Sn-Al-Zn-O계 산화물 반도체나, 2원계 금속 산화물인 In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, Zn-Mg-O계 산화물 반도체, Sn-Mg-O계 산화물 반도체, In-Mg-O계 산화물 반도체, In-Ga-O계 산화물 반도체나, In-O계 산화물 반도체, Sn-O계 산화물 반도체, Zn-O계 산화물 반도체 등을 사용할 수 있다. 또한, 상기 산화물 반도체층에 산화실리콘을 함유시켜도 좋다. 산화물 반도체층에 결정화를 저해(沮害)하는 산화실리콘(SiO_x(x＞0))을 함유시킴으로써, 제조 공정에 있어서 산화물 반도체층을 형성한 후에 열처리를 실시한 경우에, 결정화되는 것을 억제할 수 있다. 또한, 산화물 반도체층은 비정질 상태인 것이 바람직하고, 일부가 결정화되어도 좋다. 여기서, 예를 들어, In-Ga-Zn-O계 산화물 반도체란 인듐(In), 갈륨(Ga), 아연(Zn)을 갖는 산화물막을 가리키고, 그 조성 비율은 특별히 불문한다. 또한, In과 Ga와 Zn 이외의 원소를 함유하여도 좋다.

또한, 산화물 반도체층(544)에 화학식 InMO₃(ZnO)_m(m＞0, 및 m은 자연수가 아님)으로 표기되는 박막을 사용할 수 있다. 여기서, M은 Ga, Al, Mn 및 Co 중에서 선택된 하나 또는 복수의 금속 원소를 나타낸다. 예를 들어, M으로서, Ga, Ga 및 Al, Ga 및 Mn, 또는 Ga 및 Co 등이 있다. 또한, 산화물 반도체로서, In₂SnO₅(ZnO)_n(n＞0, 및 n은 정수)으로 표기되는 재료를 사용하여도 좋다.

산화물 반도체는 In을 함유한 산화물 반도체가 바람직하고, In 및 Ga를 함유한 산화물 반도체라면 더 바람직하다. 본 실시형태에서는 비정질 구조의 산화물 반도체층을 In-Ga-Zn-O계 금속 산화물 타깃을 사용하는 스퍼터링법에 의해 형성한다.

산화물 반도체층(544)을 스퍼터링법으로 제작하기 위한 타깃으로서는, 예를 들어 원자수 비율이 In: Ga: Zn= 1: 1: 1(= 1/3: 1/3: 1/3) 또는 In: Ga: Zn= 2: 2: 1(= 2/5: 2/5: 1/5)인 In-Ga-Zn계 산화물이나 그것과 근방의 조성을 갖는 산화물을 사용할 수 있다. 또는, 원자수 비율이 In: Sn: Zn= 1: 1: 1(=1/3: 1/3: 1/3), In: Sn: Zn= 2: 1: 3(= 1/3: 1/6: 1/2) 또는 In: Sn: Zn= 2: 1: 5(= 1/4: 1/8: 5/8)인 In-Sn-Zn계 산화물이나 그것과 근방의 조성을 갖는 산화물을 사용하면 좋다.

또한, 예를 들어, In, Ga, 및 Zn의 원자수 비율이 In: Ga: Zn= a: b: c(a+b+c=1)인 산화물의 조성이 원자수 비율이 In: Ga: Zn= A: B: C(A+B+C=1)인 산화물의 조성과 근방의 조성을 갖는다란 a, b, c가 (a-A)²+(b-B)²+(c-C)²≤r²를 만족시키는 것을 가리키고, r는 예를 들어, 0.05로 하면 좋다. 이것은 다른 산화물도 마찬가지이다.

또한, 산화물 반도체로서 In-Zn-O계 재료를 사용하는 경우, 사용되는 타깃의 조성 비율은 원자수 비율로 In: Zn= 50: 1 내지 1: 2(mol수 비율로 환산하면 In₂O₃: ZnO= 25: 1 내지 1: 4), 바람직하게는 In: Zn= 20: 1 내지 1: 1(mol수 비율로 환산하면 In₂O₃: ZnO= 10: 1 내지 1: 2), 더 바람직하게는 In: Zn= 1.5: 1 내지 15: 1(mol수 비율로 환산하면 In₂O₃: ZnO= 3: 4 내지 15: 2)로 한다. 예를 들어, In-Zn-O계 산화물 반도체의 형성에 사용되는 타깃은 원자수 비율이 In: Zn: O= X: Y: Z인 경우에 Z＞1.5X＋Y로 한다.

금속 산화물 타깃 내의 금속 산화물의 상대 밀도는 80% 이상, 바람직하게는 95% 이상, 더 바람직하게는 99.9% 이상이다. 상대 밀도가 높은 금속 산화물 타깃을 사용함으로써 치밀한 구조의 산화물 반도체층을 형성할 수 있다. 또한, 타깃의 순도는 99.99% 이상이 바람직하고, 특히 Na, Li 등의 알칼리 금속 및 Ca 등의 알칼리 토금속 등의 불순물이 저감되어 있는 것이 바람직하다.

산화물 반도체층을 형성하는 분위기는 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로는 아르곤)와 산소의 혼합 분위기가 바람직하다. 구체적으로는, 예를 들어, 수소, 물, 수산기, 수산화물 등의 불순물이 농도 1ppm 이하(바람직하게는 농도 10ppb 이하)까지 제거된 고순도 가스 분위기를 사용하는 것이 바람직하다. 구체적으로는 노점이 -60℃ 이하인 고순도 가스가 바람직하다.

산화물 반도체층을 형성할 때는 예를 들어, 감압 상태로 유지된 처리실 내에 피처리물을 유지하면서 피처리물의 온도가 100℃ 이상 550℃ 미만, 바람직하게는 200℃ 이상 400℃ 이하가 되도록 피처리물을 가열한다. 또는, 산화물 반도체층을 형성할 때의 피처리물의 온도는 실온(25℃±10℃)으로 하여도 좋다. 그리고, 처리실 내의 수분을 제거하면서 수소나 물 등이 제거된 스퍼터링 가스를 도입하고 상기 타깃을 사용하여 산화물 반도체층을 형성한다. 피처리물을 가열하면서 산화물 반도체층을 형성함으로써, 산화물 반도체층에 함유되는 불순물을 저감할 수 있다. 또한, 스퍼터링으로 인한 손상을 경감할 수 있다. 처리실 내의 수분을 제거하기 위해서는 흡착형 진공 펌프를 이용하는 것이 바람직하다. 예를 들어, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션(Titanium Sublimation) 펌프 등을 이용할 수 있다. 또한, 터보 펌프에 콜드 트랩을 구비한 것을 이용하여도 좋다. 크라이오 펌프 등을 사용하여 배기함으로써 처리실에서 수소나 물 등을 제거할 수 있으므로 산화물 반도체층 내의 불순물 농도를 저감할 수 있다.

또한, 스퍼터링 장치의 처리실의 누설률을 1×10^-10Paㆍm³/초 이하로 함으로써, 스퍼터링법에 의한 성막 중의 산화물 반도체막으로 알칼리 금속, 수소화물 등의 불순물이 혼입되는 것을 저감할 수 있다. 또한, 배기계로서 흡착형 진공 펌프를 이용함으로써, 배기계로부터 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기 또는 수소화물 등이 역류하는 것을 저감할 수 있다.

산화물 반도체층의 형성 조건으로서는, 예를 들어 피처리물과 타깃 사이의 거리가 170mm, 압력이 0.4Pa, 직류(DC) 전력이 0.5kW, 분위기가 산소(산소 100%) 분위기, 또는 아르곤(아르곤 100%) 분위기, 또는 산소와 아르곤의 혼합 분위기라는 조건을 적용할 수 있다.

또한, 펄스 직류(DC) 전원을 이용하면, 먼지(막을 형성할 때 형성되는 분말 물질 등)를 저감할 수 있고, 막 두께 분포도 균일하게 되기 때문에 바람직하다. 산화물 반도체층의 두께는 1nm 이상 50nm 이하, 바람직하게는 1nm 이상 30nm 이하, 더 바람직하게는 1nm 이상 10nm 이하로 한다. 이러한 두께의 산화물 반도체층을 사용함으로써 미세화에 따라서 발생하는 단채널 효과(short channel effect)를 억제할 수 있다. 다만, 적용하는 산화물 반도체 재료나 반도체 장치의 용도 등에 따라 적절한 두께는 다르기 때문에, 그 두께는 사용하는 재료나 용도에 따라 선택할 수도 있다.

또한, 산화물 반도체층을 스퍼터링법에 의해 형성하기 전에는, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 실시하여, 산화물 반도체층이 형성되는 표면(예를 들어, 절연층(530) 표면)의 부착물을 제거하는 것이 바람직하다. 일반적인 스퍼터링은 스퍼터링 타깃에 이온을 충돌시키는 방법이지만, 여기서 말하는 역스퍼터링이란 반대로 기판의 처리 표면에 이온을 충돌시킴으로써 그 표면을 개질(改質)하는 방법이다. 처리 표면에 이온을 충돌시키는 방법으로서는, 아르곤 분위기하에서 처리 표면 측에 고주파 전압을 인가하여 피처리물 부근에 플라즈마를 생성시키는 방법 등이 있다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등에 의한 분위기를 적용하여도 좋다.

그 후, 산화물 반도체층에 열처리(제 1 열처리)를 실시하는 것이 바람직하다. 이 제 1 가열 처리에 의해 산화물 반도체층 내에 과잉 함유된 수소(물이나 수산기를 포함함)를 제거함으로써, 산화물 반도체층의 구조를 개선하고, 에너지 갭 중의 결함 준위를 저감할 수 있다. 제 1 열처리의 온도는 예를 들어 150℃ 이상 650℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 한다.

열처리는 예를 들어, 저항 발열체 등을 사용한 전기로에 피처리물을 도입하여 질소 분위기하에서 450℃로 1시간의 조건으로 실시할 수 있다. 열처리를 실시하는 동안 산화물 반도체층은 대기에 노출시키지 않고, 물이나 수소가 혼입되지 않도록 한다.

열처리 장치는 전기로에 한정되지 않고, 가열된 가스 등의 매체로부터의 열전도 또는 열복사에 의해 피처리물을 가열하는 장치를 이용하여도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Annealing) 장치, LRTA(Lamp Rapid Thermal Annealing) 장치 등의 RTA(Rapid Thermal Annealing) 장치를 이용할 수 있다. LRTA 장치는 할로겐 램프, 메탈할라이드 램프, 크세논아크 램프, 카본아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발광되는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 사용하여 열처리하는 장치이다. 가스로서는, 아르곤 등의 희가스 또는 질소와 같이, 열처리에 의해 피처리물과 반응하지 않는 불활성 기체가 사용된다.

예를 들어, 제 1 열처리로서, 가열된 불활성 가스 분위기하에 피처리물을 투입하여 몇 분 동안 가열한 후, 상기 불활성 가스 분위기에서 피처리물을 꺼내는 GRTA 처리를 실시하여도 좋다. GRTA 처리를 이용하면 단시간에 고온 열처리를 실시할 수 있다. 또한, 피처리물의 내열 온도를 초과하는 온도 조건 하에서도 적용할 수 있다. 또한, 처리를 실시하는 동안에 불활성 가스를 산소를 함유한 가스로 바꾸어도 좋다. 산소를 함유한 분위기에서 제 1 열처리를 실시함으로써, 산소 결손에 기인한 에너지갭 내의 결함 준위를 저감할 수 있기 때문이다.

또한, 불활성 가스 분위기로서는 질소 또는 희가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기이며, 물, 수소 등이 함유되지 않는 분위기를 적용하는 것이 바람직하다. 예를 들어, 열처리 장치에 도입하는 질소나 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다.

그런데, 상술한 열처리(제 1 열처리)에는 수소나 물 등을 제거하는 효과가 있으므로, 상기 열처리를 탈수화 처리나 탈수소화 처리 등이라고 부를 수도 있다. 상기 탈수화 처리나 탈수소화 처리는 산화물 반도체층을 형성한 후, 게이트 절연층을 형성한 후, 게이트 전극을 형성한 후 등의 타이밍에서 실시할 수도 있다. 또한, 이러한 탈수화 처리, 탈수소화 처리는 한번에 한정되지 않고 복수회 실시하여도 좋다.

산화물 반도체층의 에칭은 상기 열처리를 실시하기 전 또는 상기 열처리를 실시한 후 중 어느 쪽에 실시하여도 좋다. 또한, 소자 미세화의 관점에서 드라이 에칭을 이용하는 것이 바람직하지만, 웨트 에칭을 이용하여도 좋다. 에칭 가스나 에칭액은 피에칭 재료에 따라 적절히 선택할 수 있다. 또한, 소자에서 누설 전류 등이 문제가 되지 않는 경우에는 산화물 반도체층을 섬 형상으로 가공하지 않고 사용하여도 좋다.

또한, 산화물 반도체층을 2번으로 나누어 형성하고 2번으로 나누어 가열 처리를 실시함으로써, 하지 부재의 재료가 산화물, 질화물, 금속 등 어떤 재료이든, 막 표면에 수직으로 c축 배향된 결정 영역을 갖는 산화물 반도체층을 형성하여도 좋다. 예를 들어, 3nm 이상 15nm 이하의 제 1 산화물 반도체막을 형성하고, 질소, 산소, 희가스, 산소와 희가스의 혼합 기체, 질소와 희가스의 혼합 기체, 질소와 산소와 희가스의 혼합 기체, 또는 건조 공기의 분위기하에서 450℃ 이상 850℃ 이하, 바람직하게는 550℃ 이상 750℃ 이하의 제 1 열처리를 실시하여, 표면을 포함하는 영역에 결정 영역(판(板) 형상 결정도 포함함)을 갖는 제 1 산화물 반도체막을 형성한다. 또한, 제 1 산화물 반도체막보다 두꺼운 제 2 산화물 반도체막을 형성하고 450℃ 이상 850℃ 이하, 바람직하게는 600℃ 이상 700℃ 이하의 제 2 열처리를 실시하고, 제 1 산화물 반도체막을 결정 성장의 핵(seed)으로 하여 상방에 결정 성장시켜 제 2 산화물 반도체막 전체를 결정화시켜 결과적으로 막 두께가 두꺼운 결정 영역을 갖는 산화물 반도체층을 형성하여도 좋다.

또한, 산화물 반도체층을 형성할 때, 산화물 반도체가 c축으로 배향되는 온도로 기판을 가열하면서 막을 형성함으로써, 막 표면에 수직으로 c축 배향된 결정 영역을 갖는 산화물 반도체층을 형성하여도 좋다. 이러한 형성 방법을 이용함으로써, 공정을 단축할 수 있다. 기판을 가열하는 온도는 150℃ 이상 450℃ 이하로 하는 것이 좋다. 다만, 성막 장치에 따라 다른 형성 조건이 다르기 때문에, 이것에 맞추어 적절히 설정하면 좋지만, 예를 들어 스퍼터링 장치로 형성할 때는 기판 온도를 250℃ 이상으로 하여 형성하면 좋다.

다음에, 산화물 반도체층(544)에 접촉하는 게이트 절연층(546)을 형성하고, 그 후 게이트 절연층(546) 위에서 산화물 반도체층(544)과 중첩되는 영역에 게이트 전극(548a)을 형성하고, 소스 전극 또는 드레인 전극(542a)과 중첩되는 영역에 전극(548b)을 형성한다(도 8d 참조).

게이트 절연층(546)은 CVD법이나 스퍼터링법 등을 이용하여 형성할 수 있다. 또한, 게이트 절연층(546)은 산화실리콘, 질화실리콘, 산화질화실리콘, 산화알루미늄, 산화탄탈, 산화하프늄, 산화이트륨, 하프늄실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOy(x＞0, y＞0)) 등을 포함하도록 형성하는 것이 바람직하다. 게이트 절연층(546)은 단층 구조로 하여도 좋고 적층 구조로 하여도 좋다. 또한, 그 두께는 특별히 한정되지 않지만, 반도체 장치를 미세화하는 경우에는, 트랜지스터의 동작을 확보하기 위해서 얇게 하는 것이 바람직하다. 예를 들어, 산화실리콘을 사용하는 경우에는, 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다.

상술한 바와 같이, 게이트 절연층을 얇게 하면 터널 효과 등에 기인한 게이트 누설 전류가 문제가 된다. 게이트 누설 전류 문제를 해소하기 위해서는 게이트 절연층(546)에 산화하프늄, 산화탄탈, 산화이트륨, 하프늄실리케이트(HfSi_xO_y(x＞0, y＞0)), 질소가 첨가된 하프늄실리케이트(HfSi_xO_y(x＞0, y＞0)), 질소가 첨가된 하프늄알루미네이트(HfAl_xO_y(x＞0, y＞0)) 등의 고유전율(high-k) 재료를 사용하면 좋다. high-k 재료를 게이트 절연층(546)에 사용함으로써, 전기적 특성을 확보하면서, 게이트 누설 전류를 억제하기 위해서 막 두께를 크게 하는 것이 가능하게 된다. 또한, high-k 재료를 함유한 막과, 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄 등 중 어느 것을 함유한 막의 적층 구조로 하여도 좋다.

게이트 절연층(546)을 형성한 후에는, 불활성 가스 분위기하, 또는 산소 분위기하에서 제 2 열처리를 실시하는 것이 바람직하다. 열처리의 온도는 200℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 350℃ 이하이다. 예를 들어, 질소 분위기하에서 250℃, 1시간의 열처리를 실시하면 좋다. 제 2 열처리를 실시함으로써 트랜지스터의 전기적 특성의 편차를 경감할 수 있다. 또한, 게이트 절연층(546)이 산소를 함유하는 경우에는, 산화물 반도체층(544)에 산소를 공급하여 상기 산화물 반도체층(544)의 산소 결손을 보전(補塡)할 수도 있다.

또한, 본 실시형태에서는 게이트 절연층(546)을 형성한 후에 제 2 열처리를 실시하지만, 제 2 열처리의 타이밍은 이것에 한정되지 않는다. 예를 들어, 게이트 전극을 형성한 후에 제 2 열처리를 실시하여도 좋다. 또한, 제 1 열처리에 이어서 제 2 열처리를 실시하여도 좋고, 제 1 열처리가 제 2 열처리를 겸하여도 좋고, 제 2 열처리가 제 1 열처리를 겸하여도 좋다.

상술한 바와 같이, 제 1 열처리와 제 2 열처리 중 적어도 하나를 적용함으로써, 산화물 반도체층(544)을 그 주성분 이외의 불순물이 최대한 포함되지 않도록 고순도화할 수 있다.

게이트 전극(548a) 및 전극(548b)은 게이트 절연층(546) 위에 도전층을 형성한 후에, 상기 도전층을 선택적으로 에칭함으로써 형성할 수 있다. 게이트 전극(548a) 및 전극(548b)이 되는 도전층은 스퍼터링법을 비롯한 PVD법이나, 플라즈마 CVD법 등의 CVD법을 이용하여 형성할 수 있다. 상세한 내용은 소스 전극 또는 드레인 전극(542a) 등의 경우와 마찬가지이며, 이들에 관한 기재를 참작할 수 있다.

다음에, 게이트 절연층(546), 게이트 전극(548a), 및 전극(548b) 위에 절연층(550) 및 절연층(552)을 형성한다(도 9a 참조). 절연층(550) 및 절연층(552)은 PVD법이나 CVD법 등을 이용하여 형성할 수 있다. 또한, 산화실리콘, 산화질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄 등의 무기 절연 재료를 함유한 재료를 사용하여 형성할 수 있다.

또한, 절연층(550)이나 절연층(552)에는 유전율이 낮은 재료나 유전율이 낮은 구조(다공성 구조 등)를 이용하는 것이 바람직하다. 절연층(550)이나 절연층(552)의 유전율을 낮게 함으로써, 배선이나 전극 등의 사이에 생기는 용량을 저감시켜서, 동작의 고속화를 도모할 수 있기 때문이다.

또한, 본 실시형태에서는 절연층(550)과 절연층(552)의 적층 구조를 사용하지만, 개시된 발명의 일 형태는 이것에 한정되지 않는다. 단층 구조를 사용하여도 좋고, 3층 이상의 적층 구조를 사용하여도 좋다. 또한, 절연층을 형성하지 않는 구성을 채용할 수도 있다.

또한, 상기 절연층(552)은 그 표면이 평탄하게 되도록 형성하는 것이 바람직하다. 표면이 평탄하게 되도록 절연층(552)을 형성함으로써, 반도체 장치를 미세화한 경우 등에 있어서도, 절연층(552) 위에 전극이나 배선 등을 적절히 형성할 수 있기 때문이다. 또한, 절연층(552)의 평탄화는 CMP(화학적기계적 연마) 등의 방법을 이용하여 실시할 수 있다.

다음에, 게이트 절연층(546), 절연층(550), 절연층(552)에 소스 전극 또는 드레인 전극(542b)까지 도달하는 개구를 형성한다(도 9b 참조). 상기 개구는 마스크 등을 이용하여 선택적으로 에칭함으로써 형성된다.

그 후, 상기 개구에 전극(554)을 형성하고, 절연층(552) 위에 전극(554)에 접촉하는 배선(556)을 형성한다(도 9c 참조).

전극(554)은 예를 들어, 개구를 포함한 영역에 PVD법이나 CVD법 등을 이용하여 도전층을 형성한 후, 에칭 처리나 CMP 등의 방법을 이용하여 상기 도전층의 일부를 제거함으로써 형성할 수 있다.

더 구체적으로는 예를 들어, 개구를 포함한 영역에 PVD법을 이용하여 티타늄막을 얇게 형성하고, CVD법을 이용하여 질화티타늄막을 얇게 형성한 후에, 개구를 메우도록 텅스텐막을 형성하는 방법을 적용할 수 있다. 여기서, PVD법에 의해 형성되는 티타늄막은 피형성면의 산화막(자연 산화막 등)을 환원(還元)시키고, 하부 전극 등(여기서는 소스 전극 또는 드레인 전극(542b))과의 접촉 저항을 저감시키는 기능을 갖는다. 또한, 그 후에 형성되는 질화티타늄막은 도전성 재료의 확산을 억제하는 배리어 기능을 갖는다. 또한, 티타늄이나 질화티타늄 등으로 이루어진 배리어막을 형성한 후에 도금법을 이용하여 구리막을 형성하여도 좋다.

또한, 상기 도전층의 일부를 제거하여 전극(554)을 형성할 때는 전극(554) 표면이 평탄하게 되도록 가공하는 것이 바람직하다. 예를 들어, 개구를 포함한 영역에 티타늄막이나 질화티타늄막을 얇게 형성한 후에, 개구를 메우도록 텅스텐막을 형성하는 경우에는, 그 후에 실시하는 CMP 처리에 의해 불필요한 텅스텐, 티타늄, 질화티타늄 등을 제거함과 아울러, 전극(554) 표면의 평탄성을 향상시킬 수 있다. 또한, 이러한 평탄성을 향상시키는 처리에 의해, 전극(554) 표면을 포함한 표면 전체를 평탄화할 수 있다. 이와 같이, 전극(554)을 포함한 표면 전체를 평탄화함으로써, 이후의 공정에 있어서, 양호한 전극, 배선, 절연층, 반도체층 등을 형성할 수 있다.

배선(556)은 스퍼터링법을 비롯한 PVD법이나 플라즈마 CVD법 등의 CVD법을 이용하여 도전층을 형성한 후, 상기 도전층을 패터닝함으로써 형성된다. 또한, 도전층의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐 중에서 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 사용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 하나 또는 이들을 복수 조합한 재료를 사용하여도 좋다. 자세한 내용은 소스 전극 또는 드레인 전극(542a) 등과 마찬가지이다.

상술한 바와 같은 방법에 의해, 산화물 반도체층(544)을 사용한 트랜지스터(562), 및 유지 용량(564)이 완성된다(도 9c 참조).

본 실시형태에 제시되는 트랜지스터(562)에서는, 산화물 반도체층(544)의 수소 농도는 5×10¹⁹atoms/cm³ 이하, 바람직하게는 5×10¹⁸atoms/cm³ 이하, 더 바람직하게는 5×10¹⁷atoms/cm³ 이하로 한다. 또한, 산화물 반도체층(544)의 캐리어 밀도는 일반적인 실리콘 웨이퍼의 캐리어 밀도(1×10¹⁴/cm³ 정도)와 비교하여 충분히 작은 값(예를 들어, 1×10¹²/cm³ 미만, 더 바람직하게는 1.45×10¹⁰/cm³ 미만)이 된다. 그리고, 트랜지스터(562)의 실온(25℃)에서의 오프 전류(여기서는, 단위 채널 폭(1μm)당 값)는 100zA(1zA는 1×10^-21A) 이하, 바람직하게는 10zA 이하가 된다.

이러한 트랜지스터를 사용함으로써, 오프 전류가 저감되고, 전원을 공급하지 않아도 신호를 유지할 수 있는 반도체 회로를 얻을 수 있다.

또한, 반도체층에 산화물 반도체를 사용한 트랜지스터와, 산화물 반도체 이외의 재료를 사용한 트랜지스터를 중첩하도록 형성함으로써, 회로 면적의 증대를 억제하여, 한층 더 고집적화시킬 수 있다. 또한, 본 실시형태에서 나타내는 반도체 회로에서는 배선을 공통화할 수도 있으며, 집적도가 충분히 높아진 반도체 회로를 실현할 수 있다.

본 실시형태에 제시된 회로 구성을 실시형태 2에 제시된 비휘발성 FF에 사용함으로써, 산화물 반도체를 반도체층에 사용한 트랜지스터 및 유지 용량을 다른 반도체 재료를 반도체층에 사용한 트랜지스터와 적층시켜 제작할 수 있으므로, 비휘발성 FF를 고집적화시켜 제작할 수 있다.

이와 마찬가지로, 휘발성 FF가 갖는 다른 반도체 재료를 반도체층에 사용한 트랜지스터와 산화물 반도체 재료를 사용한 트랜지스터를 적층시키거나, 비휘발성 FF와 휘발성 FF를 적층시켜 형성할 수도 있으며, 휘발성 FF마다 비휘발성 FF를 형성하더라도 회로 면적가 증대되지 않는 집적 회로를 제작할 수 있다.

실시형태 1 또는 실시형태 2에 제시된, 반도체 회로, 비휘발성 플립플롭, 또는 이들의 회로의 일부를 본 실시형태와 같이 적층시켜 형성함으로써, 회로 면적을 증대시키지 않고 휘발성 FF에 비휘발성 FF를 형성할 수 있고, 휴지 상태로 신속하게 이행할 수 있는 고집적 집적 회로를 실현할 수 있다.

본 실시형태에 제시된 구성이나 방법 등은 다른 실시형태에 기재한 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.

(실시형태 4)

본 실시형태에서는, 상술한 실시형태에서 설명한 집적 회로를 사용한 반도체 장치에 대해서 도 10a 내지 도 10f를 사용하여 설명하기로 한다. 본 실시형태에서는, 컴퓨터, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대 정보 단말(휴대형 게임기, 음향 재생 장치 등도 포함함), 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 전자 종이, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함) 등의 반도체 장치에 상기 집적 회로를 적용한 경우에 대해서 설명하기로 한다.

도 10a는 노트북 퍼스널 컴퓨터이며, 하우징(701), 하우징(702), 표시부(703), 키보드(704) 등으로 구성되어 있다. 하우징(701) 및 하우징(702) 중 적어도 하나에는 상술한 실시형태에 제시된 집적 회로가 형성되어 있다. 그러므로, 정보의 기록 및 판독을 고속으로 실시할 수 있으며, 소비 전력이 충분히 저감된 노트북 퍼스널 컴퓨터가 실현된다.

도 10b는 휴대 정보 단말(PDA)이며, 본체(711)에는 표시부(713)와, 외부 인터페이스(715)와, 조작 버튼(714) 등이 설치되어 있다. 또한, 휴대 정보 단말을 조작하는 스타일러스(stylus)(712) 등이 구비되어 있다. 본체(711) 내부에는 상술한 실시형태에 제시된 집적 회로가 형성되어 있다. 그러므로, 정보의 기록 및 판독을 고속으로 실시할 수 있으며, 소비 전력이 충분히 저감된 휴대 정보 단말이 실현된다.

도 10c는 전자 종이가 실장된 전자 서적(720)이며, 하우징(721)과 하우징(723)의 2개의 하우징으로 구성되어 있다. 하우징(721) 및 하우징(723)에는 각각 표시부(725) 및 표시부(727)가 설치되어 있다. 하우징(721)과 하우징(723)은 축부(737)로 접속되어 있고, 상기 축부(737)를 축으로 하여 개폐 동작을 할 수 있다. 또한, 하우징(721)은 전원(731), 조작키(733), 스피커(735) 등을 구비하고 있다. 하우징(721)과 하우징(723) 중 적어도 하나에는 상술한 실시형태에 제시된 집적 회로가 형성되어 있다. 그러므로, 정보의 기록 및 판독을 고속으로 실시할 수 있으며, 소비 전력이 충분히 저감된 전자 서적이 실현된다.

도 10d는 휴대 전화기이며, 하우징(740)과 하우징(741)의 2개의 하우징으로 구성되어 있다. 또한, 하우징(740)과 하우징(741)은 슬라이드됨으로써 도 10d와 같이 펼쳐진 상태로부터 중첩된 상태로 할 수 있고, 휴대하기에 적합한 소형화가 가능하다. 또한, 하우징(741)은 표시 패널(742), 스피커(743), 마이크로폰(744), 조작키(745), 포인팅 디바이스(746), 카메라용 렌즈(747), 외부 접속 단자(748) 등이 구비되어 있다. 또한, 하우징(740)에 휴대 전화기를 충전하는 태양 전지 셀(749), 외부 메모리 슬롯(750) 등을 구비하고 있다. 그리고, 안테나는 하우징(741)에 내장되어 있다. 하우징(740)과 하우징(741) 중 적어도 하나에는 상술한 실시형태에 제시된 집적 회로가 형성되어 있다. 그러므로, 정보의 기록 및 판독을 고속으로 실시할 수 있으며, 장기간 기억을 유지할 수 있고, 소비 전력이 충분히 저감된 휴대 전화기가 실현된다.

도 10e는 디지털 카메라이며, 본체(761), 표시부(767), 접안부(763), 조작 스위치(764), 표시부(765), 배터리(766) 등으로 구성되어 있다. 본체(761) 내에는 상술한 실시형태에 제시된 집적 회로가 형성되어 있다. 그러므로, 정보의 기록 및 판독을 고속으로 실시할 수 있으며, 소비 전력이 충분히 저감된 디지털 카메라가 실현된다.

도 10f는 텔레비전 장치(770)이며, 하우징(771), 표시부(773), 스탠드(775) 등으로 구성되어 있다. 텔레비전 장치(770)는 하우징(771)이 구비한 스위치나, 리모트 컨트롤러(780)를 이용하여 조작할 수 있다. 하우징(771) 및 리모트 컨트롤러(780)에는 상술한 실시형태에 제시된 집적 회로가 탑재되어 있다. 그러므로, 정보의 기록 및 판독을 고속으로 실시할 수 있으며, 소비 전력이 충분히 저감된 텔레비전 장치가 실현된다.

상술한 바와 같이, 본 실시형태에 제시된 반도체 장치에는 상술한 실시형태에 따른 집적 회로가 탑재되어 있다. 그러므로, 소비 전력이 저감된 반도체 장치가 실현된다.

101: 비휘발성 FF
103: 휘발성 FF
105: 선택 회로
107: 인버터 회로
109: NAND회로
200: 비휘발성 FF
201: 제 5 인버터 회로
203: 제 1 인버터 회로
205: 제 3 인버터 회로
207: 제 4 인버터 회로
209: 제 2 인버터 회로
211: 제 1 아날로그 스위치
213: 제 2 아날로그 스위치
215: NAND회로
217: NAND회로
219: 트랜지스터
220: 제 1 래치 회로
221: 유지 용량
230: 제 2 래치 회로
301: 제 5 인버터 회로
303: 제 1 아날로그 스위치
305: 제 1 인버터 회로
307: 제 2 인버터 회로
309: 제 2 아날로그 스위치
311: 제 3 인버터 회로
313: 제 4 인버터 회로
320: 제 1 래치 회로
330: 제 2 래치 회로
500: 기판
502: 보호층
504: 반도체 영역
506: 소자 분리 절연층
508: 게이트 절연층
510: 게이트 전극
516: 채널 형성 영역
520: 불순물 영역
522: 금속층
524: 금속 화합물 영역
526: 전극
528: 절연층
530: 절연층
542a: 소스 전극 또는 드레인 전극
542b: 소스 전극 또는 드레인 전극
543a: 절연층
543b: 절연층
544: 산화물 반도체층
546: 게이트 절연층
548a: 게이트 전극
548b: 전극
550: 절연층
552: 절연층
554: 전극
556: 배선
560: 트랜지스터
562: 트랜지스터
564: 유지 용량
701: 하우징
702: 하우징
703: 표시부
704: 키보드
711: 본체
712: 스타일러스
713: 표시부
714: 조작 버튼
715: 외부 인터페이스
720: 전자 서적
721: 하우징
723: 하우징
725: 표시부
727: 표시부
731: 전원
733: 조작키
735: 스피커
737: 축부
740: 하우징
741: 하우징
742: 표시 패널
743: 스피커
744: 마이크로폰
745: 조작키
746: 포인팅 디바이스
747: 카메라용 렌즈
748: 외부 접속 단자
749: 태양 전지 셀
750: 외부 메모리 슬롯
761: 본체
763: 접안부
764: 조작 스위치
765: 표시부
766: 배터리
767: 표시부
770: 텔레비전 장치
771: 하우징
773: 표시부
775: 스탠드
780: 리모트 컨트롤러

Claims

반도체 장치로서,
제 1 플립플롭; 및
채널 형성 영역에 산화물 반도체를 포함하는 제 1 트랜지스터를 포함하는 제 2 플립플롭을 포함하고,
상기 반도체 장치에 전력이 공급되는 동작 상태에서 상기 제 1 플립플롭이 데이터를 유지하고,
상기 반도체 장치에 대한 전력 공급이 정지되는 휴지 상태에서 상기 제 2 플립플롭이 데이터를 유지하고,
상기 동작 상태로부터 상기 휴지 상태로 이행할 때, 상기 제 1 플립플롭으로부터 상기 제 2 플립플롭으로 상기 데이터가 이동되고,
상기 휴지 상태로부터 상기 동작 상태로 이행할 때, 상기 제 2 플립플롭으로부터 상기 제 1 플립플롭으로 상기 데이터가 이동되는, 반도체 장치.
반도체 장치로서,
제 1 플립플롭; 및
채널 형성 영역에 산화물 반도체를 포함하는 제 1 트랜지스터를 포함하는 제 2 플립플롭을 포함하고,
상기 제 1 플립플롭과 상기 제 2 플립플롭에 대한 전력 공급이 정지되는 휴지 상태 전에, 상기 제 1 플립플롭에 유지된 데이터가 상기 제 2 플립플롭으로 이동되고,
상기 휴지 상태에서 상기 제 2 플립플롭에 상기 데이터가 유지되고,
상기 휴지 상태 후에 상기 제 2 플립플롭에 의해 상기 제 1 플립플롭의 상기 데이터가 복원되는, 반도체 장치.
반도체 장치로서,
반도체 재료를 포함하는 기판;
제 1 트랜지스터를 포함하고, 상기 기판 위에 있는 제 1 플립플롭; 및
기억 회로를 포함하고, 상기 제 1 플립플롭 위에 있는 제 2 플립플롭을 포함하고,
상기 제 1 트랜지스터의 채널 형성 영역은 상기 기판에 형성되고,
상기 기억 회로는 제 2 트랜지스터를 포함하고,
상기 제 2 트랜지스터의 채널 형성 영역은 산화물 반도체를 포함하고,
상기 제 1 플립플롭 및 상기 제 2 플립플롭으로 전력이 공급되는 동작 상태에서 상기 제 1 플롭플롭이 데이터를 유지하고,
상기 제 1 플립플롭 및 상기 2 플립플롭에 대한 전력의 공급이 정지되는 휴지 상태에서 상기 제 2 플립플롭이 데이터를 유지하고,
상기 동작 상태로부터 상기 휴지 상태로 이행할 때, 상기 제 1 플립플롭으로부터 상기 제 2 플립플롭으로 상기 데이터가 이동되고,
상기 휴지 상태로부터 상기 동작 상태로 이행할 때, 상기 제 2 플립플롭으로부터 상기 제 1 플립플롭으로 상기 데이터가 이동되는, 반도체 장치.
반도체 장치로서,
반도체 재료를 포함하는 기판;
제 1 트랜지스터를 포함하고, 상기 기판 위에 있는 제 1 플립플롭; 및
기억 회로를 포함하고, 상기 제 1 플립플롭 위에 있는 제 2 플립플롭을 포함하고,
상기 제 1 트랜지스터의 채널 형성 영역은 상기 기판에 형성되고,
상기 기억 회로는 제 2 트랜지스터를 포함하고,
상기 제 2 트랜지스터의 채널 형성 영역은 산화물 반도체를 포함하고,
상기 제 1 플립플롭과 상기 제 2 플립플롭에 대한 전력 공급이 정지되는 휴지 상태 전에, 상기 제 1 플립플롭에 유지된 데이터가 상기 제 2 플립플롭으로 이동되고,
상기 휴지 상태에서 상기 제 2 플립플롭에 상기 데이터가 유지되고,
상기 휴지 상태 후에 상기 제 2 플립플롭에 의해 상기 제 1 플립플롭의 상기 데이터가 복원되는, 반도체 장치.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 제 2 플립플롭으로부터의 출력 데이터가 입력되고, 상기 입력된 데이터 중 어느 하나를 선택적으로 출력하는 선택 회로를 더 포함하고,
상기 선택 회로로부터의 출력 데이터는 상기 제 1 플립플롭에 입력되고, 상기 제 1 플립플롭으로부터의 출력 데이터는 상기 제 2 플립플롭에 입력되는, 반도체 장치.
제 1 항 또는 제 2 항에 있어서,
상기 제 2 플립플롭은:
상기 제 1 트랜지스터 및 유지 용량을 포함하는 기억 회로; 및
연산부
를 포함하고,
상기 기억 회로에서는:
상기 제 1 플립플롭으로부터의 출력 데이터가 상기 제 1 트랜지스터의 제 1 전극에 입력되고,
상기 제 1 트랜지스터의 제 2 전극은 상기 유지 용량의 제 1 전극에 전기적으로 접속되고,
상기 유지 용량의 제 2 전극은 접지되고,
상기 유지 용량의 상기 제 1 전극과 상기 제 1 트랜지스터의 상기 제 2 전극은 노드를 형성하고,
상기 연산부는 논리 회로를 포함하고,
상기 논리 회로는 게이트 전극이 상기 노드에 전기적으로 접속된 제 2 트랜지스터를 포함하고,
상기 연산부는 상기 노드에 유지된 데이터에 따라 동작하는, 반도체 장치.
제 6 항에 있어서,
상기 제 1 트랜지스터와, 상기 제 1 플립플롭, 상기 제 2 플립플롭의 상기 연산부, 또는 상기 제 2 플립플롭의 상기 유지 용량이 적층된, 반도체 장치.
제 3 항 또는 제 4 항에 있어서,
상기 기판은 실리콘의 단결정 반도체 기판인, 반도체 장치.
제 3 항 또는 제 4 항에 있어서,
상기 기판은 SOI 기판인, 반도체 장치.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 산화물 반도체는 In, Ga, 및 Zn을 포함하는, 반도체 장치.
회로를 구동하는 방법으로서,
제 1 기간에서 제 1 플립플롭에 제 1 데이터를 저장하는 단계와;
상기 제 1 기간 후의 제 2 기간에서 상기 제 1 플립플롭으로부터 상기 제 1 데이터를 출력하고, 상기 제 1 데이터를 제 2 플립플롭에 저장하는 단계와;
상기 제 2 기간 후의 제 3 기간에서 상기 회로에 대한 전력 공급을 정지하는 단계와;
상기 제 3 기간 후의 제 4 기간에서 상기 회로에 대한 전력 공급을 재개하고, 상기 제 2 플립플롭에 저장된 상기 제 1 데이터를 출력하는 단계와;
상기 제 4 기간 후의 제 5 기간에서 상기 제 1 플립플롭에 상기 제 1 데이터를 저장하는 단계를 포함하고,
상기 제 2 플립플롭은 산화물 반도체를 포함하는 제 1 트랜지스터를 포함하는, 회로를 구동하는 방법.
제 11 항에 있어서,
상기 제 5 기간 후의 제 6 기간에서 상기 제 1 플립플롭에 제 2 데이터를 저장하는 단계를 더 포함하는, 방법.
회로를 구동하는 방법으로서,
제 1 기간에서 선택 회로로부터 제 1 데이터를 출력하고, 상기 제 1 데이터를 제 1 플립플롭에 저장하는 단계와;
상기 제 1 기간 후의 제 2 기간에서 상기 제 1 플립플롭으로부터 상기 제 1 데이터를 출력하고, 상기 제 1 데이터를 제 2 플립플롭에 저장하는 단계와;
상기 제 2 기간 후의 제 3 기간에서 상기 제 1 플립플롭, 상기 제 2 플립플롭, 및 상기 선택 회로를 포함하는 회로에 대한 전력 공급을 정지하는 단계와;
상기 제 3 기간 후의 제 4 기간에서 상기 회로에 대한 전력 공급을 재개하고 상기 제 2 플립플롭에 저장된 상기 제 1 데이터를 상기 선택 회로에 출력하는 단계와;
상기 제 4 기간 후의 제 5 기간에서 상기 선택 회로로부터 상기 제 1 플립플롭에 상기 제 1 데이터를 출력하고, 상기 제 1 플립플롭에 상기 제 1 데이터를 저장하는 단계를 포함하고,
상기 제 2 플립플롭은 산화물 반도체를 포함하는, 회로를 구동하는 방법.
제 13 항에 있어서,
상기 제 5 기간 후의 제 6 기간에서 상기 선택 회로로부터 제 2 데이터를 출력하는 단계를 더 포함하는, 방법.
반도체 장치로서,
제 1 플립플롭과 제 2 플립플롭을 포함하고,
상기 제 1 플립플롭은 반도체층에 산화물 반도체와 다른 반도체 재료를 포함하는 제 1 트랜지스터를 포함하고,
상기 제 2 플립플롭은 반도체층에 산화물 반도체를 포함하는 제 2 트랜지스터를 포함하는, 반도체 장치.
반도체 장치로서,
반도체 재료를 포함하는 기판;
제 1 트랜지스터를 포함하고, 상기 기판 위에 있는 제 1 플립플롭; 및
상기 제 1 플립플롭 위의 제 2 플립플롭을 포함하고,
상기 제 2 플립플롭은:
제 2 트랜지스터 및 유지 용량을 포함하는 기억 회로; 및
제 3 트랜지스터를 포함하는 연산부
를 포함하고,
상기 제 1 트랜지스터의 채널 형성 영역은 상기 기판에 형성되고,
상기 제 2 트랜지스터는 산화물 반도체를 포함하고,
상기 제 2 트랜지스터의 하나의 전극은 상기 유지 용량의 제 1 전극에 전기적으로 접속되고,
상기 제 3 트랜지스터의 게이트 전극은 상기 제 2 트랜지스터의 상기 하나의 전극에 전기적으로 접속되는, 반도체 장치.
제 15 항 또는 제 16 항에 있어서,
상기 제 1 플립플롭과 상기 제 2 플립플롭에 전기적으로 접속된 선택 회로를 더 포함하는, 반도체 장치.
제 15 항에 있어서,
상기 제 2 플립플롭은:
상기 제 2 트랜지스터와 유지 용량을 포함하는 기억 회로; 및
연산부
를 포함하고,
상기 제 2 트랜지스터의 하나의 전극은 상기 유지 용량의 제 1 전극에 전기적으로 접속되고,
상기 연산부는 제 3 트랜지스터를 포함하고,
상기 제 3 트랜지스터의 게이트 전극은 상기 제 2 트랜지스터의 상기 하나의 전극에 전기적으로 접속되는, 반도체 장치.
제 18 항에 있어서,
상기 제 2 트랜지스터와, 상기 제 1 플립플롭, 상기 제 2 플립플롭의 상기 연산부, 또는 상기 제 2 플립플롭의 상기 유지 용량이 적층된, 반도체 장치.