JP6000863B2 - 半導体装置、及びその駆動方法 - Google Patents

Description

本発明は、物、方法、又は製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、又は組成物（コンポジション・オブ・マター）に関する。例えば、本明細書では、半導体装置、その駆動方法、及びその作製方法等について説明する。本明細書では、半導体装置として、例えば、メモリ回路、メモリ回路を含むプロセッサ（代表的には、ＣＰＵ、マイクロコントローラ）、及び同プロセッサを備えた電子機器等に関して説明される。

なお、本明細書において、半導体装置とは、半導体素子（トランジスタ、ダイオード等）を含む回路を有する装置をいう。また、半導体装置とは、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、表示装置、発光装置、及び電子機器等は全て半導体装置である。

なお、マイクロコントローラは、半導体装置の一つであり、「マイクロコントローラユニット」、「マイクロプロセッサユニット」、「ＭＣＵ」、「μＣ」等と呼ばれることがある。

近年、リチウムイオン二次電池等の大容量バッテリーが開発され、携帯電話やスマートフォン、ノート型パーソナルコンピュータ等の携帯情報端末、携帯音楽プレーヤ、デジタルカメラ等の電気機器等、商用電力以外で駆動される電子機器が非常に普及している。

また、化石資源の枯渇により、再生可能なエネルギーとして、環境発電（エネルギーハーベスティング、ｅｎｅｒｇｙ ｈａｒｖｅｓｔｉｎｇ）が注目されている。環境発電技術とは、太陽光や照明光の光、風力、波力、地熱等のエネルギーを採取（ハーベスティング）し電力に変換する技術である。

しかしながら、バッテリーや環境発電による電力供給は、商用電力と比較して非常に不安定である。また、商用電力であっても、雷、台風、雪等の自然災害、設備の故障、電力等により、突然の電力停止があり得る。

プロセッサにおいて、電源電位が遮断された回路ブロックでは、電源を遮断した瞬間に回路内の全ての揮発性メモリ内の情報が失われてしまう。そのため、電源が遮断しても、電源遮断時のプロセッサ内の揮発性メモリの情報を保持できるような手段がプロセッサに設けられている。例えば、不揮発性のワークメモリにデータを書き終えるまでの期間、巨大なキャパシタで電力（電源電位）を保持するマイクロコントローラが提案されている（非特許文献１参照）。

Ｚｗｅｒｇ．Ｍ、外１０名、「Ａｎ ８２μＡ／ＭＨｚ Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ ｗｉｔｈ Ｅｍｂｅｄｄｅｄ ＦｅＲＡＭ ｆｏｒ Ｅｎｅｒｇｙ−Ｈａｒｖｅｓｔｉｎｇ Ａｐｐｌｉｃａｔｉｏｎｓ」、ＩＳＳＣＣ２０１１、２０１１年２月、ＳＥＳＳＩＯＮ１９−２、ｐ．３３４−３３５

しかし、不揮発性のワークメモリに書き込み途中のデータを記憶しても、プロセッサの状態を記憶するレジスタのデータが失われてしまうと、電源電位の供給が再開されても、プロセッサで継続した処理は困難となる。また、プロセッサが継続した処理を行うには、電源が遮断された際に、プロセッサの状態を記憶するレジスタのデータを、すべて不揮発性メモリに書き込む処理を行う必要があるが、その間の電力を供給するには、更に巨大なキャパシタをプロセッサに内蔵する必要がある。

本発明の一形態は、突然の停電でも、プロセッサ・コアの状態を保持できる（バックアップ可能な）半導体装置等を提供することを目的の１つとする。

または、本発明の一形態は、誤動作を起こしにくい半導体装置等を提供することを目的の１つとする。または、本発明の一形態は、安全に停止することができる半導体装置等を提供することを目的の１つとする。または、本発明の一形態は、キャパシタを小さくすることができる半導体装置等を提供することを目的の１つとする。または、本発明の一形態は、回路の規模を小さくすることができる半導体装置等を提供することを目的の１つとする。または、本発明の一形態は、オフ電流の小さい半導体装置等を提供することを目的の１つとする。または、本発明の一形態は、新規な半導体装置等を提供することを目的の１つとする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項等の記載から、自ずと明らかとなるものであり、明細書、図面、請求項等の記載から、これら以外の課題を抽出することが可能である。

本発明の一形態に係る半導体装置は、プロセッサ・コアに内蔵されているレジスタは、第１乃至第３のメモリ回路を有し、外部から供給される電源電位を監視する回路を備える。電源電位の監視回路からの監視結果に対応する制御信号により、レジスタで記憶されているデータは、内蔵する第３のメモリ回路にバックアップされる。第３のメモリ回路は、プロセッサ・コアへの電源電位の供給停止期間にデータを保持することが可能な不揮発性メモリである。レジスタは、第１のメモリ回路のデータを第２のメモリ回路に記憶する第１のバックアップを行う機能と、第２のメモリ回路のデータを第３のメモリ回路に記憶させる第２のバックアップ機能を備える。

本発明の一形態は、突然の電源でも、プロセッサ・コアの状態を保持することが可能な半導体装置を提供することができる。

プロセッサの構成の一例を示すブロック図。 プロセッサの駆動方法の一例を示すタイミングチャート。 Ａ：レジスタの構成の一例を示すブロック図。Ｂ：レジスタの構成の一例を示す回路図。 プロセッサの駆動方法の一例を示すタイミングチャート。 プロセッサの構成の一例を示す断面図。 Ａ：トランジスタ構成の一例を示す断面図。Ｂ：線Ｂ１−Ｂ２による図Ａの断面図。Ｃ：線Ｂ３１−Ｂ４による図Ａの断面図。 Ａ−Ｃ：図６Ａのトランジスタの作製方法の一例を説明するための断面図。 Ａ、Ｂ：同作製方法の一例を説明するための断面図。 Ａ−Ｆ：電子機器の一例を説明するための外観図。

以下に、図面を用いて、本発明の実施の形態について詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

また、実施の形態の説明に用いられる図面において、同一部分または同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
本実施の形態では、半導体装置の一例としてプロセッサについて説明する。図１−図４を用いて、プロセッサについて説明する。

＜プロセッサの構成例＞
図１は、本実施の形態のプロセッサの構成の一例を示すブロック図である。プロセッサ１００は、ロジック部として、プロセッサ・コア１１０、クロック生成回路１２０、電源管理ユニット１３０及び制御回路１４０を有する。プロセッサ・コア１１０（以下、『コア１１０』と呼ぶ。）は、少なくともレジスタ１１１を内蔵する。プロセッサ１００は、電位監視回路１５０、レギュレータ１６１−１６３、及びキャパシタ１７１−１７３を更に有する。

プロセッサ１００には、電源電位として、少なくとも３つの電源電位（ＶＤＤ、ＶＯＳＧ、ＶＳＳ）が外部から供給される。電源電位ＶＤＤは高電源電位であり、電源電位ＶＳＳは低電源電位である。なお、電源電位ＶＳＳを、接地電位（ＧＮＤ）とすることができる。

レギュレータ１６１−１６３は、出力する電位が一定になるように制御する機能を有する。レギュレータ１６１、１６２は、電源電位ＶＤＤが入力され、それぞれ、電位ＶＤＤ１、電位ＶＤＤ２を出力する。レギュレータ１６３は、電源電位ＶＯＳＧが入力され、電位ＶＯＳＧ１を出力する。

レギュレータ１６１−１６３には、電位監視回路１５０からの制御信号（ＴＲＧ）が入力される。レギュレータ１６１−１６３は、この信号ＴＲＧにより、出力側の電源（キャパシタ１７１−１７３）を、入力側の電源（プロセッサ１００の電源電位入力端子）から切り離す機能を有する。また、レギュレータ１６１−１６３は、単に整流素子（ダイオード）で構成することもできる。

なお、以下の説明において、電位ＶＤＤ１等を、単にＶＤＤ１と呼ぶ場合がある。

キャパシタ１７１−１７３は、レギュレータ１６１−１６３の出力に接続されており、補助電源として機能する。また、キャパシタ１７１−１７３は、レギュレータ１６１−１６３の出力電位を安定化する機能を有する。電源電位（ＶＤＤ、ＶＯＳＧ）が遮断される、または降下した際に、キャパシタ１７１−１７３に保持されている電荷により、レギュレータ１６１−１６３の出力電位の変動を抑えることができる。

キャパシタ１７１−１７３はキャパシタ素子群であり、複数のキャパシタ素子を並列に接続することで構成することができる。

ロジック部のうち、ユニット１０１内の回路は、レギュレータ１６１から供給されるＶＤＤ１を電源電位とする回路であり、制御回路１４０は、レギュレータ１６２から供給されるＶＤＤ２、及びレギュレータ１６３から供給されるＶＯＳＧ１を電源電位とする回路である。

電位監視回路１５０（以下、『ＶＭ１５０』と呼ぶ。）は、電源電位ＶＤＤの変化を監視する機能を有する。ＶＭ１５０は、電源電位ＶＤＤの監視結果を元に、コア１１０のバックアップのトリガーとなる信号（ＴＲＧ）を生成する機能を有する。また、プロセッサ１００は、信号ＴＲＧをトリガーにして、コア１１０を停止する機能を備える。

さらに、このトリガー信号ＴＧＲにより、上述したように、レギュレータ１６１−１６３では、出力端子が、電源電位が供給される入力端子を切り離す動作が行われる。

なお、以下の説明において、トリガー信号ＴＲＧを『ＴＲＧ』と呼ぶ場合がある。他の信号についても、同様とする。

また、ＶＭ１５０は、Ｂｒｏｗｎ−ｏｕｔ Ｒｅｓｅｔ（ＢＯＲ）機能を有する。ＶＭ１５０では、ＶＤＤが規定値以下であることを検出すると、その検出結果に対応する信号ＴＲＧを出力する。

このようなトリガー信号ＴＲＧの生成により、ＶＤＤが突然降下した場合に、内部電源電位（ＶＤＤ１、ＶＤＤ２、ＶＯＳＧ１）が大きく降下する前に、コア１１０のバックアップ動作を開始することができる。このようにバックアップ動作を行うことで、電源が突然遮断しても、コア１１０の状態を保持することができる。また、電源供給再開時に、コア１１０の状態を電源供給停止時点の状態に高速にリカバリーすることができる。また、電源供給再開することで、コア１１０が、電源供給遮断時の処理を継続して実行することできる。よって、ＶＤＤが不安定な状態であることが原因となるプロセッサ１００の誤動作を防ぐことができる。

コア１１０のバックアップ動作とは、具体的には、コア１１０に内蔵されているレジスタ１１１のデータをバックアップする（退避する）動作である。また、コア１１０のリカバリー動作とは、具体的には、退避されていたデータをレジスタ１１１に書き戻す（復帰する）動作である。

レジスタ１１１は、ＶＤＤ１の供給が停止しされた後でもデータを保持することが可能なメモリ回路を有しており、バックアップ動作により、レジスタ１１１のデータは、このメモリ回路にバックアップされる。これについては、後述する。

電源管理ユニット１３０（以下、『ＰＭＵ１３０』と呼ぶ。）は、コア１１０、及びクロック生成回路１２０（以下、『ＣＬＫ Ｇｅｎ１２０』と呼ぶ。）への電源電位（ＶＤＤ１）の供給を制御する機能を有する。ＰＭＵ１３０は、ＣＬＫ Ｇｅｎ１２０を停止させるための制御信号を生成する機能を有する。また、ＰＭＵ１３０は、レジスタ１１１及び制御回路１４０を制御する制御信号（ＴＲＧ１）を生成する機能を有する。ＴＲＧ１は、レジスタ１１１にデータのバックアップを実行させるトリガーになる信号である。

なお、ＣＬＫ Ｇｅｎ１２０で生成されたクロック信号（ＣＬＫ）は、コア１１０、レジスタ１１１、及びＰＭＵ１３０に供給される。

制御回路１４０は、レジスタ１１１を制御する機能を備えた回路であり、ＴＲＧ１の入力に対応して、レジスタ１１１を制御する信号（ＯＳＧ）を生成する機能を有する。以下、制御回路１４０を『ＯＳＧ ＣＴＲ１４０』と呼ぶことにする。

図３Ａに示すように、レジスタ１１１は、３つのメモリ回路２０１−２０３を有する。メモリ回路２０１（Ｍｅｍ１）は、コア１１０が通常モードで動作している間に、コア１１０の制御によりデータの書き込み、読み出しが行われる記憶部であり、一般的なレジスタで構成することができる。例えば、メモリ回路２０１は、フリップフロップ回路で構成することができる。メモリ回路２０２（Ｍｅｍ２）及びメモリ回路２０３（Ｍｅｍ３）は、レジスタ１１１（メモリ回路２０１）のバックアップ用の記憶部である。

メモリ回路２０１に記憶されているデータは、バックアップ後はメモリ回路２０３で保持される。従って、メモリ回路２０２はＶＤＤ１供給停止後に一時的にデータが保持できればよい。例えば、１つのトランジスタと１つのキャパシタで構成されるようなＤＲＡＭセルと同様な回路構成とすることができる。

また、メモリ回路２０２は、高速でデータ書き込みが行えるメモリ回路であることが好ましい。それは、レジスタ１１１に動作に必要な最低電位までＶＤＤ１が降下する前に、メモリ回路２０１からメモリ回路２０２へのデータのバックアップを完了させるためである。また、メモリ回路２０２のデータ書き込み速度が早ければ、レジスタ１１１のバックアップに要する時間を短縮できるため、キャパシタ１７１−１７３の規模を小さくすることができるからである。

よって、上述したＤＲＡＭセルの回路構成を採用することで、高速なメモリ回路２０２とすることができる。

メモリ回路２０３は、メモリ回路２０２で保持されているデータをバックアップする機能を有する。メモリ回路２０３は、ＶＤＤ１の供給がなくとも、長期間のデータ保持期間を有するメモリ回路であり、いわゆる不揮発性メモリ回路である。

図３Ａにおいて、読み出し回路２０４（ＲＯ）は、メモリ回路２０２及びメモリ回路２０３に記憶されているデータをメモリ回路２０１に書き戻すための回路である。読み出し回路２０４の制御により、メモリ回路２０２またはメモリ回路２０３からデータが読み出され、メモリ回路２０１は読み出されたデータを記憶する。

なお、読み出し回路２０４の機能をメモリ回路２０１に組み込んでもよい。また、メモリ回路２０２のデータを読み出すための回路をメモリ回路２０２に組み込み、メモリ回路２０３のデータを読み出す機能をメモリ回路２０３に組み込むこともできる。

＜プロセッサの駆動方法（動作）例＞
本実施の形態のプロセッサ１００では、ＴＲＧをトリガーにして、コア１１０の停止、及びバックアップ動作が行われる。まず、ＰＭＵ１３０では、ＴＧＲの入力がトリガーになり、コア１１０が停止動作を行う。コア１１０の停止は、ＣＬＫの停止により行われる。次に、レジスタ１１１のデータのバックアップが行われる。レジスタ１１１では２段階のバックアップが行われる。

第１のバックアップは、メモリ回路２０１からメモリ回路２０２へのデータのバックアップである。この第１のバックアップは、ＰＭＵ１３０から出力されるＴＲＧ１をトリガーとする。第２のバックアップは、メモリ回路２０２からメモリ回路２０３へのデータのバックアップである。第２のバックアップは、ＯＳＧ ＣＴＲ１４０から出力されるＯＳＧにより制御される。

以下、図２を用いて、コア１１０のバックアップ動作を説明する。

図２は、プロセッサ１００の動作の一例を示すタイミングチャートである。図２には、外部から供給される電源電位ＶＤＤ１、ＶＭ１５０の出力（ＴＲＧ）、ＣＬＫ Ｇｅｎ１２０の出力（ＣＬＫ）、ＰＭＵ１３０の出力（ＴＲＧ１）、ＯＳＧ ＣＴＲ１４０の出力（ＯＳＧ）、及び電源電位（ＶＤＤ１、ＶＤＤ２、ＶＯＳＧ１）が示されている。

ＶＭ１５０は、ＶＤＤが規定値以下であることを検出すると、その検出結果に対応する信号ＴＲＧを生成し、出力する機能を有する。図２の例では、ＶＤＤが安定して供給されている期間は、ＶＭ１５０は、ハイレベル（以下、Ｈレベルと呼ぶ）のＴＲＧをＰＭＵ１３０へ出力する。そして、ＶＭ１５０は、ＶＤＤが規定値以下であることを検出すると、ＴＲＧの電位をＨレベルからＬレベル（ローレベル）に切り替える。

ＴＲＧの電位がＬレベルに切り替わると、ＰＭＵ１３０は、まず、コア１１０へのＣＬＫの供給を停止させる制御信号をＣＬＫ Ｇｅｎ１２０に出力する。ＣＬＫ Ｇｅｎ１２０は、ＰＭＵ１３０の制御信号に従い、ＣＬＫの出力を停止する。ＣＬＫの供給停止により、コア１１０が停止する。この期間は、ＶＤＤが変化しても、キャパシタ１７１で保持されている電力によりコア１１０へＶＤＤ１が安定して供給されているため、誤動作を起こさずに、安全に、コア１１０を停止させることができる。

また、ＴＲＧの電位がＨレベルからＬレベルに切り替わると、ＰＭＵ１３０は、第１のバックアップを行うためのＴＲＧ１を生成し、レジスタ１１１に出力する。図２の例では、ＰＭＵ１３０により、ＴＲＧ１の電位がＨレベルからＬレベルに切り替えられる。ＴＲＧ１は、レジスタ１１１（コア１１０）及びＯＳＧ ＣＴＲ１４０に入力される。

図２の例では、レジスタ１１１は、ＴＲＧ１がＨレベルからＬレベル切り替わると、メモリ回路２０１のデータが、メモリ回路２０２で保持される機能を有する。そのため、ＴＲＧ１の電位の立下りにより、第１のバックアップが完了する。

ＶＭ１５０がＴＲＧをＬレベルに切り替えてから、メモリ回路２０１からメモリ回路２０２へのデータのバックアップが終了するまでの期間（ＴＢ１）、ユニット１０１に、ＨレベルのＶＤＤ１が供給されていればよい。そのため、少なくともこの期間（ＴＢ１）、ＶＤＤ１をＨレベルに維持できるように、キャパシタ１７１の容量値が決定される。ＶＤＤの電位が低下する、またはＶＤＤの供給が遮断されると、キャパシタ１７１で保持されている電力がユニット１０１で消費され、図２に示すように、ＶＤＤ１は降下する。

ＴＲＧ１が入力されると、ＯＳＧ ＣＴＲ１４０はＯＳＧをレジスタ１１１に出力する。図２の例では、ＯＳＧ ＣＴＲ１４０は、ＴＲＧ１の電位の立下りを検出すると、一定期間（ＴＢ２）、ＨレベルのＯＳＧを出力する。ＯＳＧをＨレベルするタイミングは、例えば、ＯＳＧ ＣＴＲ１４０にタイマー回路を設け、このタイマー回路ので制御することができる。また、ＯＳＧ ＣＴＲ１４０に、ＶＤＤ１の立下りを検出する機能を持たせてもよい。この場合、ＶＤＤ１の立下りを検出すると、、その検出結果をもとに、一定期間ＨレベルのＯＳＧを出力させるようにすることもできる。

ＯＳＧがＨレベルの期間（ＴＢ２）に、レジスタ１１１では第２のバックアップが実行され、メモリ回路２０２からメモリ回路２０３へデータがバックアップされる。ここでは、ＯＳＧがＬレベルに切り替わることで、メモリ回路２０３がデータ保持状態となり、第２のバックアップが完了する。

ＯＳＧ ＣＴＲ１４０は、レギュレータ１６２から供給されるＶＤＤ２を電源電位にして動作する。また、レギュレータ１６３から供給されるＶＯＳＧ１は、ＯＳＧ ＣＴＲ１４０においてＨレベルのＯＳＧを生成するために使用される。

なお、ＶＯＳＧ１をＯＳＧ ＣＴＲ１４０に供給しているのは、ＯＳＧの生成に、ＶＤＤ２よりも高い電源電位が必要なためである。よって、ＯＳＧをＶＤＤ２から生成できる場合は、レギュレータ１６３及びキャパシタ１７３は不要になる。

図２に示すように、メモリ回路２０３を不揮発性メモリ回路とすることで、第１のバックアップが終了するまでは、コア１１０を含む大規模ロジック部（ユニット１０１）の電力をキャパシタ１７１で供給し、第２のバックアップが終了するまでは、ＯＳＧ ＣＴＲ１４０の電力はキャパシタ１７２、１７３で供給することになる。

プロセッサ１００において、消費電力が特に大きいのは、ＶＤＤ１を電源電位とする大規模ロジック部（ユニット１０１）であるが、第１のバックアップは短期間で終了することができるため、キャパシタ１７１の規模を小さくすることができる。また、ＶＤＤ２及びＶＯＳＧ１は、第２のバックアップが終了するまで、電源電位として供給されることが必要であるが、ＶＤＤ２及びＶＯＳＧ１を電源電位として動作する回路は、ＯＳＧ ＣＴＲ１４０であり、ユニット１０１と比較してその規模は小さい。従って、キャパシタ１７２及びキャパシタ１７３も小さくすることができる。

よって、コア１１０のバックアップ動作全体に必要なキャパシタ１７１−１７３の規模を小さくすることができる。

次に、図３Ｂ、及び図４を用いて、レジスタ１１１のより具体的な構成及び動作を説明する。図３Ｂは、レジスタ１１１の構成の一例を示す回路図である。図４は、図３Ｂの回路構成を有するレジスタ１１１の動作の一例を示すタイミングチャートである。

＜レジスタの構成例＞
図３Ｂに示すように、レジスタ１１１には、データに対応する信号Ｄ、制御信号（ＴＲＧ１、ＣＬＫ、ＯＳＧ）、及び電源電位（ＶＤＤ１、ＶＳＳ）が入力される。レジスタ１１１は、フリップフロップ回路でなるメモリ回路２０１、ＤＲＡＭセルでなるメモリ回路２０２、メモリ回路２０３、及び読み出し回路２０４を有する。

（第１のメモリ回路）
メモリ回路２０１は、インバータ２１１、インバータ２１２、トランスミッションゲート２１３、トランスミッションゲート２１４、ＮＡＮＤ回路２１５、及びインバータ２１６を有する。

インバータ２１１は、ＴＲＧ１、及びその反転信号ＴＲＧ１Ｂにより制御される。また、回路（２１２−２１５）は、ＣＬＫ及びその反転信号ＣＬＫＢにより制御される。ここでは、インバータ２１１は、ＴＲＧ１がＬレベルのときハイインピーダンスになる。インバータ２１２、及びトランスミッションゲート２１４は、ＣＬＫがＬレベルのときハイインピーダンスになる。トランスミッションゲート２１３、及びＮＡＮＤ回路２１５は、ＣＬＫがＨレベルのとき、ハイインピーダンスになる。

なお、反転信号（ＣＬＫＢ、ＴＲＧ１Ｂ）は、レジスタ１１１内部に設けられたインバータ（図示せず）により、それぞれ、ＣＬＫ、ＴＲＧ１を反転することにより生成されている。

（第２のメモリ回路）
メモリ回路２０２は、トランジスタ２２１及びキャパシタ２２２を有しており、ＤＲＡＭセルと同様の回路構成を有している。トランジスタ２２１はｎチャネル型トランジスタである。ノードＴＥＭＰ（以下、『ＴＥＭＰ』と呼ぶ。）は、データ保持部であり、メモリ回路２０１で記憶された論理値に対応する電位が保持される。

メモリ回路２０２は、データ保持部（ＴＥＭＰ）と、ＴＥＭＰの電位を保持するためのキャパシタ２２２、及びＴＥＭＰとメモリ回路２０１との接続を制御するスイッチ（トランジスタ２２１）を有していることになる。トランジスタ２２１のオン、オフはＴＲＧ１により制御される。ＴＲＧ１をＨレベルにして、トランジスタ２２１がオンにすることで、ＴＥＭＰにノードＤＡで保持されているデータ（電位）が書き込まれる．ＴＲＧ１をＬレベルにすることにより、トランジスタ２２１がオフとなり、ＴＥＭＰは電気的に浮遊状態とされる。この状態で、ＴＥＭＰは、ＶＤＤ１が遮断されても、一時的にデータを保持することができる。

（第３のメモリ回路）
メモリ回路２０３は、トランジスタ２３１−２３３及びキャパシタ２３４を有する。トランジスタ２３１−２３３はｎチャネル型トランジスタである。ノードＦＮ（以下、『ＦＮ』と呼ぶ。）がデータ保持部である。トランジスタ２３３をオンにすることで、ＦＮの電位は、ＴＥＭＰに記憶されたデータに対応する電位（Ｈレベル、またはＬレベル）となる。また、トランジスタ２３３をオフにすることで、ＦＮが電気的に浮遊状態とされ、その電位が保持される。

メモリ回路２０３は、データ保持部（ＦＮ）、ＦＮの電位を保持するキャパシタ２３４、メモリ回路２０１のデータ保持部（ＴＥＭＰ）からデータを読み出す機能を有する回路（トランジスタ２３１）、この読み出し回路の出力とＦＮ間の接続を制御するスイッチ（トランジスタ２３３）、及びＦＮをプリチャージする機能を有する回路（トランジスタ２２２）を有していることになる。

コア１１０の誤動作を防ぐため、メモリ回路２０３は、電源供給がされていない状態で長期間データを保持するために、浮遊状態にされたＦＮの電位の変動をできるだけ抑えることが望ましい。そのため、トランジスタ２３３には、オフ状態でのリーク電流（オフ電流）が少ないトランジスタが用いられることが好ましい。ここでは、オフ電流が低いとは、室温においてチャネル幅１μｍあたりのオフ電流が１０ｚＡ／μｍ以下であることをいう。オフ電流は少ないほど好ましいため、この規格化されたオフ電流値が１ｚＡ／μｍ以下、更に１０ｙＡ／μｍ以下とし、更に１ｙＡ／μｍ以下であることが好ましい。なお、その場合のソースとドレイン間の電圧は、例えば、０．１Ｖ−３Ｖの範囲、または５Ｖ程度である。このようにオフ電流が少ないトランジスタとしては、チャネルが酸化物半導体で形成されているトランジスタが挙げられる。

（読み出し回路）
読み出し回路２０４は、直列に接続された６つのトランジスタ２４１−２４６を有する。読み出し回路２０４は、ＦＮ、及びＴＥＭＰに保持されているデータ（電位）をノードＲＣに書き込む機能を有し、ＴＲＧ１、及びＣＬＫにより制御される。トランジスタ（２４１、２４２、２４４）は、ｐチャネル型トランジスタである。トランジスタ（２４３、２４５、２４６）は、ｎチャネル型トランジスタである。

＜レジスタの駆動方法例＞
以下、図４を用いて、レジスタ１１１の動作の一例を説明する。図４には、レジスタ１１１に供給される電源電位（ＶＤＤ１）、制御信号（ＴＲＧ１、ＣＬＫ、ＯＳＧ）、及びノード（ＴＥＭＰ、ＦＮ、ＲＣ）の電位を示している。

（通常モード；期間Ｔ１）
期間Ｔ１は、コア１１０が通常モードで動作している期間である。外部からプロセッサ１００へＶＤＤが安定して供給されている。通常モードにおいては、レジスタ１１１において、いわゆるレジスタとして機能しているのは、メモリ回路２０１である。

なお、図４の例では、通常モード時に、ＦＮのプリチャージが行われている。そのため、ＯＳＧをＨレベルにして、ＦＮの電位をＨレベルにしている。また、期間Ｔ１では、トランジスタ２２１がオンであるため、ＴＥＭＰの電位は、メモリ回路２０１のＤＡで記憶しているデータに対応する電位とされる。

（コア１１０の停止；期間Ｔ２）
ＰＭＵ１３０は、ＶＭ１５０からＶＤＤの供給の異常を示すＴＲＧを受け取ると、ＰＭＵ１３０は、ＣＬＫ Ｇｅｎ１２０を制御し、コア１１０を停止させ、レジスタ１１１へのデータ入力を停止させる。ＣＬＫ Ｇｅｎ１２０は、コア１１０へのＣＬＫの供給を停止する。また、ＣＬＫ Ｇｅｎ１２０は、発振しないＨレベルの信号をＣＬＫとしてレジスタ１１１へ出力する。

レジスタ１１１において、ＣＬＫがハイレベルになることで、トランスミッションゲート２１３はハイインピーダンスの状態となり、信号Ｄのメモリ回路２０１への入力が停止する。そのため、メモリ回路２０１のＤＡ及びＲＣには、期間Ｔ１において、最後に書き込まれたデータが保持される。

なお、トランスミッションゲート２１３が、制御信号（ここでは、ＣＬＫ）がＬレベルのときに、ハイインピーダンス状態となる回路とする場合は、期間Ｔ２において、レジスタ１１１は入力されるＣＬＫをＬレベルにする。このようにすることで、期間Ｔ２において、ため、コア１１０及びレジスタ１１１へのＣＬＫの供給を停止することができる。

次に、ＰＭＵ１３０は、第１のバックアップを実行させるためのＴＲＧ１を、レジスタ１１１に出力する。

（第１のバックアップ；期間Ｔ３）
期間Ｔ３において、ＴＲＧ１がＨレベルからＬレベル切り替えられる。ＴＲＧ１がＬレベルになることで、メモリ回路２０２のトランジスタ２２１がオフとなり、ＴＥＭＰでデータが保持される。図４には、ＴＥＭＰで論理値１（Ｈレベルの電位）を保持している例を示している。

（メモリ回路２０２でのデータ保持；期間Ｔ４）
期間Ｔ４は、ＴＥＭＰでデータを保持している期間である。ＣＬＫはＬレベルとなる。トランジスタ２２１のオフ電流等のため、ＴＥＭＰの電位は徐々に低下してしまう。ＴＥＭＰの電位が許容値以下になる前に、第２のバックアップが実行される。

（第２のバックアップ；期間Ｔ５）
ＯＳＧ ＣＴＲ１４０は、第２のバックアップを実行させるためのＯＳＧを、レジスタ１１１に出力する。期間Ｔ５では、レジスタ１１１にＨレベルのＯＳＧが入力される。図３Ｂの例では、期間Ｔ５において、ＶＤＤ１がＬレベルとなることで、第２のバックアップが行われる。つまり、ＯＳＧがＨレベルであり、かつＶＤＤ１がＬレベルであると、ＦＮの電位は、ＴＥＭＰの電位に対応して変化する。

ＴＥＭＰがＨレベルである場合は、トランジスタ２３１がオンとなるため、キャパシタ２３４は放電状態となり、図４に示すように、ＦＮの電位は低下し、Ｌレベルとなる。他方、ＴＥＭＰがＬレベルである場合は、ＦＮの電位はＨレベルが維持される。

（メモリ回路２０３でのデータ保持；期間Ｔ６）
ＶＤＤ１の供給が停止し、コア１１０及びレジスタ１１１が停止している期間Ｔ６では、ＦＮにおいて、メモリ回路２０１のデータが保持されることになる。

（ＶＤＤ１の供給再開；期間Ｔ７）
例えば、ＶＭ１５０からの制御信号（ＴＲＧ）をトリガーにして、コア１１０の処理を再開させることができる。期間Ｔ６において、ＶＭ１５０は、規定値以上のＶＤＤが一定期間供給されている、と判定すると、その判断結果に対応する制御信号（ＴＲＧ）をＰＭＵ１３０に出力する。ＰＭＵ１３０は、ＶＭ１５０からのＴＲＧに基づき、コア１１０へのＶＤＤ１の供給を再開する。

期間Ｔ７では、ＴＲＧ１及びＣＬＫはＬレベルであるため、トランジスタ２４１及びトランジスタ２４２はオンであり、ＶＤＤ１の上昇とともに、ＲＣの電位も上昇する。つまり、ＲＣの電位がＨレベルにリセットされる。言い換えると、期間Ｔ７において、ＲＣのプリチャージが行われる。

（メモリ回路２０１へのデータ復帰；期間Ｔ８）
次に、ＣＬＫをＨレベルにする。トランスミッションゲート２１３がハイインピーダンス状態となり、ＶＤＤ１の供給再開により、信号Ｄの電位によりＲＣのデータが書き換わらないようする。

また、期間Ｔ８では、トランジスタ２４２がオフであり、トランジスタ２４３、トランジスタ２４４及びトランジスタ２４６がオンである。ＦＮがＬレベルである場合は、トランジスタ２４５がオフであるため、ＲＣは電気的に浮遊状態であり、その電位はＨレベルとなる。ＦＮがＨレベルである場合は、トランジスタ２４５がオンとなるため、ＲＣは、メモリ回路２０３の低電源電位ＶＳＳが供給される配線に接続されるため、その電位はＬレベルとなる。

このように、期間Ｔ８では、ＦＮにバックアップされていたデータが、ＲＣに書き戻される。つまり、メモリ回路２０１においてコア１１０を停止させた時点のデータが記憶されていることになる。コア１１０のリカバリーが完了する。

（期間Ｔ９−Ｔ１０）
コア１１０を通常モードにする前に、ＴＲＧ１をＬレベルからＨレベルに戻す。メモリ回路２０２のトランジスタ２２１がオンとなり、ＴＥＭＰは、メモリ回路２０１で記憶されているデータが書き込み可能な状態になる。

（通常モード；期間Ｔ１１）
そして、ＰＭＵ１３０はＣＬＫ Ｇｅｎ１２０を制御して、コア１１０に所定の周期で発振するＣＬＫを供給させる。このＣＬＫの供給により、コア１１０は通常モードでの動作を再開する。また、期間Ｔ１１では、期間Ｔ１と同様に、ＯＳＧをＨレベルにして、ＦＮがプリチャージされる。

図１−図４を用いて説明したように、本実施の形態により、突然の停電や、バッテリーの残量低下により、電源電位の供給が遮断されたり、不安定になったりしても、プロセッサ・コア内部において、その状態を保持することができる。よって、プロセッサ・コアの誤動作を防ぐことにつながる。また、プロセッサ・コアのバックアップ動作時の電源となるキャパシタの規模を小さくすることができるため、プロセッサ（ＩＣチップ）を小さくすることができる。

従って、本実施の形態のプロセッサを用いることで、安全で信頼性の高い電子機器を提供することが可能である。例えば、本実施の形態のプロセッサは、火災報知器や、バッテリー管理装置等、センシングにより自動制御を行う装置のプロセッサや、バッテリーで動作し、小型な部品で構成される、携帯型電子機器（携帯電話、スマートフォン、タブレット端末）のプロセッサに非常に好適である。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態２）
図１に示すプロセッサ１００は、１つのＩＣチップに組み込むことができる。また、プロセッサ１００の各回路は、同一半導体基板上に作製してすることができる。また、プロセッサ１００をＩＣチップ化する際に、２以上のダイで構成し、それらを積層することで、１つのＩＣチップとすることが可能である。例えば、ロジック回路（『１０１』、『１４０』）と、その他の回路を別々のダイに形成してもよい。

図５に、プロセッサ１００の一部の断面構造の一例を示す。なお、図５では、プロセッサ１００の回路を構成する主要な素子として、酸化物半導体層にチャネル形成領域を有するトランジスタ８６０と、半導体基板にチャネル形成領域を有するトランジスタ８６１及びトランジスタ８６２を有する。トランジスタ８６１はｐチャネル型トランジスタであり、トランジスタ８６２はｎチャネル型トランジスタである。

以下、酸化物半導体層にチャネル形成領域を有するトランジスを『ＯＳトランジスタ』と呼ぶことにする。

ＯＳトランジスタ８６０は、レジスタ１１１のメモリ回路２０３のトランジスタ２３３に適用される（図３Ｂ参照）。トランジスタ８６１、８６２は、プロセッサ１００の他のトランジスタに適用される。

図５に示すように、Ｓｉトランジスタ８６１及びＳｉトランジスタ８６２は半導体基板８００上に形成されている。半導体基板８００は、例えば、ｎ型またはｐ型の導電型を有する単結晶シリコン基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＺｎＳｅ基板等）等を用いることができる。図５では、ｎ型の導電性を有する単結晶シリコン基板を用いた場合を例示している。よって、本実施の形態では、シリコン基板を用いて作製されたトランジスタを『Ｓｉトランジスタ』と呼ぶことにする。

Ｓｉトランジスタ８６１、８６２は、素子分離用絶縁膜８０１により、電気的に分離されている。素子分離用絶縁膜８０１の形成には、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）またはトレンチ分離法等を用いることができる。なお、半導体基板８００としてＳＯＩ型の半導体基板を用いてもよい。この場合、素子分離は、エッチングにより半導体層を素子ごとに分割することにより行われる。

Ｓｉトランジスタ８６２が形成される領域には、ｐ型の導電性を付与する不純物元素を選択的に導入することにより、ｐウェル８０２が形成されている。

Ｓｉトランジスタ８６１は、不純物領域８０３及び低濃度不純物領域８０４と、ゲート電極８０５と、半導体基板８００とゲート電極８０５の間に設けられたゲート絶縁膜８０６とを有する。ゲート電極８０５には、サイドウォール８３６が形成されている。

Ｓｉトランジスタ８６２は不純物領域８０７、低濃度不純物領域８０８、ゲート電極８０９、及びゲート絶縁膜８０６を有する。ゲート電極８０９の周囲にはサイドウォール８３５が形成されている。

Ｓｉトランジスタ８６１及びＳｉトランジスタ８６２上には、絶縁膜８１６が設けられている。絶縁膜８１６には開口部が形成されており、上記開口部に、不純物領域８０３に接して配線８１０及び配線８１１が形成され、不純物領域８０７に接して配線８１２及び配線８１３が形成されている。

そして、配線８１０は、絶縁膜８１６上に形成された配線８１７に接続されており、配線８１１は、絶縁膜８１６上に形成された配線８１８に接続されており、配線８１２は、絶縁膜８１６上に形成された配線８１９に接続されており、配線８１３は、絶縁膜８１６上に形成された配線８２０に接続されている。

配線８１７乃至配線８２０上には、絶縁膜８２１が形成されている。絶縁膜８２１には開口部が形成されており、絶縁膜８２１上には、上記開口部において配線８２０に接続された配線８２２と、配線８２３とが形成されている。また、配線８２２及び配線８２３上には、絶縁膜８２４が形成されている。

絶縁膜８２４上に、酸化物半導体層８３０を有するＯＳトランジスタ８６０が形成されている。ＯＳトランジスタ８６０は、酸化物半導体層８３０上にソース電極またはドレイン電極として機能する導電膜８３２及び導電膜８３３、ゲート絶縁膜８３１、並びにゲート電極８３４を有する。導電膜８３２は、絶縁膜８２４に設けられた開口部において、配線８２２に接続されている。

配線８２３が、絶縁膜８２４を間に挟んで酸化物半導体層８３０と重なる位置に設けられている。配線８２３は、ＯＳトランジスタ８６０のバックゲートとしての機能を有する。配線８２３は、必要に応じて設けられる。

ＯＳトランジスタ８６０は、絶縁膜８４４及び絶縁膜８４５に覆われている。絶縁膜８４４としては、絶縁膜８４５から放出された水素が酸化物半導体層８３０に侵入するのを防ぐ機能を有する絶縁膜が好ましい。このような絶縁膜として窒化シリコン膜等がある。

導電膜８４６が絶縁膜８４４上に設けられている。絶縁膜８４４、絶縁膜８４５、及びゲート絶縁膜８３１に設けられた開口部において、導電膜８４６は導電膜８３２に接している。

酸化物半導体層８３０の厚さは、２ｎｍ以上４０ｎｍ以下とすればよい。また、酸化物半導体層８３０は、ＯＳトランジスタ８６０のチャネル形成領域を構成するためｉ型（真性半導体）又はｉ型に限りなく近いことが望ましい。電子供与体（ドナー）となる水分または水素等の不純物が低減され、なおかつ酸素欠損が低減された酸化物半導体層は、ｉ型（真性半導体）又はｉ型に限りなく近い。ここでは、このような酸化物半導体層を高純度化された酸化物半導体層と呼ぶことにする。高純度化された酸化物半導体層で作製されたトランジスタは、オフ電流が極めて小さく、信頼性が高い。

オフ電流の小さいトランジスタを作製するため、酸化物半導体層８３０のキャリア密度は、１×１０^１７／ｃｍ^３以下が好ましい。より好ましくは１×１０^１６／ｃｍ^３以下、１×１０^１５／ｃｍ^３以下、１×１０^１４／ｃｍ^３以下、または１×１０^１３／ｃｍ^３以下である。

酸化物半導体層８３０を用いることでオフ状態のＯＳトランジスタ８６０のソース−ドレイン電流を室温（２５℃程度）にて１×１０^−１８Ａ以下とすることができる。室温（２５℃程度）におけるオフ状態のソース−ドレイン電流は、好ましくは１×１０^−２１Ａ以下であり、さらに好ましくは１×１０^−２４Ａ以下である。または８５℃にて、オフ電流値を１×１０^−１５Ａ以下とすることができ、好ましくは１×１０^−１８Ａ以下にし、さらに好ましくは１×１０^−２１Ａ以下にする。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧がしきい値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧がしきい値電圧よりも１Ｖ以上、２Ｖ以上または３Ｖ以上小さければ、トランジスタはオフ状態である。

酸化物半導体層を用いたトランジスタのオフ電流が極めて小さくなることは、種々の実験により証明が可能である。例えば、チャネル幅が１×１０^６μｍでチャネル長が１０μｍのトランジスタにおいて、ソース−ドレイン間電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲でのオフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０^−１３Ａ以下であるという測定データが得られた。この場合、トランジスタのチャネル幅で規格化したオフ電流は１００ｚＡ／μｍ以下になる。

別の実験として、容量素子にトランジスタを接続して、容量素子に注入または容量素子から放電する電荷をトランジスタで制御する回路を用いて、オフ電流の測定を行う方法がある。この場合、容量素子の単位時間あたりの電荷量の推移からトランジスタのオフ電流を測定する。その結果、ドレイン電圧が３Ｖの条件下でトランジスタのオフ電流が数十ｙＡ／μｍであることが確認された。従って、高純度化された酸化物半導体層でチャネル形成領域を形成したトランジスタは、オフ電流が結晶性を有するシリコンを用いたトランジスタに比べて著しく小さくなる。

酸化物半導体層８３０は、少なくとも少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎのうちの１種以上の元素を含有する酸化物で形成されることが好ましい。このような酸化物としては、ｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物や、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物，Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物半導体、Ｚｎ−Ｍｇ酸化物半導体、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物や、Ｉｎ−Ｇａ酸化物、Ｉｎ酸化物、Ｓｎ酸化物、Ｚｎ酸化物等を用いることができる。また、これら酸化物にＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ_２を含む酸化物半導体を用いることができる。
てもよい。

なお、例えば、Ｉｎ−Ｇａ−Ｚｎ−酸化物とは、Ｉｎ、Ｇａ、及びＺｎを含む酸化物、という意味であり、Ｉｎ、Ｇａ、Ｚｎ及びＯの原子数の比は問わない。

また、酸化物半導体層８３０の結晶構造として、単結晶、多結晶（ポリクリスタルともいう。）、及び非晶質が代表的である。酸化物半導体層８３０としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜が好ましい。

酸化物半導体膜は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。

酸化物半導体膜は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／及びｂ軸はマクロに揃っていない。

酸化物半導体膜は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶（ナノ結晶ともいう。）を膜中に含む。または、微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の結晶部を有する結晶−非晶質混相構造の酸化物半導体を有している。

酸化物半導体膜は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない。

なお、酸化物半導体膜が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造を有してもよい。

なお、酸化物半導体膜は、例えば、単結晶を有してもよい。

酸化物半導体膜は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、ＣＡＡＣ−ＯＳ膜がある。

ＣＡＡＣ−ＯＳ膜は、完全な非晶質ではない。ＣＡＡＣ−ＯＳ膜は、例えば、結晶部及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体を有している。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界、結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。

なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。また、結晶部は、成膜したとき、または成膜後に加熱処理等の結晶化処理を行ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

以下、ＣＡＡＣ−ＯＳ膜の成膜方法を説明する。例えば、成膜方法の一例として、多結晶である酸化物半導体スパッタリング用ターゲットを用いたスパッタリング法がある。

ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。

また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素及び窒素等）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。

また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。

スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットについて以下に示す。

ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末及びＺｎＯ_Ｚ粉末を所定のｍｏｌ数で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末及びＺｎＯ_Ｚ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。

または、複数回、膜を堆積させる方法でＣＡＡＣ−ＯＳ膜を形成することができる。このような方法の一例を以下に示す。

まず、第１の酸化物半導体層を１ｎｍ以上１０ｎｍ未満の厚さで成膜する。第１の酸化物半導体層はスパッタリング法を用いて成膜する。具体的には、基板温度を１００℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下とし、成膜ガス中の酸素割合を３０体積％以上、好ましくは１００体積％として成膜する。

次に、加熱処理を行い、第１の酸化物半導体層を結晶性の高い第１のＣＡＡＣ−ＯＳ膜とする。加熱処理の温度は、３５０℃以上７４０℃以下、好ましくは４５０℃以上６５０℃以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第１の酸化物半導体層の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱処理により第１の酸化物半導体層に酸素欠損が生成されることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい。減圧下では、第１の酸化物半導体層の不純物濃度をさらに短時間で低減することができる。

第１の酸化物半導体層は、厚さが１ｎｍ以上１０ｎｍ未満であることにより、厚さが１０ｎｍ以上である場合と比べ、加熱処理によって容易に結晶化させることができる。

次に、第１の酸化物半導体層と同じ組成の第２の酸化物半導体層を１０ｎｍ以上５０ｎｍ以下の厚さで成膜する。第２の酸化物半導体層はスパッタリング法を用いて成膜する。具体的には、基板温度を１００℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下とし、成膜ガス中の酸素割合を３０体積％以上、好ましくは１００体積％として成膜する。

次に、加熱処理を行い、第２の酸化物半導体層を第１のＣＡＡＣ−ＯＳ膜から固相成長させることで、結晶性の高い第２のＣＡＡＣ−ＯＳ膜とする。加熱処理の温度は、３５０℃以上７４０℃以下、好ましくは４５０℃以上６５０℃以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第２の酸化物半導体層の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱処理により第２の酸化物半導体層に酸素欠損が生成されることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい。減圧下では、第２の酸化物半導体層の不純物濃度をさらに短時間で低減することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態３）
本実施形態では、酸化物半導体層を有するトランジスタ（ＯＳトランジスタ）の構成、及びその作製方法を説明する。

＜ＯＳトランジスタの構成例＞
図６Ａ−図６Ｃにトップゲート型のＯＳトランジスタの構成の一例を示す。図６Ａは、ＯＳトランジスタ６５１の上面図を示す。図６Ｂは、線Ｂ１−Ｂ２による図６Ａの断面図であり、図６Ｃは、線Ｂ３−Ｂ４による同断面図である。

図６Ｂに示すように、ＯＳトランジスタ６５１は、半導体基板６００上に設けられた下地絶縁膜６０２、下地絶縁膜６０２上に設けられた多層膜６０６、ソース電極６１６ａ、ドレイン電極６１６ｂ、ゲート絶縁膜６１２、ゲート電極６０４、及び保護絶縁膜６１８を有する。

ゲート絶縁膜６１２は、ソース電極６１６ａ及びドレイン電極６１６ｂ上に設けられている。ソース電極６１６ａ及びドレイン電極６１６ｂは、下地絶縁膜６０２及び多層膜６０６上に設けられている。保護絶縁膜６１８は、ゲート絶縁膜６１２及びゲート電極６０４上に設けられている。

多層膜６０６は、下地絶縁膜６０２上に設けられた酸化物層６０６ａ、酸化物層６０６ａ上に設けられた酸化物半導体層６０６ｂ、及び酸化物半導体層６０６ｂ上に設けられた酸化物層６０６ｃを含む。

ここでは、３層構造の多層膜６０６を有するＯＳトランジスタ６５１について説明するが、多層膜６０６は、複数の酸化物層が積層されていればよく、２層または４層構造でもよい。例えば、多層膜６０６を２層構造とする場合は、酸化物層６０６ａと酸化物半導体層６０６ｂで構成することができる。

なお、ＯＳトランジスタ６５１は、下地絶縁膜６０２または／及び保護絶縁膜６１８を有さなくても構わない。

なお、ソース電極６１６ａ及びドレイン電極６１６ｂは、酸化物半導体層６０６ｂの側端部と接して設けられる。

また、図６Ｂに示すように、ソース電極６１６ａ及びドレイン電極６１６ｂに用いられている導電膜の種類によっては、ソース電極６１６ａ及びドレイン電極６１６ｂにより多層膜６０６の一部から酸素が奪われて、多層膜６０６に部分的にｎ型化領域（ソース領域及びドレイン領域）が形成されことがある。また、ｎ型化領域は、多層膜６０６の酸素欠損が多い領域であり、且つソース電極６１６ａの成分、例えばソース電極６１６ａとして、タングステン膜を用いた場合、ｎ型化領域中にタングステンの元素が混入する。また、図示していないが、ソース電極６１６ａ側の多層膜６０６と接する領域に、多層膜６０６中の酸素が入り込み、混合層が形成されうる。なお、多層膜６０６のドレイン電極６１６ｂと接する領域においても、上述したｎ型化領域が形成される。図６Ｂにおいて、ｎ型化領域の境界を点線で示す。

図６Ａにおいて、ゲート電極６０４と重なる領域において、ソース電極６１６ａとドレイン電極６１６ｂとの間隔をチャネル長という。ただし、ＯＳトランジスタ６５１が、ソース領域及びドレイン領域を含む場合、ゲート電極６０４と重なる領域において、ソース領域とドレイン領域との間隔をチャネル長といってもよい。

なお、チャネル形成領域とは、多層膜６０６において、ゲート電極６０４と重なり、かつソース電極６１６ａとドレイン電極６１６ｂとに挟まれる領域をいう。また、チャネルとは、チャネル形成領域において、電流が主として流れる領域をいう。ここでは、チャネルは、チャネル形成領域中の酸化物半導体層６０６ｂ部分である。

酸化物層６０６ｃは酸化物半導体層６０６ｂを構成する元素１種または２種以上から構成され、伝導帯下端のエネルギーが酸化物半導体層６０６ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近い酸化物層である。真空準位に近い酸化物層である。なお、酸化物半導体層６０６ｂは少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。このとき、ゲート電極６０４に電界を印加すると、多層膜６０６のうち、伝導帯下端のエネルギーが小さい酸化物半導体層６０６ｂにチャネルが形成される。即ち、酸化物半導体層６０６ｂとゲート絶縁膜６１２との間に酸化物層６０６ｃを有することによって、トランジスタのチャネルをゲート絶縁膜６１２と接しない酸化物半導体層６０６ｂに形成することができる。また、酸化物半導体層６０６ｂを構成する元素１種または２種以上から酸化物層６０６ｃが構成されるため、酸化物半導体層６０６ｂと酸化物層６０６ｃとの界面において、界面散乱が起こりにくい。従って、該界面においてはキャリアの動きが阻害されないため、トランジスタの電界効果移動度が高くなる。

酸化物層６０６ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体層６０６ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上１５ｎｍ以下とする。酸化物層６０６ａの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。

また、酸化物層６０６ａは、酸化物半導体層６０６ｂを構成する元素１種または２種以上から構成され、伝導帯下端のエネルギーが酸化物半導体層６０６ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近い酸化物層である。真空準位に近い酸化物層である。酸化物半導体層６０６ｂを構成する元素１種または２種以上から酸化物層６０６ａが構成されるため、酸化物半導体層６０６ｂと酸化物層６０６ａとの界面に界面準位を形成しにくい。該界面が界面準位を有すると、該界面をチャネルとしたしきい値電圧の異なる第２のトランジスタが形成され、トランジスタの見かけ上のしきい値電圧が変動することがある。従って、酸化物層６０６ａを設けることにより、トランジスタのしきい値電圧等の電気特性のばらつきを低減することができる。

例えば、酸化物層６０６ａ及び酸化物層６０６ｃは、酸化物半導体層６０６ｂと同じ元素（インジウム、ガリウム、亜鉛）を主成分とし、ガリウムを酸化物半導体層６０６ｂよりも高い原子数比で含む酸化物層とすればよい。具体的には、酸化物層６０６ａ及び酸化物層６０６ｃとして、酸化物半導体層６０６ｂよりもガリウムを１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物層を用いる。ガリウムは酸素と強く結合するため、酸素欠損が酸化物層に生じることを抑制する機能を有する。即ち、酸化物層６０６ａ及び酸化物層６０６ｃは酸化物半導体層６０６ｂよりも酸素欠損が生じにくい酸化物層である。

なお、酸化物層６０６ａ、酸化物半導体層６０６ｂ及び酸化物層６０６ｃは、非晶質または結晶質とする。好ましくは、酸化物層６０６ａは非晶質または結晶質とし、酸化物半導体層６０６ｂは結晶質とし、酸化物層６０６ｃは非晶質とする。チャネルが形成される酸化物半導体層６０６ｂが結晶質であることにより、トランジスタに安定した電気特性を付与することができる。

以下では、トランジスタのその他の構成について説明する。

半導体基板６００は、実施の形態２の半導体基板８００（図５）についての記載を援用する。

ソース電極６１６ａ及びドレイン電極６１６ｂは、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタル及びタングステンを１種以上含む導電膜を、単層で、または積層で用いればよい。なお、ソース電極６１６ａとドレイン電極６１６ｂは同一組成であってもよいし、異なる組成であってもよい。例えば、タングステン膜と窒化タンタルの積層を用いる。

なお、図６Ａでは、多層膜６０６がゲート電極６０４よりも外側まで形成されているが、多層膜６０６中で光によってキャリアが生成されることを抑制するために、ゲート電極６０４の内側に多層膜６０６が形成されていても構わない。

下地絶縁膜６０２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルを１種以上含む絶縁膜を、単層で、または積層で用いればよい。

なお、本明細書においては、酸化窒化物とは、窒素よりも酸素の含有量が多い物質のことをいい、窒化酸化物とは、酸素よりも窒素の含有量が多い物質のことをいう。

下地絶縁膜６０２は、例えば、１層目を窒化シリコン層とし、２層目を酸化シリコン層とした多層膜とすればよい。この場合、酸化シリコン層は酸化窒化シリコン層でも構わない。また、窒化シリコン層は窒化酸化シリコン層でも構わない。酸化シリコン層は、欠陥密度の小さい酸化シリコン層を用いると好ましい。具体的には、ＥＳＲにてｇ値が２．００１の信号に由来するスピンのスピン密度が３×１０^１７ｓｐｉｎｓ／ｃｍ^３以下、好ましくは５×１０^１６ｓｐｉｎｓ／ｃｍ^３以下である酸化シリコン層を用いる。窒化シリコン層は水素及びアンモニアの放出量が少ない窒化シリコン層を用いる。水素、アンモニアの放出量は、ＴＤＳ分析にて測定すればよい。また、窒化シリコン層は、酸素を透過しない、またはほとんど透過しない窒化シリコン層を用いる。

または、下地絶縁膜６０２は、例えば、１層目を第１の窒化シリコン層とし、２層目を第１の酸化シリコン層とし、３層目を第２の酸化シリコン層とした多層膜とすればよい。この場合、第１の酸化シリコン層または／及び第２の酸化シリコン層は酸化窒化シリコン層でも構わない。また、窒化シリコン層は窒化酸化シリコン層でも構わない。第１の酸化シリコン層は、欠陥密度の小さい酸化シリコン層を用いると好ましい。具体的には、ＥＳＲにてｇ値が２．００１の信号に由来するスピンのスピン密度が３×１０^１７ｓｐｉｎｓ／ｃｍ^３以下、好ましくは５×１０^１６ｓｐｉｎｓ／ｃｍ^３以下である酸化シリコン層を用いる。第２の酸化シリコン層は、過剰酸素を有する酸化シリコン層を用いる。窒化シリコン層は水素及びアンモニアの放出量が少ない窒化シリコン層を用いる。また、窒化シリコン層は、酸素を透過しない、またはほとんど透過しない窒化シリコン層を用いる。

過剰酸素を含む酸化シリコン層とは、加熱処理等によって酸素を放出することができる酸化シリコン層をいう。酸化シリコン層を絶縁膜に拡張すると、過剰酸素を有する絶縁膜は、加熱処理によって酸素を放出する機能を有する絶縁膜である。

ここで、加熱処理によって酸素を放出するとは、ＴＤＳ分析にて放出される酸素が酸素原子に換算して１×１０^１８ａｔｏｍｓ／ｃｍ^３以上、１×１０^１９ａｔｏｍ／ｃｍ^３以上または１×１０^２０ａｔｏｍｓ／ｃｍ^３以上であることをいう。

また、加熱処理によって酸素を放出するとは、過酸化ラジカルを含むことをいう。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０^１７ｓｐｉｎｓ／ｃｍ^３以上であることをいう。なお、過酸化ラジカルを含むとは、ＥＳＲにて、ｇ値が２．０１近傍に非対称の信号を有することをいう。

または、過剰酸素を含む絶縁膜は、酸素が過剰な酸化シリコン（ＳｉＯ_Ｘ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯ_Ｘ（Ｘ＞２））は、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数及び酸素原子数は、ＲＢＳにより測定した値である。

ゲート絶縁膜６１２及び下地絶縁膜６０２の少なくとも一方が過剰酸素を含む絶縁膜を含む場合、酸化物半導体層６０６ｂの酸素欠損を低減することができる。

また、保護絶縁膜６１８は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルを１種以上含む絶縁膜を、単層で、または積層で用いればよい。

以上のようにして構成されたトランジスタは、多層膜６０６の酸化物半導体層６０６ｂにチャネルが形成されることにより、安定した電気特性を有し、高い電界効果移動度を有する。

＜ＯＳトランジスタの作製方法例＞
以下、図７Ａ−図８Ｂを用いて、ＯＳトランジスタ６５１の作製方法の一例について説明する。

まずは、下地絶縁膜６０２が形成された半導体基板６００を準備する。下地絶縁膜６０２としては、スパッタリング装置を用い、過剰酸素を含む酸化シリコン層を形成する。

次に、酸化物層６０６ａとなる酸化物層を成膜する。酸化物層６０６ａとしては、膜厚２０ｎｍのＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）膜を用いる。なお、ＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）膜の成膜条件としては、スパッタリング装置を用い、基板温度２００℃、Ａｒ／Ｏ_２＝３０／１５ｓｃｃｍ、成膜圧力＝０．４Ｐａ、成膜電力（ＤＣ）＝０．５ｋＷ、基板−ターゲット間距離（Ｔ−Ｓ間距離）＝６０ｍｍとする。

次に、酸化物半導体層６０６ｂとなる酸化物半導体層を成膜する。酸化物半導体層６０６ｂとしては、膜厚１５ｎｍのＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）膜を用いる。なお、ＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）膜の成膜条件としては、スパッタリング装置を用い、基板温度３００℃、Ａｒ／Ｏ_２＝３０／１５ｓｃｃｍ、成膜圧力＝０．４Ｐａ、成膜電力（ＤＣ）＝０．５ｋＷ、基板−ターゲット間距離（Ｔ−Ｓ間距離）＝６０ｍｍとする。

次に、酸化物層６０６ｃとなる酸化物層を成膜する。酸化物層６０６ｃとしては、膜厚５ｎｍのＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）膜を用いる。なお、ＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）膜の成膜条件としては、スパッタリング装置を用い、基板温度２００℃、Ａｒ／Ｏ_２＝３０／１５ｓｃｃｍ、成膜圧力＝０．４Ｐａ、成膜電力（ＤＣ）＝０．５ｋＷ、基板−ターゲット間距離（Ｔ−Ｓ間距離）＝６０ｍｍとする。

次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。第１の加熱処理の雰囲気は、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気、または減圧状態で行う。または、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、酸化物半導体層６０６ｂとなす酸化物半導体層の結晶性を高め、さらに下地絶縁膜６０２、酸化物層６０６ａとなる酸化物層、酸化物半導体層６０６ｂとなる酸化物半導体層または／及び酸化物層６０６ｃとなる酸化物層から水素や水等の不純物を除去することができる。

次に、酸化物層６０６ａとなる酸化物層、酸化物半導体層６０６ｂとなる酸化物半導体層及び酸化物層６０６ｃとなる酸化物層の一部をエッチングし、酸化物層６０６ａ、酸化物半導体層６０６ｂ及び酸化物層６０６ｃを含む多層膜６０６を形成する（図７Ａ参照。）。

次に、ソース電極６１６ａ及びドレイン電極６１６ｂとなる導電膜を成膜する。

次に、ソース電極６１６ａ及びドレイン電極６１６ｂとなる導電膜の一部をエッチングし、ソース電極６１６ａ及びドレイン電極６１６ｂを形成する（図７Ｂ参照。）。

次に、第２の加熱処理を行うと好ましい。第２の加熱処理は、第１の加熱処理の記載を参照して行えばよい。第２の加熱処理により、多層膜６０６から水素や水等の不純物を除去することができる。

次に、ゲート絶縁膜６１２を成膜する（図７Ｃ参照。）。ゲート絶縁膜６１２は、例えば、１層目を第１の酸化シリコン層とし、２層目を第２の酸化シリコン層とし、３層目を窒化シリコン層とした多層膜とすればよい。この場合、第１の酸化シリコン層または／及び第２の酸化シリコン層は酸化窒化シリコン層でも構わない。また、窒化シリコン層は窒化酸化シリコン層でも構わない。第１の酸化シリコン層は、欠陥密度の小さい酸化シリコン層を用いると好ましい。具体的には、ＥＳＲにてｇ値が２．００１の信号に由来するスピンのスピン密度が３×１０^１７ｓｐｉｎｓ／ｃｍ^３以下、好ましくは５×１０^１６ｓｐｉｎｓ／ｃｍ^３以下である酸化シリコン層を用いる。第２の酸化シリコン層は、過剰酸素を有する酸化シリコン層を用いる。窒化シリコン層は水素及びアンモニアの放出量が少ない窒化シリコン層を用いる。また、窒化シリコン層は、酸素を透過しない、またはほとんど透過しない窒化シリコン層を用いる。

次に、ゲート電極６０４となる導電膜を成膜する。

次に、ゲート電極６０４となる導電膜の一部をエッチングし、ゲート電極６０４を形成する（図８Ａ参照。）。

次に、保護絶縁膜６１８を成膜する（図８Ｂ参照。）。

以上のようにして、ＯＳトランジスタ６５１を作製することができる。

ＯＳトランジスタ６５１は、多層膜６０６の酸化物半導体層６０６ｂの酸素欠損が低減されているため、安定した電気特性を有する。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態４）
本明細書で開示されるプロセッサは、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、及び電波天文学における電波望遠鏡等、幅広い分野の電気機器のプロセッサに用いることができる。

このような電子機器の例として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（ＤＶＤ等の記録媒体の画像データを読み出し、その画像を表示するディスプレイを有する装置）に用いることができる。その他に、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレーヤ等）、複写機、ファクシミリ、プリンタ、プリンタ複合機等が挙げられる。これら電子機器の具体例を図９に示す。

図９Ａは携帯型ゲーム機の構成例を示す外観図である。携帯型ゲーム機は、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロホン９０５、スピーカ９０６、操作キー９０７、及びスタイラス９０８等を有する。

図９Ｂは携帯情報端末であり、筐体９１１、筐体９１２、表示部９１３表示部９１４、接続部９１５、及び操作キー９１６等を有する。表示部９１３は筐体９１１に設けられており、表示部９１４は筐体９１２に設けられている。そして、筐体９１１と筐体９１２とは、接続部９１５により接続されており、筐体９１１と筐体９１２の間の角度は、接続部９１５により変更可能となっている。表示部９１３における映像の切り替えを、接続部９１５における筐体９１１と筐体９１２との間の角度に従って、切り替える構成としてもよい。また、表示部９１３及び第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。

図９Ｃはノート型パーソナルコンピュータの構成例を示す外観図である。パーソナルコンピュータは、筐体９２１、表示部９２２、キーボード９２３、及びポインティングデバイス９２４等を有する。

図９Ｄは、電気冷凍冷蔵庫の構成例を示す外観図である。電気冷蔵庫は、筐体９３１、冷蔵室用扉９３２、及び冷凍室用扉９３３等を有する。

図９Ｅはビデオカメラの構成例を示す外観図である。ビデオカメラは、筐体９４１、筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、及び接続部９４６等を有する。操作キー９４４及びレンズ９４５は筐体９４１に設けられており、表示部９４３は筐体９４２に設けられている。そして、筐体９４１と筐体９４２は、接続部９４６により接続されており、筐体９４１と筐体９４２の間の角度は、接続部９４６により変えることが可能な構造となっている。筐体９４１に対する筐体９４２の角度によって、表示部９４３に表示される画像の向きの変更や、画像の表示／非表示の切り替えを行うことができる。

図９Ｆは自動車の構成例を示す外観図である。自動車は、車体９５１、車輪９５２、ダッシュボード９５３、及びライト９５４等を有する。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

１００ プロセッサ
１０１ ユニット
１１０ プロセッサ・コア
１１１ レジスタ
１２０ クロック生成回路
１３０ 電源管理ユニット（ＰＭＵ）
１４０ 制御回路（ＯＳＧ ＣＴＲ）
１５０ 電位監視回路（ＶＭ）
１６１ レギュレータ
１６２ レギュレータ
１６３ レギュレータ
１７１ キャパシタ
１７２ キャパシタ
１７３ キャパシタ
２０１ メモリ回路
２０２ メモリ回路
２０３ メモリ回路
２０４ 読み出し回路
２１１ インバータ
２１２ インバータ
２１３ トランスミッションゲート
２１４ トランスミッションゲート
２１５ ＮＡＮＤ回路
２１６ インバータ
２２１ トランジスタ
２２２ キャパシタ
２３１ トランジスタ
２３２ トランジスタ
２３３ トランジスタ
２３４ キャパシタ
２４１ トランジスタ
２４２ トランジスタ
２４３ トランジスタ
２４４ トランジスタ
２４５ トランジスタ
２４６ トランジスタ

Claims (9)

1. 外部から第１の電源電位が入力され、第１の電位を生成し、出力する第１のレギュレータと、
   外部から前記第１の電源電位が入力され、第２の電位を生成し、出力する第２のレギュレータと、
   外部から第２の電源電位が入力され、第３の電位を生成し、出力する第３のレギュレータと、
   前記第１のレギュレータの出力に接続された第１のキャパシタと、
   前記第２のレギュレータの出力に接続された第２のキャパシタと、
   前記第３のレギュレータの出力に接続された第３のキャパシタと、
   レジスタを内蔵するプロセッサ・コアと、
   前記第１の電源電位変化を監視し、監視結果に対応する第１の信号を生成する第１の回路と、
   前記第１のレギュレータから前記第１の電位が供給され、前記第１の信号に対応して、前記レジスタを制御するための第２の信号を生成し、前記レジスタに出力する第２の回路と、
   前記第２のレギュレータから前記第２の電位が供給され、前記レジスタを制御する第３の信号を生成し、前記レジスタに出力する第３の回路と、を有し、
   前記第２の回路は、前記第１の電位の前記プロセッサ・コアへの供給を制御する機能を有し、
   前記レジスタは、第１乃至第３のメモリ回路を有し、
   
   前記第３のメモリ回路は、前記第１の電位の供給停止期間にデータを保持する機能を備え、
   前記レジスタにおいて
   前記第１のメモリ回路には、前記プロセッサ・コアの制御により、データの書き込み及び読み出しが行われ、
   前記第２の信号に従い、前記第１のメモリ回路で保持されているデータが前記第２のメモリ回路に記憶され、
   前記第３の信号に従い、前記第２のメモリ回路で保持されているデータが前記第３のメモリ回路に書き込まれることを特徴とする半導体装置。
2. 請求項１において、
   前記プロセッサ・コア、及び前記第２の回路にクロック信号を出力するクロック生成回路を更に有し、
   前記第２の回路は、前記クロック生成回路を制御する機能を有することを特徴とする半導体装置。
3. 請求項１又は２において、
   前記第３のメモリ回路は、
   前記第２のメモリ回路に保持されているデータを読み出す読み出し回路と
   データ保持部と、
   前記データ保持部に接続されたキャパシタと、
   前記データ保持部と前記読み出し回路との接続を制御するスイッチと、を有し、
   前記スイッチは、酸化物半導体層を有するトランジスタである、ことを特徴とする半導体装置。
4. 請求項１乃至３の何れか１項において、
   前記第２のメモリ回路は、
   データ保持部と、
   前記データ保持部に接続されたキャパシタと、
   前記データ保持部と前記第１のメモリ回路との接続を制御するスイッチと、を有することを特徴とする半導体装置。
5. 請求項１乃至４の何れか１項において、
   前記第１のメモリ回路は、フリップフロップ回路であることを特徴とする半導体装置。
6. 第１の電位が供給されるプロセッサ・コアと、
   前記プロセッサ・コアに内蔵されたレジスタと、
   前記レジスタに含まれる第１乃至第３のメモリ回路と、を有し、
   前記第３のメモリ回路は、前記第１の電位が供給されていない期間にデータ保持期間を有するメモリ回路である、半導体装置の駆動方法であり、
   外部から入力される第２の電位の変化を監視する第１のプロセスと、
   前記第２の電位から前記第１の電位を生成する第２のプロセスと、
   前記第１のプロセスでの監視結果に基づいて、前記プロセッサ・コアへの前記第１の電位の供給期間に、前記プロセッサ・コアを停止する第３のプロセスと、
   前記レジスタへの前記第１の電位の供給期間に、前記第１のメモリ回路のデータを前記第２のメモリ回路に書き込む第４のプロセスと、
   前記レジスタへの前記第１の電位の供給停止期間に、前記第２のメモリ回路に保持されているデータを前記第３のメモリ回路に書き込むプロセスと、を有することを特徴とする半導体装置の駆動方法。
7. 請求項６において、
   前記第３のメモリ回路は、
   前記第２のメモリ回路に保持されているデータを読み出す読み出し回路と
   データ保持部と、
   前記データ保持部に接続されたキャパシタと、
   前記データ保持部と前記読み出し回路との接続を制御するスイッチと、を有し、
   前記スイッチは、酸化物半導体層を有するトランジスタである、ことを特徴とする半導体装置の駆動方法。
8. 請求項６又は７において、
   前記第２のメモリ回路は、
   データ保持部と、
   前記データ保持部に接続されたキャパシタと、
   前記データ保持部と前記第１のメモリ回路との接続を制御するスイッチと、を有することを特徴とする半導体装置の駆動方法。
9. 請求項６乃至８の何れか１項において、
   前記第１のメモリ回路は、フリップフロップ回路であることを特徴とする半導体装置の駆動方法。

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