JPH0546496A - Ｃｐｕのメモリバツクアツプ方式 - Google Patents
Ｃｐｕのメモリバツクアツプ方式Info
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- JPH0546496A JPH0546496A JP3225278A JP22527891A JPH0546496A JP H0546496 A JPH0546496 A JP H0546496A JP 3225278 A JP3225278 A JP 3225278A JP 22527891 A JP22527891 A JP 22527891A JP H0546496 A JPH0546496 A JP H0546496A
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Abstract
(57)【要約】
【目的】信頼性が高く、またＣＰＵの動作停止原因を判
定できるＣＰＵメモリバックアップ方式の提供 【構成】電源電圧の低下の検出に応答し、ＣＰＵの実行
状況とともに所定の遺書を外部ＲＡＭに書込んで、ＣＰ
Ｕの動作を停止する。電源回復時にはＲＡＭ内に記憶さ
れていた遺書を読むことによって、ＣＰＵ停止時の情報
が正しくＲＡＭに保持されていることを確認する。
定できるＣＰＵメモリバックアップ方式の提供 【構成】電源電圧の低下の検出に応答し、ＣＰＵの実行
状況とともに所定の遺書を外部ＲＡＭに書込んで、ＣＰ
Ｕの動作を停止する。電源回復時にはＲＡＭ内に記憶さ
れていた遺書を読むことによって、ＣＰＵ停止時の情報
が正しくＲＡＭに保持されていることを確認する。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵのメモリバック
アップ方式に関するものである。より詳細には、電源電
圧低下によるＣＰＵの動作停止の際ＣＰＵの実行状況と
ともに所定の遺書を外部ＲＡＭに書込み、電源回復時に
ＲＡＭ上の遺書を確認するメモリバックアップ方式に関
するものである。
アップ方式に関するものである。より詳細には、電源電
圧低下によるＣＰＵの動作停止の際ＣＰＵの実行状況と
ともに所定の遺書を外部ＲＡＭに書込み、電源回復時に
ＲＡＭ上の遺書を確認するメモリバックアップ方式に関
するものである。
【０００２】
【従来の技術】ＣＰＵへの電源電圧が電源断や電源瞬断
等により最低動作電圧以下に低下すると、ＣＰＵは正常
な動作を実行しなくなる。この動作異常は、たとえば、
命令を取込み実行するのに十分な電圧がないために不適
当な命令が実行されること等によって生じる。この異常
動作を回避しＣＰＵの動作を停止させるために、従来、
ＣＰＵの外部に低電圧監視用ＩＣを設けて、電源電圧が
一定レベル以下に低下したときに、ＣＰＵのリセット端
子への信号をＬＯＷレベルにすることにより、ＣＰＵを
強制的にリセットすることが行われていた。
等により最低動作電圧以下に低下すると、ＣＰＵは正常
な動作を実行しなくなる。この動作異常は、たとえば、
命令を取込み実行するのに十分な電圧がないために不適
当な命令が実行されること等によって生じる。この異常
動作を回避しＣＰＵの動作を停止させるために、従来、
ＣＰＵの外部に低電圧監視用ＩＣを設けて、電源電圧が
一定レベル以下に低下したときに、ＣＰＵのリセット端
子への信号をＬＯＷレベルにすることにより、ＣＰＵを
強制的にリセットすることが行われていた。
【０００３】このような従来の技術を図１を参照して以
下に説明する。図１は、従来のＣＰＵのメモリバックア
ップ方式を実現する概略的ハードウエアの構成例を示
す。電源電圧Ｖが三端子レギュレータ１１の入力端子に
入力されている。レギュレータ１１の出力端子から、各
ロジック回路への供給電圧Ｖccが取出される。供給電圧
Ｖccはまた、低電圧検出ＩＣ１２へと供給されている。
低電圧検出ＩＣ１２は、入力される供給電圧Ｖccが所定
電圧以下、たとえば４Ｖ以下に低下すると、低論理のリ
セット出力を出す検出ＩＣである。電源電圧の瞬断・瞬
低時にリセット信号を発生し、電源の回復時にパワーオ
ンリセットを発生する電源電圧監視用ＩＣを用いること
ができる。低電圧検出ＩＣ１２の出力信号は、ＣＰＵ１
５のリセット端子ＲＥＳＥＴへと入力されている。ＣＰ
Ｕ１５の外部メモリとしてＲＡＭ１９およびＲＯＭ２０
が設けられ、ＣＰＵの動作データおよびプログラムを記
憶する。主電源Ｖccが低下したときにもＲＡＭ１９の記
憶内容を保持することのために、図のようにメモリバッ
クアップ用電池（たとえば３．５Ｖ）がＲＡＭ１９に接
続されている。ＣＰＵ１５のチップセレクト出力端子Ｃ
ＳＬＴがＲＡＭ１９のチップセレクト入力ＣＳに接続さ
れている。
下に説明する。図１は、従来のＣＰＵのメモリバックア
ップ方式を実現する概略的ハードウエアの構成例を示
す。電源電圧Ｖが三端子レギュレータ１１の入力端子に
入力されている。レギュレータ１１の出力端子から、各
ロジック回路への供給電圧Ｖccが取出される。供給電圧
Ｖccはまた、低電圧検出ＩＣ１２へと供給されている。
低電圧検出ＩＣ１２は、入力される供給電圧Ｖccが所定
電圧以下、たとえば４Ｖ以下に低下すると、低論理のリ
セット出力を出す検出ＩＣである。電源電圧の瞬断・瞬
低時にリセット信号を発生し、電源の回復時にパワーオ
ンリセットを発生する電源電圧監視用ＩＣを用いること
ができる。低電圧検出ＩＣ１２の出力信号は、ＣＰＵ１
５のリセット端子ＲＥＳＥＴへと入力されている。ＣＰ
Ｕ１５の外部メモリとしてＲＡＭ１９およびＲＯＭ２０
が設けられ、ＣＰＵの動作データおよびプログラムを記
憶する。主電源Ｖccが低下したときにもＲＡＭ１９の記
憶内容を保持することのために、図のようにメモリバッ
クアップ用電池（たとえば３．５Ｖ）がＲＡＭ１９に接
続されている。ＣＰＵ１５のチップセレクト出力端子Ｃ
ＳＬＴがＲＡＭ１９のチップセレクト入力ＣＳに接続さ
れている。
【０００４】以下、従来技術の動作について説明する。
図１に示す従来のメモリバックアップ方式によれば、Ｃ
ＰＵ実行中において随時、ＣＰＵの実行状況（プログラ
ム番地、データ等の情報）を定期的にＲＡＭ１９に書込
んでおく。供給電圧Ｖccが低下すると、それを低電圧検
出ＩＣ１２が検出しＬＯＷ信号を出力する。リセット端
子ＲＥＳＥＴがＬＯＷ信号を受信すると、ＣＰＵ１５は
リセット処理を開始し、ＣＳＬＴ端子からＨＩＧＨ信号
を出力し、ＲＡＭをインアクティブにし、ＣＰＵは動作
を停止する。この時ＲＡＭ１９内には、電源オフ前に書
込まれた最後のＣＰＵ情報が保存されている。
図１に示す従来のメモリバックアップ方式によれば、Ｃ
ＰＵ実行中において随時、ＣＰＵの実行状況（プログラ
ム番地、データ等の情報）を定期的にＲＡＭ１９に書込
んでおく。供給電圧Ｖccが低下すると、それを低電圧検
出ＩＣ１２が検出しＬＯＷ信号を出力する。リセット端
子ＲＥＳＥＴがＬＯＷ信号を受信すると、ＣＰＵ１５は
リセット処理を開始し、ＣＳＬＴ端子からＨＩＧＨ信号
を出力し、ＲＡＭをインアクティブにし、ＣＰＵは動作
を停止する。この時ＲＡＭ１９内には、電源オフ前に書
込まれた最後のＣＰＵ情報が保存されている。
【０００５】電源電圧が回復し上昇すると、低電圧検出
ＩＣ１２がＨＩＧＨを出力し、これをリセット端子ＲＥ
ＳＥＴが受けることにより、ＣＰＵ動作が復帰する。Ｒ
ＡＭ１９内に保存されたＣＰＵ情報を読出すことによ
り、少なくとも最後に書込まれた実行状況のところに戻
りそこから実行を続行することができる。
ＩＣ１２がＨＩＧＨを出力し、これをリセット端子ＲＥ
ＳＥＴが受けることにより、ＣＰＵ動作が復帰する。Ｒ
ＡＭ１９内に保存されたＣＰＵ情報を読出すことによ
り、少なくとも最後に書込まれた実行状況のところに戻
りそこから実行を続行することができる。
【０００６】
【発明が解決しようとする課題】従来のメモリバックア
ップ方式によれば、バックアップされているデータが何
らかの原因で失われたり変化したりすると、電源再投入
の際にＣＰＵが暴走したり誤動作するなどの問題点があ
った。そこで、電源を再投入した際、バックアップして
いた内容が正しいことを確認することが望まれていた。
また、従来のメモリバックアップ方式によれば、以前Ｃ
ＰＵが動作停止した原因がプログラム実行終了か、内部
リセットか、電源断によるのかを判定する手段がなく、
そのような判定が可能なメモリバックアップ方式が望ま
れていた。
ップ方式によれば、バックアップされているデータが何
らかの原因で失われたり変化したりすると、電源再投入
の際にＣＰＵが暴走したり誤動作するなどの問題点があ
った。そこで、電源を再投入した際、バックアップして
いた内容が正しいことを確認することが望まれていた。
また、従来のメモリバックアップ方式によれば、以前Ｃ
ＰＵが動作停止した原因がプログラム実行終了か、内部
リセットか、電源断によるのかを判定する手段がなく、
そのような判定が可能なメモリバックアップ方式が望ま
れていた。
【０００７】そこで、本発明は、上記のような問題点を
解消した、信頼性の高いメモリのバックアップ方式をも
たらすことを目的としている。
解消した、信頼性の高いメモリのバックアップ方式をも
たらすことを目的としている。
【０００８】本発明はまた、以前ＣＰＵが動作停止した
原因の判定が可能であり、その判定結果に基づきＣＰＵ
の実行を復帰させたり、初期化させたりすることができ
るメモリバックアップ方式をもたらすことを目的として
いる。
原因の判定が可能であり、その判定結果に基づきＣＰＵ
の実行を復帰させたり、初期化させたりすることができ
るメモリバックアップ方式をもたらすことを目的として
いる。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明におけるメモリバックアップ方式は、ＣＰＵ
動作中に電源電圧が低下した際にＣＰＵ内の情報を外部
メモリに記憶させた後ＣＰＵをリセット処理し、電源回
復時の動作復帰を可能にするものであって：電源電圧の
低下を検出して電圧低下信号を出力する低電圧検出回路
と、ＣＰＵ内の情報を記憶し、電源電圧の低下にかかわ
らず記憶内容を保持するための外部メモリ部とを備える
とともに、ＣＰＵは、電圧低下信号を受ける割込み端子
およびリセット端子を備えた割込みリセット部と、ＣＰ
Ｕ内の情報を外部メモリ部へと転送するデータ転送部
と、所定の遺書を外部メモリ部へと書込むための遺書書
込み部とを備え、割込み端子が電圧低下信号を受信した
ことに応答してデータ転送部がＣＰＵ内の情報を外部メ
モリ部へと書込み、所定の遺書を外部メモリ部へと書込
み、ＣＰＵのリセット処理を開始し、その後電源電圧が
上昇した際に外部メモリ部に記憶された遺書の完全性を
確認することによってＣＰＵ内の情報が正しく外部メモ
リ部に保持されていることを確認できることを特徴とす
るものである。
に、本発明におけるメモリバックアップ方式は、ＣＰＵ
動作中に電源電圧が低下した際にＣＰＵ内の情報を外部
メモリに記憶させた後ＣＰＵをリセット処理し、電源回
復時の動作復帰を可能にするものであって：電源電圧の
低下を検出して電圧低下信号を出力する低電圧検出回路
と、ＣＰＵ内の情報を記憶し、電源電圧の低下にかかわ
らず記憶内容を保持するための外部メモリ部とを備える
とともに、ＣＰＵは、電圧低下信号を受ける割込み端子
およびリセット端子を備えた割込みリセット部と、ＣＰ
Ｕ内の情報を外部メモリ部へと転送するデータ転送部
と、所定の遺書を外部メモリ部へと書込むための遺書書
込み部とを備え、割込み端子が電圧低下信号を受信した
ことに応答してデータ転送部がＣＰＵ内の情報を外部メ
モリ部へと書込み、所定の遺書を外部メモリ部へと書込
み、ＣＰＵのリセット処理を開始し、その後電源電圧が
上昇した際に外部メモリ部に記憶された遺書の完全性を
確認することによってＣＰＵ内の情報が正しく外部メモ
リ部に保持されていることを確認できることを特徴とす
るものである。
【００１０】また、本発明の他の特徴に従ったメモリバ
ックアップ方式は、ＣＰＵ動作中に電源電圧が低下した
際にＣＰＵ内の情報を外部メモリに記憶させた後ＣＰＵ
をリセット処理し、電源回復時の動作復帰を可能にする
ものであって： 電源電圧の低下を検出して電圧低下信
号を出力する低電圧検出回路と、ＣＰＵ内の情報を記憶
し、電源電圧の低下にかかわらず記憶内容を保持するた
めの外部メモリ部とを備えるとともに、ＣＰＵは、電圧
低下信号を受ける割込み端子およびリセット端子を備え
た割込みリセット部と、ＣＰＵ内の情報を外部メモリ部
へと転送するデータ転送部と、所定の遺書を外部メモリ
部へと書込むための遺書書込み部とを備え、ＣＰＵの動
作開始時に遺書の一部を外部メモリ部に書込み、ＣＰＵ
の動作中に割込み端子が電圧低下信号を受信したことに
応答してデータ転送部がＣＰＵ内の情報を外部メモリ部
へと書込み、遺書の残部を外部メモリ部へと書足し、Ｃ
ＰＵのリセット処理を開始し、その後電源電圧が上昇し
た際に外部メモリ部に記憶された遺書の完全性を確認す
ることによってＣＰＵ内の情報が正しく外部メモリ部に
保持されていることを確認できることを特徴とするもの
である。
ックアップ方式は、ＣＰＵ動作中に電源電圧が低下した
際にＣＰＵ内の情報を外部メモリに記憶させた後ＣＰＵ
をリセット処理し、電源回復時の動作復帰を可能にする
ものであって： 電源電圧の低下を検出して電圧低下信
号を出力する低電圧検出回路と、ＣＰＵ内の情報を記憶
し、電源電圧の低下にかかわらず記憶内容を保持するた
めの外部メモリ部とを備えるとともに、ＣＰＵは、電圧
低下信号を受ける割込み端子およびリセット端子を備え
た割込みリセット部と、ＣＰＵ内の情報を外部メモリ部
へと転送するデータ転送部と、所定の遺書を外部メモリ
部へと書込むための遺書書込み部とを備え、ＣＰＵの動
作開始時に遺書の一部を外部メモリ部に書込み、ＣＰＵ
の動作中に割込み端子が電圧低下信号を受信したことに
応答してデータ転送部がＣＰＵ内の情報を外部メモリ部
へと書込み、遺書の残部を外部メモリ部へと書足し、Ｃ
ＰＵのリセット処理を開始し、その後電源電圧が上昇し
た際に外部メモリ部に記憶された遺書の完全性を確認す
ることによってＣＰＵ内の情報が正しく外部メモリ部に
保持されていることを確認できることを特徴とするもの
である。
【００１１】
【作用】上記のように構成した本発明のメモリバックア
ップ方式においては、電源オフ時にＲＡＭ内に書込まれ
た遺書を電源再投入時においてチェックするため、不正
なデータに基づいて処理が復帰してしまうことがない。
また、電源電圧上昇時においてＲＡＭ内の遺書内容を調
べることにより、先にＣＰＵが動作停止した原因を知る
ことができる。
ップ方式においては、電源オフ時にＲＡＭ内に書込まれ
た遺書を電源再投入時においてチェックするため、不正
なデータに基づいて処理が復帰してしまうことがない。
また、電源電圧上昇時においてＲＡＭ内の遺書内容を調
べることにより、先にＣＰＵが動作停止した原因を知る
ことができる。
【００１２】
【実施例】以下、図面を参照して本発明の実施例につき
説明する。図２は、本発明の一実施例にかかるＣＰＵの
メモリバックアップ方式を実現する概略的ハードウエア
の構成を示す。
説明する。図２は、本発明の一実施例にかかるＣＰＵの
メモリバックアップ方式を実現する概略的ハードウエア
の構成を示す。
【００１３】電源電圧Ｖが、逆流阻止ダイオードを介し
て大容量コンデンサＣの正極側および三端子レギュレー
タ２１の入力端子に入力されている。レギュレータ２１
の出力端子から、各ロジック回路への供給電圧Ｖccが出
力される。電源電圧Ｖはまた、低電圧検出回路２２へと
供給されている。低電圧検出回路２２は、入力される電
源電圧が所定電圧以下、たとえば８Ｖ以下に低下する
と、低論理のリセット出力を出す検出回路である。たと
えばＭＢ３７７１など、電源電圧の瞬断・瞬低時にリセ
ット信号を発生し、電源の正常復帰時にパワーオンリセ
ットを発生する電源電圧監視用ＩＣを用いることができ
る。低電圧検出回路２２の出力信号は、ＯＲゲート２３
の一方の入力端子と、ＣＰＵ２５の割込み端子ＸＩＲＱ
および電源復帰検出端子ＲＤＥＴとに入力されている。
ＸＩＲＱ端子は、パワー・オン・リセット後、非同期の
ノンマスカブルな割込み要求に使用する端子である。Ｏ
Ｒゲート２３の他方の入力端子には、ＣＰＵ２５のリセ
ットイネイブル端子ＲＥＮＢＬからの出力信号が供給さ
れている。ＯＲゲート２３の出力は、遅延回路２４を介
してＣＰＵ２５のリセット端子ＲＥＳＥＴへと入力され
ている。遅延回路２４は、その入力信号がＬＯＷからＨ
ＩＧＨへと変化したときに、たとえば５０ミリ秒の遅延
後にＨＩＧＨを出力し、入力がＨＩＧＨからＬＯＷへと
変化したときにはたとえば２ミリ秒後にＬＯＷを出力す
るような遅延回路であって良い。ＣＰＵ２５の外部メモ
リとしてＲＡＭ２９およびＲＯＭ３０が設けられ、ＣＰ
Ｕの動作データおよびプログラムを記憶する。ＲＡＭ２
９は、たとえばＣＭＯＳＳＲＡＭであって良い。ＣＰＵ
２５と外部ＲＡＭ２９およびＲＯＭ３０とのデータの転
送は、データバスを介してデータ転送部２８が行う。主
電源Ｖccが低下したときにもＲＡＭ２９の記憶内容を保
持することのために、図のようにメモリバックアップ用
電池（たとえば３．５Ｖ）がＲＡＭ２９に接続されてい
る。ＣＰＵにはまた、遺書書込み・読取り部２７が設け
られて、後述するように所定のタイミングにおいて所定
の遺書が外部ＲＡＭ２９内に書込まれる。割込みリセッ
ト部２６がマニュアルリセット端子ＭＲＳＴを有し、マ
ニュアルスイッチを操作することによりＣＰＵをマニュ
アルリセットすることができる。割込みリセット部２６
のチップセレクト出力端子ＣＳＬＴがＲＡＭ２９のチッ
プセレクト入力ＣＳに接続されている。
て大容量コンデンサＣの正極側および三端子レギュレー
タ２１の入力端子に入力されている。レギュレータ２１
の出力端子から、各ロジック回路への供給電圧Ｖccが出
力される。電源電圧Ｖはまた、低電圧検出回路２２へと
供給されている。低電圧検出回路２２は、入力される電
源電圧が所定電圧以下、たとえば８Ｖ以下に低下する
と、低論理のリセット出力を出す検出回路である。たと
えばＭＢ３７７１など、電源電圧の瞬断・瞬低時にリセ
ット信号を発生し、電源の正常復帰時にパワーオンリセ
ットを発生する電源電圧監視用ＩＣを用いることができ
る。低電圧検出回路２２の出力信号は、ＯＲゲート２３
の一方の入力端子と、ＣＰＵ２５の割込み端子ＸＩＲＱ
および電源復帰検出端子ＲＤＥＴとに入力されている。
ＸＩＲＱ端子は、パワー・オン・リセット後、非同期の
ノンマスカブルな割込み要求に使用する端子である。Ｏ
Ｒゲート２３の他方の入力端子には、ＣＰＵ２５のリセ
ットイネイブル端子ＲＥＮＢＬからの出力信号が供給さ
れている。ＯＲゲート２３の出力は、遅延回路２４を介
してＣＰＵ２５のリセット端子ＲＥＳＥＴへと入力され
ている。遅延回路２４は、その入力信号がＬＯＷからＨ
ＩＧＨへと変化したときに、たとえば５０ミリ秒の遅延
後にＨＩＧＨを出力し、入力がＨＩＧＨからＬＯＷへと
変化したときにはたとえば２ミリ秒後にＬＯＷを出力す
るような遅延回路であって良い。ＣＰＵ２５の外部メモ
リとしてＲＡＭ２９およびＲＯＭ３０が設けられ、ＣＰ
Ｕの動作データおよびプログラムを記憶する。ＲＡＭ２
９は、たとえばＣＭＯＳＳＲＡＭであって良い。ＣＰＵ
２５と外部ＲＡＭ２９およびＲＯＭ３０とのデータの転
送は、データバスを介してデータ転送部２８が行う。主
電源Ｖccが低下したときにもＲＡＭ２９の記憶内容を保
持することのために、図のようにメモリバックアップ用
電池（たとえば３．５Ｖ）がＲＡＭ２９に接続されてい
る。ＣＰＵにはまた、遺書書込み・読取り部２７が設け
られて、後述するように所定のタイミングにおいて所定
の遺書が外部ＲＡＭ２９内に書込まれる。割込みリセッ
ト部２６がマニュアルリセット端子ＭＲＳＴを有し、マ
ニュアルスイッチを操作することによりＣＰＵをマニュ
アルリセットすることができる。割込みリセット部２６
のチップセレクト出力端子ＣＳＬＴがＲＡＭ２９のチッ
プセレクト入力ＣＳに接続されている。
【００１４】以下、動作について説明する。先ず、図３
のフローチャートを参照しながら電源電圧低下時（電源
オフ時）の動作を説明する。電源電圧Ｖが低下すると、
それを低電圧検出回路２２が検出しＬＯＷ信号を出力す
る。ＣＰＵ２５の割込み端子ＸＩＲＱがＬＯＷを入力
し、電源オフ時の処理を開始する。電源オフ時の処理の
間、大容量コンデンサＣが各ロジック回路への電源Ｖcc
を保持している。ＣＰＵの現在の実行状況（プログラム
番地、データ等の情報）をデータ転送部２８によりＲＡ
Ｍ２９に保存する。ＲＥＮＢＬ端子にＨＩＧＨを出力し
ておき、ＣＰＵへのリセット信号入力を阻止しておく。
のフローチャートを参照しながら電源電圧低下時（電源
オフ時）の動作を説明する。電源電圧Ｖが低下すると、
それを低電圧検出回路２２が検出しＬＯＷ信号を出力す
る。ＣＰＵ２５の割込み端子ＸＩＲＱがＬＯＷを入力
し、電源オフ時の処理を開始する。電源オフ時の処理の
間、大容量コンデンサＣが各ロジック回路への電源Ｖcc
を保持している。ＣＰＵの現在の実行状況（プログラム
番地、データ等の情報）をデータ転送部２８によりＲＡ
Ｍ２９に保存する。ＲＥＮＢＬ端子にＨＩＧＨを出力し
ておき、ＣＰＵへのリセット信号入力を阻止しておく。
【００１５】電源電圧低下によりＣＰＵの動作を停止し
たことを示すための遺書をＲＡＭ２９内の遺書専用領域
に書込む。遺書の文面はあらかじめ定めておいてＲＯＭ
３０内に記憶させておく。遺書の文面として、たとえば
「日本モトローラ株式会社」を用いることができる。一
実施例として、ＣＰＵ初期動作開始時おいては、ＲＡＭ
２９の遺書専用領域に何も書かずにおき、電源電圧低下
によるＣＰＵの動作停止時に遺書の全文「日本モトロー
ラ株式会社」、すなわち全遺書をＲＡＭ２９に書込む方
法がある。他の実施例として、初期動作開始時におい
て、あらかじめＲＡＭ２９に遺書の前半部分「日本モ
ト」を書込んでおいて、ＲＡＭ２９を半遺書の状態にし
ておいても良い。その場合には、電源オフ時に遺書の残
りの後半部分「ローラ株式会社」をＲＡＭに書足すこと
により、ＲＡＭを全遺書の状態にする。いずれにして
も、遺書の書込みが終わったら、ＲＥＮＢＬ端子にＬＯ
Ｗを出力して、ＣＰＵへのリセット信号入力を許す。遅
延回路２４による数ミリ秒の遅延後にリセット端子ＲＥ
ＳＥＴにＬＯＷが入力され、ＣＰＵのリセット処理が開
始する。ＣＳＬＴ端子にＬＯＷを出力して、ＲＡＭをイ
ンアクティブにして、書込み不能にする。その後ＣＰＵ
の動作を停止する。
たことを示すための遺書をＲＡＭ２９内の遺書専用領域
に書込む。遺書の文面はあらかじめ定めておいてＲＯＭ
３０内に記憶させておく。遺書の文面として、たとえば
「日本モトローラ株式会社」を用いることができる。一
実施例として、ＣＰＵ初期動作開始時おいては、ＲＡＭ
２９の遺書専用領域に何も書かずにおき、電源電圧低下
によるＣＰＵの動作停止時に遺書の全文「日本モトロー
ラ株式会社」、すなわち全遺書をＲＡＭ２９に書込む方
法がある。他の実施例として、初期動作開始時におい
て、あらかじめＲＡＭ２９に遺書の前半部分「日本モ
ト」を書込んでおいて、ＲＡＭ２９を半遺書の状態にし
ておいても良い。その場合には、電源オフ時に遺書の残
りの後半部分「ローラ株式会社」をＲＡＭに書足すこと
により、ＲＡＭを全遺書の状態にする。いずれにして
も、遺書の書込みが終わったら、ＲＥＮＢＬ端子にＬＯ
Ｗを出力して、ＣＰＵへのリセット信号入力を許す。遅
延回路２４による数ミリ秒の遅延後にリセット端子ＲＥ
ＳＥＴにＬＯＷが入力され、ＣＰＵのリセット処理が開
始する。ＣＳＬＴ端子にＬＯＷを出力して、ＲＡＭをイ
ンアクティブにして、書込み不能にする。その後ＣＰＵ
の動作を停止する。
【００１６】もし電源電圧低下が一時的な瞬断であった
場合には、ＣＰＵはすぐに復帰しなければならない。瞬
断後の電圧上昇を低電圧検出回路２２が検出して、ＨＩ
ＧＨの出力をもたらす。リセット端子にＬＯＷが入力さ
れる前に、ＲＤＥＴ端子にＨＩＧＨが入力されたら、Ｒ
ＡＭの遺書専用領域に不正データを書込み、ＲＡＭを半
遺書の状態にする。次に、ＲＡＭに保存しておいたＣＰ
Ｕの電源オフ時の実行状況を読出して、ＣＰＵが元に戻
り、動作を復帰する。
場合には、ＣＰＵはすぐに復帰しなければならない。瞬
断後の電圧上昇を低電圧検出回路２２が検出して、ＨＩ
ＧＨの出力をもたらす。リセット端子にＬＯＷが入力さ
れる前に、ＲＤＥＴ端子にＨＩＧＨが入力されたら、Ｒ
ＡＭの遺書専用領域に不正データを書込み、ＲＡＭを半
遺書の状態にする。次に、ＲＡＭに保存しておいたＣＰ
Ｕの電源オフ時の実行状況を読出して、ＣＰＵが元に戻
り、動作を復帰する。
【００１７】図４のフローチャートを参照して、電源電
圧上昇時（電源オン時）の動作を説明する。電源電圧が
上昇すると、低電圧検出回路２２がＨＩＧＨを出力し、
これを受けた遅延回路２４が５０ミリ秒の遅延後にリセ
ット端子ＲＥＳＥＴにＨＩＧＨを入力する。マニュアル
リセット端子ＭＲＳＴにＬＯＷが入力されているか否か
を判定し、ＮＯであれば、ＲＡＭ２９内の遺書の内容を
チェックする。ＲＡＭ２９に遺書のすべてが書込まれて
いる状態、すなわち全遺書の状態であれば、ＣＰＵが以
前動作途中に電源オフにより停止したことを意味するの
で、その時点の実行状況に戻る必要がある。ＲＡＭの遺
書専用領域に不正データを書込み、ＲＡＭを半遺書の状
態にする。次に、ＲＡＭに保存しておいたＣＰＵの電源
オフ時の実行状況を読出して、ＣＰＵが元に戻り、動作
を復帰する。
圧上昇時（電源オン時）の動作を説明する。電源電圧が
上昇すると、低電圧検出回路２２がＨＩＧＨを出力し、
これを受けた遅延回路２４が５０ミリ秒の遅延後にリセ
ット端子ＲＥＳＥＴにＨＩＧＨを入力する。マニュアル
リセット端子ＭＲＳＴにＬＯＷが入力されているか否か
を判定し、ＮＯであれば、ＲＡＭ２９内の遺書の内容を
チェックする。ＲＡＭ２９に遺書のすべてが書込まれて
いる状態、すなわち全遺書の状態であれば、ＣＰＵが以
前動作途中に電源オフにより停止したことを意味するの
で、その時点の実行状況に戻る必要がある。ＲＡＭの遺
書専用領域に不正データを書込み、ＲＡＭを半遺書の状
態にする。次に、ＲＡＭに保存しておいたＣＰＵの電源
オフ時の実行状況を読出して、ＣＰＵが元に戻り、動作
を復帰する。
【００１８】マニュアルリセットがかかっている場合に
は、ＣＰＵが以前の実行状態に戻らずに、動作を最初か
ら開始しなければならない。また、ＲＡＭ上の遺書が全
遺書ではない場合には、ＣＰＵが電源オフにより停止し
たのではないか、あるいはＲＡＭ内のデータに欠陥が生
じたことを意味するので、やはりＣＰＵは動作を最初か
ら開始しなければならない。これらの場合において、こ
の動作開始処理中にたまたま電源オフになってしまう
と、その後の電源上昇時に誤復帰をしてしまうおそれが
ある。このような誤復帰を防止するために、先ず、ＲＡ
Ｍの遺書専用領域に不正データを書込み、ＲＡＭを半遺
書の状態にする。次にＲＡＭを初期化し、その後、ＲＡ
Ｍに遺書の前半を書込み半遺書の状態にしてからＣＰＵ
の動作を開始する。
は、ＣＰＵが以前の実行状態に戻らずに、動作を最初か
ら開始しなければならない。また、ＲＡＭ上の遺書が全
遺書ではない場合には、ＣＰＵが電源オフにより停止し
たのではないか、あるいはＲＡＭ内のデータに欠陥が生
じたことを意味するので、やはりＣＰＵは動作を最初か
ら開始しなければならない。これらの場合において、こ
の動作開始処理中にたまたま電源オフになってしまう
と、その後の電源上昇時に誤復帰をしてしまうおそれが
ある。このような誤復帰を防止するために、先ず、ＲＡ
Ｍの遺書専用領域に不正データを書込み、ＲＡＭを半遺
書の状態にする。次にＲＡＭを初期化し、その後、ＲＡ
Ｍに遺書の前半を書込み半遺書の状態にしてからＣＰＵ
の動作を開始する。
【００１９】
【発明の効果】本発明は、上述のとおり構成されている
ので、電源オフ時にＲＡＭ内に書込まれた遺書が、電源
再投入時においてチェックされるため、不正なデータに
基づいて処理が復帰してしまうことがない。また、電源
電圧上昇時においてＲＡＭ内の遺書を調べることによ
り、先にＣＰＵが動作停止した原因を知ることができ
る。電源オフ時の処理中に、電圧の回復をチェックして
いるため、瞬断などからは即座に正常復帰することがで
きる。
ので、電源オフ時にＲＡＭ内に書込まれた遺書が、電源
再投入時においてチェックされるため、不正なデータに
基づいて処理が復帰してしまうことがない。また、電源
電圧上昇時においてＲＡＭ内の遺書を調べることによ
り、先にＣＰＵが動作停止した原因を知ることができ
る。電源オフ時の処理中に、電圧の回復をチェックして
いるため、瞬断などからは即座に正常復帰することがで
きる。
【図１】従来技術のメモリバックアップ方式における概
略的ハードウエアの構成を示す。
略的ハードウエアの構成を示す。
【図２】本発明の一実施例にかかるメモリバックアップ
方式を実現する概略的ハードウエアの構成を示す。
方式を実現する概略的ハードウエアの構成を示す。
【図３】本発明にかかるメモリバックアップ方式におけ
る、電源オフ時の動作を示すフローチャートである。
る、電源オフ時の動作を示すフローチャートである。
【図４】本発明にかかるメモリバックアップ方式におけ
る、電源オン時の動作を示すフローチャートである。
る、電源オン時の動作を示すフローチャートである。
【符号の説明】 ２１ 三端子レギュレータ ２２ 低電圧検出回路 ２４ 遅延回路 ２５ ＣＰＵ ２６ 割込み・リセット部 ２７ 遺書書込み・読取り部 ２８ データ転送部 ２９ ＲＡＭ ＸＩＲＱ 割込み端子 ＲＥＳＥＴ リセット端子
Claims (2)
- 【請求項１】ＣＰＵ動作中に電源電圧が低下した際にＣ
ＰＵ内の情報を外部メモリに記憶させた後ＣＰＵをリセ
ット処理し、電源回復時の動作復帰を可能にするメモリ
バックアップ方式において：前記電源電圧の低下を検出
して電圧低下信号を出力する低電圧検出回路と、 ＣＰＵ内の情報を記憶し、前記電源電圧の低下にかかわ
らず記憶内容を保持するための外部メモリ部とを備える
とともに、 前記ＣＰＵは、前記電圧低下信号を受ける割込み端子お
よびリセット端子を備えた割込みリセット部と、ＣＰＵ
内の情報を前記外部メモリ部へと転送するデータ転送部
と、所定の遺書を前記外部メモリ部へと書込むための遺
書書込み部とを備え、 前記割込み端子が前記電圧低下信号を受信したことに応
答して前記データ転送部がＣＰＵ内の情報を前記外部メ
モリ部へと書込み、所定の遺書を前記外部メモリ部へと
書込み、ＣＰＵのリセット処理を開始し、その後前記電
源電圧が上昇した際に前記外部メモリ部に記憶された遺
書の完全性を確認することによってＣＰＵ内の情報が正
しく前記外部メモリ部に保持されていることを確認でき
るメモリバックアップ方式。 - 【請求項２】ＣＰＵ動作中に電源電圧が低下した際にＣ
ＰＵ内の情報を外部メモリに記憶させた後ＣＰＵをリセ
ット処理し、電源回復時の動作復帰を可能にするメモリ
バックアップ方式において：前記電源電圧の低下を検出
して電圧低下信号を出力する低電圧検出回路と、 ＣＰＵ内の情報を記憶し、前記電源電圧の低下にかかわ
らず記憶内容を保持するための外部メモリ部とを備える
とともに、 前記ＣＰＵは、前記電圧低下信号を受ける割込み端子お
よびリセット端子を備えた割込みリセット部と、ＣＰＵ
内の情報を前記外部メモリ部へと転送するデータ転送部
と、所定の遺書を前記外部メモリ部へと書込むための遺
書書込み部とを備え、 ＣＰＵの動作開始時に前記遺書の一部を前記外部メモリ
部に書込み、ＣＰＵの動作中に前記割込み端子が前記電
圧低下信号を受信したことに応答して前記データ転送部
がＣＰＵ内の情報を前記外部メモリ部へと書込み、前記
遺書の残部を前記外部メモリ部へと書足し、ＣＰＵのリ
セット処理を開始し、その後前記電源電圧が上昇した際
に前記外部メモリ部に記憶された遺書の完全性を確認す
ることによってＣＰＵ内の情報が正しく前記外部メモリ
部に保持されていることを確認できるメモリバックアッ
プ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3225278A JPH0546496A (ja) | 1991-08-12 | 1991-08-12 | Ｃｐｕのメモリバツクアツプ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3225278A JPH0546496A (ja) | 1991-08-12 | 1991-08-12 | Ｃｐｕのメモリバツクアツプ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0546496A true JPH0546496A (ja) | 1993-02-26 |
Family
ID=16826827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3225278A Pending JPH0546496A (ja) | 1991-08-12 | 1991-08-12 | Ｃｐｕのメモリバツクアツプ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0546496A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7886797B2 (en) | 2004-02-20 | 2011-02-15 | Boewe Systec Ag | Apparatus for automatically closing envelopes |
| JP2014142805A (ja) * | 2013-01-24 | 2014-08-07 | Semiconductor Energy Lab Co Ltd | 半導体装置、及びその駆動方法 |
-
1991
- 1991-08-12 JP JP3225278A patent/JPH0546496A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7886797B2 (en) | 2004-02-20 | 2011-02-15 | Boewe Systec Ag | Apparatus for automatically closing envelopes |
| JP2014142805A (ja) * | 2013-01-24 | 2014-08-07 | Semiconductor Energy Lab Co Ltd | 半導体装置、及びその駆動方法 |
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