JPH0436426B2 - - Google Patents
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- JPH0436426B2 JPH0436426B2 JP59271140A JP27114084A JPH0436426B2 JP H0436426 B2 JPH0436426 B2 JP H0436426B2 JP 59271140 A JP59271140 A JP 59271140A JP 27114084 A JP27114084 A JP 27114084A JP H0436426 B2 JPH0436426 B2 JP H0436426B2
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- ram
- power supply
- circuit
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Landscapes
- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、電源遮断時にバツクアツプ電源にて
バツクアツプされるＣ−MOS素子を使用したメ
モリ装置に係わり、特に電源回復時にRAMに記
憶内容が正しく保持されているか否かを検出でき
るＣ−MOS使用のメモリ装置に関する。
バツクアツプされるＣ−MOS素子を使用したメ
モリ装置に係わり、特に電源回復時にRAMに記
憶内容が正しく保持されているか否かを検出でき
るＣ−MOS使用のメモリ装置に関する。
［従来の技術］
マイクロコンピユータ等の記憶素子として用い
られるRAM（ランダム．アクセス．メモリ）の
中には、Ｃ−MOS素子を使用したものがある。
このＣ−MOS（complementary metal oxide
semiconductor）は消費電力が非常に小さく、バ
ツクアツプ電源を接続することによつて長時間記
憶内容を保持できるので、疑似不揮発性メモリと
して用いられる場合が多い。したがつて、バツク
アツプ電源に充電可能なNi−Cd電池等を使用す
ると本物の不揮発性メモリの特性を得ることが可
能である。
られるRAM（ランダム．アクセス．メモリ）の
中には、Ｃ−MOS素子を使用したものがある。
このＣ−MOS（complementary metal oxide
semiconductor）は消費電力が非常に小さく、バ
ツクアツプ電源を接続することによつて長時間記
憶内容を保持できるので、疑似不揮発性メモリと
して用いられる場合が多い。したがつて、バツク
アツプ電源に充電可能なNi−Cd電池等を使用す
ると本物の不揮発性メモリの特性を得ることが可
能である。
このようなＣ−MOS素子を使用したメモリ装
置においては、例えば停電等によつて電源が遮断
された後、一定時間が経過して電源が回復した時
点で記憶内容が正しく保持されているか否かを確
認する必要がある。従来、この確認方法の一つと
して、Ｃ−MOSで構成されたRAMの一部に予め
定められた特定の照合コードを記憶させておき、
また、同一内容の照合コードをROM（リード．
オンリ．メモリ）に書込んでおく。そして、電源
回復してリセツト信号が解除された時点で、
RAMからこの照合コードを読出しROMに記憶
された照合コードと照合する。そして、一致すれ
ば、RAMの他の領域に記憶された記憶内容も正
しいと判断していた。
置においては、例えば停電等によつて電源が遮断
された後、一定時間が経過して電源が回復した時
点で記憶内容が正しく保持されているか否かを確
認する必要がある。従来、この確認方法の一つと
して、Ｃ−MOSで構成されたRAMの一部に予め
定められた特定の照合コードを記憶させておき、
また、同一内容の照合コードをROM（リード．
オンリ．メモリ）に書込んでおく。そして、電源
回復してリセツト信号が解除された時点で、
RAMからこの照合コードを読出しROMに記憶
された照合コードと照合する。そして、一致すれ
ば、RAMの他の領域に記憶された記憶内容も正
しいと判断していた。
［発明が解決しようとする問題点］
しかしながら、上記のように構成されたＣ−
MOS使用のメモリ装置においてはまだ解決しな
ければならない次のような問題があつた。すなわ
ち、上記のようにRAMの一部に照合コードを格
納する方法であると、その照合コードに対しては
記憶内容が正しいと判断することができるが、
RAMの全部の領域に亘つて照合コードを記憶さ
せることはできないので、RAMの記憶内容が全
て正しいとは断定できない。
MOS使用のメモリ装置においてはまだ解決しな
ければならない次のような問題があつた。すなわ
ち、上記のようにRAMの一部に照合コードを格
納する方法であると、その照合コードに対しては
記憶内容が正しいと判断することができるが、
RAMの全部の領域に亘つて照合コードを記憶さ
せることはできないので、RAMの記憶内容が全
て正しいとは断定できない。
また、このRAMへ駆動電圧を供給する電源装
置の電源が停電等にて遮断されると、スイツチ回
路によつてRAMへ供給する電圧をバツクアツプ
電源の記憶保持電圧に切換えるようにしている。
一方、一般にRAMに対して情報の書込み読出を
実行するCPU（中央処理装置）等の制御部に供給
する駆動電圧が許容下限電圧まで低下した場合は
電源装置に取付けられたリセツト信号発生回路か
らリセツト信号が出力される。そして上記CPU
はリセツト信号を受信すると全ての動作を停止す
る。しかしながら、上記スイツチ回路を駆動させ
る信号を出力する出力電圧検出回路とリセツト信
号発生回路とは互いに独立して設けられていたの
で、リセツト信号が出力されるタイミングとスイ
ツチ回路が動作するタイミングとがずれることが
ある。
置の電源が停電等にて遮断されると、スイツチ回
路によつてRAMへ供給する電圧をバツクアツプ
電源の記憶保持電圧に切換えるようにしている。
一方、一般にRAMに対して情報の書込み読出を
実行するCPU（中央処理装置）等の制御部に供給
する駆動電圧が許容下限電圧まで低下した場合は
電源装置に取付けられたリセツト信号発生回路か
らリセツト信号が出力される。そして上記CPU
はリセツト信号を受信すると全ての動作を停止す
る。しかしながら、上記スイツチ回路を駆動させ
る信号を出力する出力電圧検出回路とリセツト信
号発生回路とは互いに独立して設けられていたの
で、リセツト信号が出力されるタイミングとスイ
ツチ回路が動作するタイミングとがずれることが
ある。
したがつて、スイツチ回路の動作によりRAM
の電源が記憶保持電圧に切換わつた後にリセツト
信号が出力される場合においては、スイツチ回路
の駆動信号とリセツト信号との間にCPUがRAM
に対する書込み動作を行なう懸念がある。このよ
うな場合、誤つたデータが書込まれたり又は書込
んだ筈のデータが実際には書込まれていない状態
が生じる虞れがある。
の電源が記憶保持電圧に切換わつた後にリセツト
信号が出力される場合においては、スイツチ回路
の駆動信号とリセツト信号との間にCPUがRAM
に対する書込み動作を行なう懸念がある。このよ
うな場合、誤つたデータが書込まれたり又は書込
んだ筈のデータが実際には書込まれていない状態
が生じる虞れがある。
本発明はこのような事情に基づいてなされたも
のであり、その目的とするところは、電源回復直
前のバツクアツプ電源の電圧を検出することによ
りRAMの記憶内容が正しいか否かを確認でき、
さらに電源遮断時にRAMに誤つたデータが書込
まれたり全く書込まれなかつたりすることを防止
でき、装置全体の信頼性を向上できるＣ−MOS
使用のメモリ装置を提供することにある。
のであり、その目的とするところは、電源回復直
前のバツクアツプ電源の電圧を検出することによ
りRAMの記憶内容が正しいか否かを確認でき、
さらに電源遮断時にRAMに誤つたデータが書込
まれたり全く書込まれなかつたりすることを防止
でき、装置全体の信頼性を向上できるＣ−MOS
使用のメモリ装置を提供することにある。
［問題点を解決するための手段］
本発明のＣ−MOS使用のメモリ装置は、Ｃ−
MOS素子にて構成されたRAMに駆動電圧を供給
する電源装置の出力電圧が許容下限電圧まで低下
したときにリセツト信号発生回路から出力される
リセツト信号に応動するスイツチ回路でもつて
RAMに供給する電圧を電源装置の駆動電圧から
バツクアツプ電源から出力される記憶保持電圧へ
切換えると共に、基準電圧発生回路から出力され
るRAMが記憶保持するための記憶保持下限電圧
とバツクアツプ電源から出力される記憶保持電圧
とを比較する電圧比較回路と、リセツト信号の解
除に同期して電圧比較回路の出力状態を保持する
状態保持回路と、出力信号がRAMの動作制御端
子に入力され各入力端子にリセツト信号および
RAMに入力されるアドレス指定信号が入力され
るゲート回路と、電源装置の出力電圧が許容下限
電圧より高い遮断検出電圧まで低下したとき遮断
検出信号を出力する電源遮断検出回路とを設け、
遮断検出信号が出力されるとRAMに対する書込
みを禁止すると共に、リセツト信号の解除に同期
して状態保持回路の出力信号が記憶保持電圧の方
が記憶保持下限電圧より高いことを示す信号であ
つた場合RAMの記憶内容が正しく保持されてい
ると判断するものである。
MOS素子にて構成されたRAMに駆動電圧を供給
する電源装置の出力電圧が許容下限電圧まで低下
したときにリセツト信号発生回路から出力される
リセツト信号に応動するスイツチ回路でもつて
RAMに供給する電圧を電源装置の駆動電圧から
バツクアツプ電源から出力される記憶保持電圧へ
切換えると共に、基準電圧発生回路から出力され
るRAMが記憶保持するための記憶保持下限電圧
とバツクアツプ電源から出力される記憶保持電圧
とを比較する電圧比較回路と、リセツト信号の解
除に同期して電圧比較回路の出力状態を保持する
状態保持回路と、出力信号がRAMの動作制御端
子に入力され各入力端子にリセツト信号および
RAMに入力されるアドレス指定信号が入力され
るゲート回路と、電源装置の出力電圧が許容下限
電圧より高い遮断検出電圧まで低下したとき遮断
検出信号を出力する電源遮断検出回路とを設け、
遮断検出信号が出力されるとRAMに対する書込
みを禁止すると共に、リセツト信号の解除に同期
して状態保持回路の出力信号が記憶保持電圧の方
が記憶保持下限電圧より高いことを示す信号であ
つた場合RAMの記憶内容が正しく保持されてい
ると判断するものである。
［作用］
このように構成されたＣ−MOS使用メモリ装
置であれば、例えば停電等により電源装置の電源
が長時間遮断されバツクアツプ電源の記憶保持電
圧が基準電圧発生回路から出力される記憶保持下
限電圧以下になると、その状態が状態保持回路に
て保持され、電源回復時のリセツト信号解除に同
期してこの状態保持回路に保持された状態が例え
ばCPU等の制御部に入力される。そしてこの制
御部ではRAMの記憶内容が正しくないと判定す
る。また、ゲート回路は電圧低下を示すリセツト
信号が一方の入力端子へ入力されると、RAMの
動作制御端子へ動作禁止信号を印加する。さら
に、電源装置の電源が遮断されて出力電圧が遮断
検出電圧まで低下すると制御部はRAMに対する
書込みを禁止する。
置であれば、例えば停電等により電源装置の電源
が長時間遮断されバツクアツプ電源の記憶保持電
圧が基準電圧発生回路から出力される記憶保持下
限電圧以下になると、その状態が状態保持回路に
て保持され、電源回復時のリセツト信号解除に同
期してこの状態保持回路に保持された状態が例え
ばCPU等の制御部に入力される。そしてこの制
御部ではRAMの記憶内容が正しくないと判定す
る。また、ゲート回路は電圧低下を示すリセツト
信号が一方の入力端子へ入力されると、RAMの
動作制御端子へ動作禁止信号を印加する。さら
に、電源装置の電源が遮断されて出力電圧が遮断
検出電圧まで低下すると制御部はRAMに対する
書込みを禁止する。
［実施例］
以下本発明の一実施例を図面を用いて説明す
る。第１図は実施例のＣ−MOS用のメモリ装置
の概略構成を示すブロツク図である。図中１は図
示しない交流電源に接続された電源装置であり、
この電源装置１の例えば直流＋５の駆動電圧を出
力するVD出力端子はリレーで構成されたスイツ
チ回路の接点２を介して多数のＣ−MOS素子に
て構成されたRAM３の電源端子VDDに接続され
ている。また、電源装置１の出力電圧を出力する
Ｅ出力端子は電源遮断検出回路４およびリセツト
信号発生回路５のそれぞれの入力端子に接続され
ている。電源遮断検出回路４は電源装置のＥ出力
端子から出力される出力電圧ａが基準電圧E0か
ら停電等により電源が遮断されたことを示す遮断
電圧E1まで低下すると、Ｈレベルの遮断検出信
号ｂを制御部としてのCPU６の割込入力端子
INTへ送出する。
る。第１図は実施例のＣ−MOS用のメモリ装置
の概略構成を示すブロツク図である。図中１は図
示しない交流電源に接続された電源装置であり、
この電源装置１の例えば直流＋５の駆動電圧を出
力するVD出力端子はリレーで構成されたスイツ
チ回路の接点２を介して多数のＣ−MOS素子に
て構成されたRAM３の電源端子VDDに接続され
ている。また、電源装置１の出力電圧を出力する
Ｅ出力端子は電源遮断検出回路４およびリセツト
信号発生回路５のそれぞれの入力端子に接続され
ている。電源遮断検出回路４は電源装置のＥ出力
端子から出力される出力電圧ａが基準電圧E0か
ら停電等により電源が遮断されたことを示す遮断
電圧E1まで低下すると、Ｈレベルの遮断検出信
号ｂを制御部としてのCPU６の割込入力端子
INTへ送出する。
一方、リセツト信号発生回路４は電源装置１の
Ｅ出力端子から出力される出力電圧ａが基準電圧
E0からシステムを駆動させるための前記遮断電
圧E1より低い許容下限電圧E2まで低下したとき
Ｌレベルのリセツト信号ｃをCPU６のリセツト
端子へ送出する。同時にこのリセツト信号ｃは
状態保持回路としてのＤ型のフリツプフロツプ７
のクロツクパルス（CP）端子へ入力されると共
に、アンドゲート８の一方の入力端子へ入力され
る。また、リセツト信号ｃは遅延回路９の入力端
子へ入力される。遅延回路９は入力したリセツト
信号ｃを予め定められた一定の遅延時間T1だけ
遅らして接点２のリレーへ接点開放信号ｄとして
出力する。
Ｅ出力端子から出力される出力電圧ａが基準電圧
E0からシステムを駆動させるための前記遮断電
圧E1より低い許容下限電圧E2まで低下したとき
Ｌレベルのリセツト信号ｃをCPU６のリセツト
端子へ送出する。同時にこのリセツト信号ｃは
状態保持回路としてのＤ型のフリツプフロツプ７
のクロツクパルス（CP）端子へ入力されると共
に、アンドゲート８の一方の入力端子へ入力され
る。また、リセツト信号ｃは遅延回路９の入力端
子へ入力される。遅延回路９は入力したリセツト
信号ｃを予め定められた一定の遅延時間T1だけ
遅らして接点２のリレーへ接点開放信号ｄとして
出力する。
前記リレーの接点２のRAM３側の端子には充
電制限用の抵抗１０を介してRAM３の記録保持
電圧を出力するバツクアツプ電源としての例えば
3Vのバツテリ１１が図示極性に接続されている。
抵抗１０の接点２側端子から出力される記憶保持
電圧は電圧比較回路１２の（−）側入力端子へ入
力される。この電圧比較回路１２の（＋）側入力
端子には基準電圧発生回路１３から出力される
RAM３の記憶内容が記憶保持されるための記憶
保持下限電圧が入力される。電圧比較回路１２の
出力信号ｅは前記フリツプフロツプ７のＤ入力端
子へ入力される。フリツプフロツプ７のＱ出力端
子からの出力信号ｆはCPU６の入力端子INPへ
入力される。
電制限用の抵抗１０を介してRAM３の記録保持
電圧を出力するバツクアツプ電源としての例えば
3Vのバツテリ１１が図示極性に接続されている。
抵抗１０の接点２側端子から出力される記憶保持
電圧は電圧比較回路１２の（−）側入力端子へ入
力される。この電圧比較回路１２の（＋）側入力
端子には基準電圧発生回路１３から出力される
RAM３の記憶内容が記憶保持されるための記憶
保持下限電圧が入力される。電圧比較回路１２の
出力信号ｅは前記フリツプフロツプ７のＤ入力端
子へ入力される。フリツプフロツプ７のＱ出力端
子からの出力信号ｆはCPU６の入力端子INPへ
入力される。
CPU６の各データ端子Ｄはデータバスを介し
てRAM３の各データ端子Ｄに接続されるととも
に、CPU６の各アドレス端子Ａはアドレスバス
を介してRAM３の各アドレス端子Ａに接続され
ている。また、アドレス端子Ａから出力されるア
ドレス信号は前記アンドゲート８の他方の入力端
子へ入力されている。このアンドゲート８の出力
信号はRAM３の動作制御端子としのCE（チツプ．
イネーブル）端子へ入力される。なお、アンドゲ
ート８の駆動電圧は前記RAM３と同じく電源装
置１から供給される。
てRAM３の各データ端子Ｄに接続されるととも
に、CPU６の各アドレス端子Ａはアドレスバス
を介してRAM３の各アドレス端子Ａに接続され
ている。また、アドレス端子Ａから出力されるア
ドレス信号は前記アンドゲート８の他方の入力端
子へ入力されている。このアンドゲート８の出力
信号はRAM３の動作制御端子としのCE（チツプ．
イネーブル）端子へ入力される。なお、アンドゲ
ート８の駆動電圧は前記RAM３と同じく電源装
置１から供給される。
前記CPU６は通常の動作状態においては第２
図のメインルーチンを実行する。すなわち、メイ
ンルーチンが開始すると電源遮断検出回路４から
の遮断検出信号ｂが入力される割込入力端子
INTの信号レベルを読む。そして信号レベルが
Ｈレベルであれば電源装置１の電源が停電等にて
遮断され、出力電圧ａが基準電圧E0から遮断検
出電圧E1まで低下したと判断してこれ以降RAM
３に対する書込みを禁止する。同時にアドレス端
子Ａからアンドゲート８へＬレベルの信号を送出
する。したがつて、RAM３のCE端子が電源装置
１のVD出力端子から出力される駆動電圧の値に
かかわらずＬレベルとなるので、RAM３は書込
み不可能状態になる。
図のメインルーチンを実行する。すなわち、メイ
ンルーチンが開始すると電源遮断検出回路４から
の遮断検出信号ｂが入力される割込入力端子
INTの信号レベルを読む。そして信号レベルが
Ｈレベルであれば電源装置１の電源が停電等にて
遮断され、出力電圧ａが基準電圧E0から遮断検
出電圧E1まで低下したと判断してこれ以降RAM
３に対する書込みを禁止する。同時にアドレス端
子Ａからアンドゲート８へＬレベルの信号を送出
する。したがつて、RAM３のCE端子が電源装置
１のVD出力端子から出力される駆動電圧の値に
かかわらずＬレベルとなるので、RAM３は書込
み不可能状態になる。
なお、割込入力端子INTの信号レベルがＬレ
ベルであれれば通常の書込み処理を実行する。
ベルであれれば通常の書込み処理を実行する。
また、CPU６は、電源回復してリセツト信号
発生回路５からのリセツト信号ｃが入力されるリ
セツト端子の信号レベルがＬレベルからＨレベ
ルへ解除されると、第３図に示すようにフリツプ
フロツプ７の出力信号ｆが入力される入力端子
INPの信号レベルを調べる。そして、信号レベル
がＨレベルであれば、電源が遮断されている間に
RAM３に供給されていたバツクアツプ電源の記
録保持電圧が記録保持下限電圧を下回つたので、
RAM３の記憶内容は正しいと保証できないと判
断して、その場合の予め定められた処理を実行す
る。
発生回路５からのリセツト信号ｃが入力されるリ
セツト端子の信号レベルがＬレベルからＨレベ
ルへ解除されると、第３図に示すようにフリツプ
フロツプ７の出力信号ｆが入力される入力端子
INPの信号レベルを調べる。そして、信号レベル
がＨレベルであれば、電源が遮断されている間に
RAM３に供給されていたバツクアツプ電源の記
録保持電圧が記録保持下限電圧を下回つたので、
RAM３の記憶内容は正しいと保証できないと判
断して、その場合の予め定められた処理を実行す
る。
なお、入力端子INPの信号レベルがＬレベルで
あれば電源遮断中においてもバツクアツプ電源の
記録保持電圧は記録保持下限電圧を上回つていた
のでRAM３の記憶内容は正しいと判断してそれ
以降通常の処理を実行する。
あれば電源遮断中においてもバツクアツプ電源の
記録保持電圧は記録保持下限電圧を上回つていた
のでRAM３の記憶内容は正しいと判断してそれ
以降通常の処理を実行する。
次に各部の動作説明を第４図および第５図のタ
イムチヤートを用いて行なう。
イムチヤートを用いて行なう。
第４図において、時刻t0にて例えば停電等にて
電源装置の電源が遮断されたとする。なお、電源
が遮断される前の正常時においてはリレーの接点
２は閉成されており、電源装置１から各部に駆動
電圧が供給されている。しかして、時刻t0にて電
源が遮断されると電源装置１に内蔵された平滑用
コンデンサ等の影響により出力電圧ａが基準電圧
E0から徐々に低下する。そして、時刻t1にて出力
電圧ａが遮断検出電圧E1まで低下すると、電源
遮断検出回路４の遮断検出信号ｂがＨレベルにな
る。遮断検出信号ｂがＨレベルになるとCPU６
は前述した第２図の流れ図を実行する。
電源装置の電源が遮断されたとする。なお、電源
が遮断される前の正常時においてはリレーの接点
２は閉成されており、電源装置１から各部に駆動
電圧が供給されている。しかして、時刻t0にて電
源が遮断されると電源装置１に内蔵された平滑用
コンデンサ等の影響により出力電圧ａが基準電圧
E0から徐々に低下する。そして、時刻t1にて出力
電圧ａが遮断検出電圧E1まで低下すると、電源
遮断検出回路４の遮断検出信号ｂがＨレベルにな
る。遮断検出信号ｂがＨレベルになるとCPU６
は前述した第２図の流れ図を実行する。
次に出力電圧ａが時刻t2にて許容下限電圧E2ま
で低下すると、リセツト信号ｃがＨレベルからＬ
レベルへ立下がる。リセツト信号ｃがＬレベルへ
変化すると、遅延回路９は一定の遅延時間T1経
過後の時刻t3にてリレーを解除して接点２を開放
させる。しかして時刻t3以降はRAM３の電源端
子VDDにはバツクアツプ電源のバツテリ１１から
記憶保持電圧が供給される。したがつて、電源遮
断中RAM３の記憶内容は保持される。また、時
刻t2にてリセツト信号ｃがＬレベルになると、ア
ンドゲート８の出力信号が印加されるCE端子の
信号レベルはＬレベルになるので、RAM３に新
たなデータが書込まれることはない。
で低下すると、リセツト信号ｃがＨレベルからＬ
レベルへ立下がる。リセツト信号ｃがＬレベルへ
変化すると、遅延回路９は一定の遅延時間T1経
過後の時刻t3にてリレーを解除して接点２を開放
させる。しかして時刻t3以降はRAM３の電源端
子VDDにはバツクアツプ電源のバツテリ１１から
記憶保持電圧が供給される。したがつて、電源遮
断中RAM３の記憶内容は保持される。また、時
刻t2にてリセツト信号ｃがＬレベルになると、ア
ンドゲート８の出力信号が印加されるCE端子の
信号レベルはＬレベルになるので、RAM３に新
たなデータが書込まれることはない。
次に時刻t4にて電源回復すると各部が動作を開
始する。まず電圧比較回路１２にて、抵抗１０の
端子電圧、すなわちバツプアツプ電源の記憶保持
電圧と基準電圧発生回路１３からの記憶保持下限
電圧とが比較され、バツクアツプ電源の記憶保持
電圧が記憶保持下限電圧より大きい場合Ｌレベル
の出力信号ｅをフリツプフロツプ７のＤ入力端子
へ入力する。
始する。まず電圧比較回路１２にて、抵抗１０の
端子電圧、すなわちバツプアツプ電源の記憶保持
電圧と基準電圧発生回路１３からの記憶保持下限
電圧とが比較され、バツクアツプ電源の記憶保持
電圧が記憶保持下限電圧より大きい場合Ｌレベル
の出力信号ｅをフリツプフロツプ７のＤ入力端子
へ入力する。
そして、時刻t5にて出力電圧ａが許容下限電圧
E2まで上昇すると、リセツト信号ｃがＨレベル
に立上がる。なお、この時点では遅延回路９のた
めリレーの接点２は開放状態のままである。リセ
ツト信号ｃがＨレベルへ変化すると、フリツプフ
ロツプ７のＱ出力端子からリセツト信号入力前の
Ｄ入力端子の信号レベル、すなわちＬレベルの出
力信号ｆをCPU６の入力端子INPへ送出する。
CPU６が入力端子INPの信号レベルを読取つた
後で、リセツト信号ｃの立上がり時刻t5から遅延
時間T1経過後の時刻t6にてリレーの接点２が閉成
され、電源装置１からRAM３へ駆動電圧が供給
される。同時にバツテリ１１への充電が開始され
る。時刻t5にてリセツト信号ｃがＨレベルへ解除
されると、CPU６は第３図の流れ図を実行する。
E2まで上昇すると、リセツト信号ｃがＨレベル
に立上がる。なお、この時点では遅延回路９のた
めリレーの接点２は開放状態のままである。リセ
ツト信号ｃがＨレベルへ変化すると、フリツプフ
ロツプ７のＱ出力端子からリセツト信号入力前の
Ｄ入力端子の信号レベル、すなわちＬレベルの出
力信号ｆをCPU６の入力端子INPへ送出する。
CPU６が入力端子INPの信号レベルを読取つた
後で、リセツト信号ｃの立上がり時刻t5から遅延
時間T1経過後の時刻t6にてリレーの接点２が閉成
され、電源装置１からRAM３へ駆動電圧が供給
される。同時にバツテリ１１への充電が開始され
る。時刻t5にてリセツト信号ｃがＨレベルへ解除
されると、CPU６は第３図の流れ図を実行する。
さらに、出力電圧が時刻t7にて遮断電圧E1まで
上昇すると、CPU６は第２図の流れ図にてRAM
３に対する書込み可能状態になる。
上昇すると、CPU６は第２図の流れ図にてRAM
３に対する書込み可能状態になる。
また、電源遮断時間が長くバツクアツプ電源の
記憶保持電圧が記憶保持下限電圧を下回ると、第
５図に示すように電圧比較回路１２の出力信号ｅ
がＨレベルとなる。その結果、時刻t5にてリセツ
ト信号ｃがＨレベルに立上がつた時にフリツプフ
ロツプ７の出力信号ｆがＨレベルとなり、CPU
６の入力端子INPはＨレベルに変化する。したが
つて、CPU６は第３図の流れ図にてRAM３の記
憶内容が保証されない場合の処理を実行する。
記憶保持電圧が記憶保持下限電圧を下回ると、第
５図に示すように電圧比較回路１２の出力信号ｅ
がＨレベルとなる。その結果、時刻t5にてリセツ
ト信号ｃがＨレベルに立上がつた時にフリツプフ
ロツプ７の出力信号ｆがＨレベルとなり、CPU
６の入力端子INPはＨレベルに変化する。したが
つて、CPU６は第３図の流れ図にてRAM３の記
憶内容が保証されない場合の処理を実行する。
このように構成されたＣ−MOS使用メモリ装
置であれば、例えば停電等によつて電源装置の電
源が遮断された場合、出力電圧ａが遮断検出電圧
E1まで低下すると、遮断検出信号子ｂが出力さ
れてCPU６はRAM３に対する書込み動作をプロ
グラム的に停止する。
置であれば、例えば停電等によつて電源装置の電
源が遮断された場合、出力電圧ａが遮断検出電圧
E1まで低下すると、遮断検出信号子ｂが出力さ
れてCPU６はRAM３に対する書込み動作をプロ
グラム的に停止する。
さらに、出力電圧ａが許容下限電圧E2まで低
下するとリセツト信号ｃが出力されて遅延時間
T1経過後にリレーの接点２が開放されて、RAM
３にはバツクアツプ電源から記憶保持電圧が供給
される。したがつて、RAM３の記憶内容は保持
される。
下するとリセツト信号ｃが出力されて遅延時間
T1経過後にリレーの接点２が開放されて、RAM
３にはバツクアツプ電源から記憶保持電圧が供給
される。したがつて、RAM３の記憶内容は保持
される。
電源回復して出力電圧ａが許容下限電圧E2ま
で上昇すると、リセツト信号が解除され遅延時間
T1経過後にリレーの接点２が閉成されてRAM３
には電源装置１から駆動電圧が供給される。そし
て、出力電圧ａが遮断検出電圧E1まで上昇する
と、CPU６はRAM３に対する書込み可能状態に
なる。しかし、電圧比較回路１２にて電源回復直
前のバツクアツプ電源の記憶保持電圧が記憶保持
下限電圧より低下していたと判断されると、フリ
ツプフロツプ７からCPU６に対してその情報が
入力される。そして、CPU６はその情報に対応
した処理を行なう。
で上昇すると、リセツト信号が解除され遅延時間
T1経過後にリレーの接点２が閉成されてRAM３
には電源装置１から駆動電圧が供給される。そし
て、出力電圧ａが遮断検出電圧E1まで上昇する
と、CPU６はRAM３に対する書込み可能状態に
なる。しかし、電圧比較回路１２にて電源回復直
前のバツクアツプ電源の記憶保持電圧が記憶保持
下限電圧より低下していたと判断されると、フリ
ツプフロツプ７からCPU６に対してその情報が
入力される。そして、CPU６はその情報に対応
した処理を行なう。
したがつて、電源遮断中にRAM３の記憶保持
電圧が記憶保持下限電圧より低下した場合はその
状態が電源回復時にCPU６にて確認できるので、
以後間違つたRAM３の記憶内容に基づいて処理
を実行することはない。
電圧が記憶保持下限電圧より低下した場合はその
状態が電源回復時にCPU６にて確認できるので、
以後間違つたRAM３の記憶内容に基づいて処理
を実行することはない。
また、スイツチ回路としてのリレーの接点２は
電源遮断時にリセツト信号ｃが出力された後開放
されるので、CPU６が誤つてRAM３のデータを
書込むことはない。
電源遮断時にリセツト信号ｃが出力された後開放
されるので、CPU６が誤つてRAM３のデータを
書込むことはない。
また、RAM３の書込み読出し動作を制御する
動作制御（CE）端子にアンドゲート８を用いて
リセツト信号ｃの他にCPU６から出力されるア
ドレス信号を入力するようにしている。したがつ
て、電源装置１の出力電圧ａが許容下限電圧まで
低下しリセツト信号ｃが出力された時に、ソフト
的にRAM３に対する書込みを禁止するととも
に、アンドゲート８にてハード的（回路的）に書
込みが禁止される。したがつて、RAM３に対す
る誤書込みをさらに確実に防止できる。
動作制御（CE）端子にアンドゲート８を用いて
リセツト信号ｃの他にCPU６から出力されるア
ドレス信号を入力するようにしている。したがつ
て、電源装置１の出力電圧ａが許容下限電圧まで
低下しリセツト信号ｃが出力された時に、ソフト
的にRAM３に対する書込みを禁止するととも
に、アンドゲート８にてハード的（回路的）に書
込みが禁止される。したがつて、RAM３に対す
る誤書込みをさらに確実に防止できる。
さらに、電源装置１が遮断され出力電圧ａが低
下を開始すると、リセツト信号ｃが出力される前
に電源が遮断されたことを示す遮断検出信号ｂが
CPU６に入力する。そして、CPU６は第２図の
流れ図に従つてソフト的に遮断検出信号ｂ入力以
降のRAM３に対する書込みを禁止するようにし
ている。したがつて、CPU６がRAM３に対して
書込み動作を実施中にリセツト信号ｃが印加され
ることはないので、RAM３に対する書込みエラ
ー発生を防止できる。
下を開始すると、リセツト信号ｃが出力される前
に電源が遮断されたことを示す遮断検出信号ｂが
CPU６に入力する。そして、CPU６は第２図の
流れ図に従つてソフト的に遮断検出信号ｂ入力以
降のRAM３に対する書込みを禁止するようにし
ている。したがつて、CPU６がRAM３に対して
書込み動作を実施中にリセツト信号ｃが印加され
ることはないので、RAM３に対する書込みエラ
ー発生を防止できる。
［発明の効果］
以上説明したように本発明によれば、電源回復
直前のバツクアツプ電源の電圧を検出するように
している。したがつて、制御部にてRAMの記憶
内容が正しいか否かを確認できる。さらに電源遮
断時にリセツト信号が出力される出力電圧値より
高い電圧値で遮断検出信号を出力しているので、
電源遮断時にRAMに誤つたデータが書込まれた
り全く書込まれなかつたりすることを防止でき、
装置全体の信頼性を向上できる。
直前のバツクアツプ電源の電圧を検出するように
している。したがつて、制御部にてRAMの記憶
内容が正しいか否かを確認できる。さらに電源遮
断時にリセツト信号が出力される出力電圧値より
高い電圧値で遮断検出信号を出力しているので、
電源遮断時にRAMに誤つたデータが書込まれた
り全く書込まれなかつたりすることを防止でき、
装置全体の信頼性を向上できる。
図は本発明の一実施例に係わるＣ−MOS使用
のメモリ装置を示すものであり、第１図は概略構
成を示すブロツク図、第２図および第３図は動作
を示す流れ図、第４図および第５図は動作を示す
タイムチヤートである。 １……電源装置、２……リレーの接点（スイツ
チ回路）、３……RAM、４……電源遮断検出回
路、５……リセツト信号発生回路、６……CPU
（制御部）、７……フリツプフロツプ（状態保持回
路）、８……アンドゲート、９……遅延回路、１
０……抵抗、１１……バツテリ（バツクアツプ電
源）、１２……電圧比較回路、１３……基準電圧
発生回路。
のメモリ装置を示すものであり、第１図は概略構
成を示すブロツク図、第２図および第３図は動作
を示す流れ図、第４図および第５図は動作を示す
タイムチヤートである。 １……電源装置、２……リレーの接点（スイツ
チ回路）、３……RAM、４……電源遮断検出回
路、５……リセツト信号発生回路、６……CPU
（制御部）、７……フリツプフロツプ（状態保持回
路）、８……アンドゲート、９……遅延回路、１
０……抵抗、１１……バツテリ（バツクアツプ電
源）、１２……電圧比較回路、１３……基準電圧
発生回路。
Claims (1)
- １ Ｃ−MOS素子にて構成されたRAMと、この
RAMに駆動電圧を供給する電源装置と、この電
源装置の出力電圧を検出し許容下限電圧まで低下
したときリセツト信号を出力するリセツト信号発
生回路と、前記電源装置からの駆動電圧が遮断さ
れたとき前記RAMに記憶保持電圧を供給するバ
ツクアツプ電源と、前記リセツト信号に応動して
前記RAMに供給する電圧を前記電源装置の駆動
電圧から前記バツクアツプ電源の記憶保持電圧へ
切換えるスイツチ回路と、前記RAMが記憶保持
するための記憶保持下限電圧を出力する基準電圧
発生回路と、この基準電圧発生回路から出力され
る記憶保持下限電圧と前記バツクアツプ電源から
出力される記憶保持電圧とを比較する電圧比較回
路と、前記リセツト信号の解除に同期して前記電
圧比較回路の出力状態を保持する状態保持回路
と、出力信号が前記RAMの動作制御端子に入力
され各入力端子に前記リセツト信号および前記
RAMに入力されるアドレス指定信号が入力され
るゲート回路と、前記電源装置の出力電圧を検出
し前記許容下限電圧より高い遮断検出電圧まで低
下したとき遮断検出信号を出力する電源遮断検出
回路と、この電源遮断検出回路からの出力される
遮断検出信号の入力に同期して前記RAMに対す
る書込みを禁止すると共に、前記リセツト信号の
解除に同期して前記状態保持回路の出力信号が前
記記憶保持電圧の方が前記記憶保持下限電圧より
高いことを示す信号のとき前記RAMの記憶内容
が正しく保持されていると判断する制御部とを具
備したことを特徴とするＣ−MOS使用のメモリ
装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59271140A JPS61148554A (ja) | 1984-12-22 | 1984-12-22 | Ｃ−ｍｏｓ使用のメモリ装置 |
| US06/807,828 US4777626A (en) | 1984-12-22 | 1985-12-11 | Memory device having backup power supply |
| DE8585115916T DE3582141D1 (de) | 1984-12-22 | 1985-12-13 | Speicheranordnung. |
| EP85115916A EP0186832B1 (en) | 1984-12-22 | 1985-12-13 | Memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59271140A JPS61148554A (ja) | 1984-12-22 | 1984-12-22 | Ｃ−ｍｏｓ使用のメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61148554A JPS61148554A (ja) | 1986-07-07 |
| JPH0436426B2 true JPH0436426B2 (ja) | 1992-06-16 |
Family
ID=17495874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59271140A Granted JPS61148554A (ja) | 1984-12-22 | 1984-12-22 | Ｃ−ｍｏｓ使用のメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61148554A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63113563A (ja) * | 1986-10-31 | 1988-05-18 | Ricoh Co Ltd | 補助電源付き電子装置の読み書き制御装置 |
| JPS63120351A (ja) * | 1986-11-08 | 1988-05-24 | Ricoh Co Ltd | 不揮発性メモリを有する処理装置 |
| US6376100B1 (en) | 1999-06-09 | 2002-04-23 | Shin Etsu-Chemical Co., Ltd. | Flip-chip type semiconductor device underfill material and flip-chip type semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5571000A (en) * | 1978-11-24 | 1980-05-28 | Toshiba Corp | Memory unit |
| JPS59158418A (ja) * | 1983-03-01 | 1984-09-07 | Hitachi Constr Mach Co Ltd | バツクアツプｒａｍの動作制御回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59130297U (ja) * | 1983-02-19 | 1984-09-01 | 株式会社日本テクナ−ト | メモリバツクアツプ回路 |
-
1984
- 1984-12-22 JP JP59271140A patent/JPS61148554A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5571000A (en) * | 1978-11-24 | 1980-05-28 | Toshiba Corp | Memory unit |
| JPS59158418A (ja) * | 1983-03-01 | 1984-09-07 | Hitachi Constr Mach Co Ltd | バツクアツプｒａｍの動作制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61148554A (ja) | 1986-07-07 |
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