JPS61283939A - メモリ保護回路 - Google Patents
メモリ保護回路Info
- Publication number
- JPS61283939A JPS61283939A JP60127335A JP12733585A JPS61283939A JP S61283939 A JPS61283939 A JP S61283939A JP 60127335 A JP60127335 A JP 60127335A JP 12733585 A JP12733585 A JP 12733585A JP S61283939 A JPS61283939 A JP S61283939A
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- JP
- Japan
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- signal
- memory
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- writing
- timer
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- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
零発、明は、メモリ保護に関する。特に、電池などでバ
ックアップされた゛メモリがプログラム、の暴走などに
よ、り破壊されることを防止する保護回路に関する。
ックアップされた゛メモリがプログラム、の暴走などに
よ、り破壊されることを防止する保護回路に関する。
本発明は、記憶保持用の二次電源からメモリの読出し書
込みが行われる電源への切換が行われるメモリに接続さ
れたメモリ保護回路において、切換時にメモリの書込み
を可能にする手段を起動する信号を確実に与えることに
より、切換時に発生するメｉりへの異常書込みを回避す
ることができるようにしたものである。
込みが行われる電源への切換が行われるメモリに接続さ
れたメモリ保護回路において、切換時にメモリの書込み
を可能にする手段を起動する信号を確実に与えることに
より、切換時に発生するメｉりへの異常書込みを回避す
ることができるようにしたものである。
電池などでバックアップされたメモリでは装置や電源立
上げ時のリセット信号が不、完全であったりまたは出力
されないことがある。
上げ時のリセット信号が不、完全であったりまたは出力
されないことがある。
このような状態のリセット信号の出力に対してばプログ
ラムが暴走してメモリの内容が破壊されることがある。
ラムが暴走してメモリの内容が破壊されることがある。
特に、プログラムがリードオンリメモリ （以下、ＲＯ
Ｍという。）に記憶されしかもメモリをイニシャライズ
するようなプログラムを含んでいる場合には、プログラ
ムの暴走でメモ。
Ｍという。）に記憶されしかもメモリをイニシャライズ
するようなプログラムを含んでいる場合には、プログラ
ムの暴走でメモ。
りがイニシャライズされてしまうことがあった。
本発明はこのような欠点を除去するもので、確実にプロ
グラムを走らせることによりこのような重大な事故を防
止することのできるメモリ保護回路を提供することを目
的とする。
グラムを走らせることによりこのような重大な事故を防
止することのできるメモリ保護回路を提供することを目
的とする。
本発明は、一次電源の電圧がないときに二次電源から電
源が供給されるメモリに接続され、上記一次電源の電圧
が所定値に達したときに生成されるリセット信号に基づ
いて、所定時間後に上記メモリを書込み可能状態に設定
する設定手段を備えたメモリ保護回路において、」−記
設定手段が上記所定時間経過後に有効でないことを検出
する検出手段と、この検出手段の出力に基づいて上記リ
セット信号を発生する信号発生手段とを備えたことを特
徴とする。
源が供給されるメモリに接続され、上記一次電源の電圧
が所定値に達したときに生成されるリセット信号に基づ
いて、所定時間後に上記メモリを書込み可能状態に設定
する設定手段を備えたメモリ保護回路において、」−記
設定手段が上記所定時間経過後に有効でないことを検出
する検出手段と、この検出手段の出力に基づいて上記リ
セット信号を発生する信号発生手段とを備えたことを特
徴とする。
メモリは一次電源で動作する。しかし、一次電源が喪失
したときは二次電源でメモリの記憶が保持される。とこ
ろで、一次電源が復旧して所定値に達すると、リセット
信号が生成される。このリセット信号が所定の状態で出
力される場合には、設定手段は所定の動作が動作が行わ
れる。しかし、リセット信号の出力状態が異常のままで
メモリの書込みが実行されると、異常な書込み結果が生
ずる。
したときは二次電源でメモリの記憶が保持される。とこ
ろで、一次電源が復旧して所定値に達すると、リセット
信号が生成される。このリセット信号が所定の状態で出
力される場合には、設定手段は所定の動作が動作が行わ
れる。しかし、リセット信号の出力状態が異常のままで
メモリの書込みが実行されると、異常な書込み結果が生
ずる。
本発明では、書込み可能になる所定時間を経過しても設
定手段が有効にならない場合にこれを検出手段で検出す
ると、リセット信号に相当する信号を確実に生成して改
めて設定手段を有効にする。
定手段が有効にならない場合にこれを検出手段で検出す
ると、リセット信号に相当する信号を確実に生成して改
めて設定手段を有効にする。
以下、本発明実施例回路を図面に基づいて説明する。第
１図は本発明実施例回路の構成を示す回路接続図である
。第２図はこの実施例回路の動作を示すタイムチャート
である。第２図の１１０．１１．１３０ａ、 １２０お
よび４は第１図中の１１０．１１、＋３ａ、１２０およ
び４の各部の信号波形図である。
１図は本発明実施例回路の構成を示す回路接続図である
。第２図はこの実施例回路の動作を示すタイムチャート
である。第２図の１１０．１１．１３０ａ、 １２０お
よび４は第１図中の１１０．１１、＋３ａ、１２０およ
び４の各部の信号波形図である。
まず、この実施例回路の構成を第１図に基づいて説明す
る。この実施例回路は、電圧信号入力端子１０にその入
力が接続されたレベル検出器１と、レベル検出器ｌの出
力にその入力が接続されたインバータ２と、セント信号
入力端子２０にそのセット入力がまたインバータ２の出
力にそのリセット入力が接続されたフリップフロップ３
と、レベル検出器１の出力およびインバータ２の出力を
それぞれ人力とするタイマ４と、書込みパルス信号入力
端子３０およびフリップフロップ３の「１」出力にその
二人力のそれぞれが接続され、その出力がメモリ書込み
信号出力端子４０に接続されたアンドゲート５と、フリ
ップフロップ３の１０」出力およびタイマ４の出力にそ
の二人力のそれぞれが接続されたアンドゲート６と、ア
ンドゲート６の出力およびインバータ２の出力をそれぞ
れ入力とし、リセット信号出力端子５０にその出力が接
続された単パルス発生器７とを備える。
る。この実施例回路は、電圧信号入力端子１０にその入
力が接続されたレベル検出器１と、レベル検出器ｌの出
力にその入力が接続されたインバータ２と、セント信号
入力端子２０にそのセット入力がまたインバータ２の出
力にそのリセット入力が接続されたフリップフロップ３
と、レベル検出器１の出力およびインバータ２の出力を
それぞれ人力とするタイマ４と、書込みパルス信号入力
端子３０およびフリップフロップ３の「１」出力にその
二人力のそれぞれが接続され、その出力がメモリ書込み
信号出力端子４０に接続されたアンドゲート５と、フリ
ップフロップ３の１０」出力およびタイマ４の出力にそ
の二人力のそれぞれが接続されたアンドゲート６と、ア
ンドゲート６の出力およびインバータ２の出力をそれぞ
れ入力とし、リセット信号出力端子５０にその出力が接
続された単パルス発生器７とを備える。
次に、この実施例回路の動作を第１図および第２図に基
づいて説明する。
づいて説明する。
メモリの一次電源が立上がるとともに電圧信号１１０が
立上って、その値が「ｖＬ」以上になるとレベル検出器
１の出力１１が「０」になり、インバータ２の出力１２
は「１」になる。これによりタイマ４の時間計数が開始
される。一方、フリップフロップ３のＲ入力は「１」に
なりセット信号１２０が入力されると、信号１３ａが「
１」になる。ところで、電圧信号１１０が立上ったとき
に装置に対してリセット信号が発生し、このリセット信
号によりプログラムは特定の番地から実行されるが、こ
の実行される最初の番地からセット信号１２０を発生す
るプログラムが格納されている。したがって、リセット
信号１７が正常に動作しプログラムが正しく実行された
場合には、リセット期間終了のほぼ直後にセット信号１
２０が発生する。電圧信号１１０の立上り後に、セット
信号１２０が発生ずるまでの時間をｔ、とし、電圧信号
１１０の立上り後にタイマ４が計数を終了する時間を特
徴とする特許１、＞１．となるようにタイマ４は設定さ
れている。したがって、時間ｔ２までにセット信号１２
０が発生していなければフリップフロップ３の出力１３
ａは「０」のままであり、したがって、アンドゲート５
は出力禁止状態になり、書込みパルス信号１３０は禁止
されてメモリ書込み信号１５は発生しない。しかし、時
間ｔ２後にタイマ４の出力１４はｒｌＪになり、フリッ
プフロップ３の出力１３ｂは「０」から「１」になるの
でアンドゲート６の出力が「１」となり、単パルス発生
器７が動作してリセット信号１７が発生する。このリセ
ット信号１７は一次電源が立上ったときのリセット信号
と同一に作用するので、再通プログラムは特定の番地か
ら実行される。なおインバータ２の出力１２が「０」す
なわちレベル検出器１の出力１１が「１」のときは、フ
リップフロップ３、タイマ４および単パルス発生器７は
直にリセットされる。
立上って、その値が「ｖＬ」以上になるとレベル検出器
１の出力１１が「０」になり、インバータ２の出力１２
は「１」になる。これによりタイマ４の時間計数が開始
される。一方、フリップフロップ３のＲ入力は「１」に
なりセット信号１２０が入力されると、信号１３ａが「
１」になる。ところで、電圧信号１１０が立上ったとき
に装置に対してリセット信号が発生し、このリセット信
号によりプログラムは特定の番地から実行されるが、こ
の実行される最初の番地からセット信号１２０を発生す
るプログラムが格納されている。したがって、リセット
信号１７が正常に動作しプログラムが正しく実行された
場合には、リセット期間終了のほぼ直後にセット信号１
２０が発生する。電圧信号１１０の立上り後に、セット
信号１２０が発生ずるまでの時間をｔ、とし、電圧信号
１１０の立上り後にタイマ４が計数を終了する時間を特
徴とする特許１、＞１．となるようにタイマ４は設定さ
れている。したがって、時間ｔ２までにセット信号１２
０が発生していなければフリップフロップ３の出力１３
ａは「０」のままであり、したがって、アンドゲート５
は出力禁止状態になり、書込みパルス信号１３０は禁止
されてメモリ書込み信号１５は発生しない。しかし、時
間ｔ２後にタイマ４の出力１４はｒｌＪになり、フリッ
プフロップ３の出力１３ｂは「０」から「１」になるの
でアンドゲート６の出力が「１」となり、単パルス発生
器７が動作してリセット信号１７が発生する。このリセ
ット信号１７は一次電源が立上ったときのリセット信号
と同一に作用するので、再通プログラムは特定の番地か
ら実行される。なおインバータ２の出力１２が「０」す
なわちレベル検出器１の出力１１が「１」のときは、フ
リップフロップ３、タイマ４および単パルス発生器７は
直にリセットされる。
１ン上説明したように本発明は、一次電源が立上ったと
きタイマを動作させておき、プログラムがプログラムが
正常に実行された場合はメモリ書込みを可とし、プログ
ラムが一定時間内に実行されなかった場合は、自動的に
リセット信号を発生して、再度プログラムが正常に実行
させるようにすることができるので、特に一次電源が瞬
断などにより異常な立上り立下りをし、通常具備するリ
セット回路が正常に動作しないことに起因して生ずるメ
モリ破壊を防止することができる効果があり、また、自
動的にリセット信号を発生し電源の再投入を行わなくて
も正常に動作させることができるので取扱を簡単にする
効果がある。
きタイマを動作させておき、プログラムがプログラムが
正常に実行された場合はメモリ書込みを可とし、プログ
ラムが一定時間内に実行されなかった場合は、自動的に
リセット信号を発生して、再度プログラムが正常に実行
させるようにすることができるので、特に一次電源が瞬
断などにより異常な立上り立下りをし、通常具備するリ
セット回路が正常に動作しないことに起因して生ずるメ
モリ破壊を防止することができる効果があり、また、自
動的にリセット信号を発生し電源の再投入を行わなくて
も正常に動作させることができるので取扱を簡単にする
効果がある。
第１図は本発明実施例回路の構成を回路接続図。
第２図は本発明実施例回路の動作を示すタイムチャート
。 １・・・レベル＋ＵＨ回路、２・・・インバータ、３・
・・フリップフロップ、４・・・タイマ、５．６・・・
アンドゲート、７・・・単パルス発生器、１０・・・電
圧信号入力端子、２０・・・セット信号入力端子、３０
・・・書込みパルス信号入力端子、４０・・・メモリ書
込み信号出力端子、５０・・・リセット信号出力端子。
。 １・・・レベル＋ＵＨ回路、２・・・インバータ、３・
・・フリップフロップ、４・・・タイマ、５．６・・・
アンドゲート、７・・・単パルス発生器、１０・・・電
圧信号入力端子、２０・・・セット信号入力端子、３０
・・・書込みパルス信号入力端子、４０・・・メモリ書
込み信号出力端子、５０・・・リセット信号出力端子。
Claims (1)
- （１）一次電源の電圧がないときに二次電源から電源が
供給されるメモリに接続され、 上記一次電源の電圧が所定値に達したときに生成される
リセット信号に基づいて、所定時間後に上記メモリを書
込み可能状態に設定する設定手段を 備えたメモリ保護回路において、 上記設定手段が上記所定時間経過後に有効でないことを
検出する検出手段と、 この検出手段の出力に基づいて上記リセット信号を発生
する信号発生手段と を備えたことを特徴とするメモリ保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60127335A JPS61283939A (ja) | 1985-06-11 | 1985-06-11 | メモリ保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60127335A JPS61283939A (ja) | 1985-06-11 | 1985-06-11 | メモリ保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61283939A true JPS61283939A (ja) | 1986-12-13 |
Family
ID=14957375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60127335A Pending JPS61283939A (ja) | 1985-06-11 | 1985-06-11 | メモリ保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61283939A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63130823U (ja) * | 1987-02-18 | 1988-08-26 | ||
| WO1990007155A1 (en) * | 1988-12-21 | 1990-06-28 | Oki Electric Industry Co., Ltd. | Data write control means |
| US5349669A (en) * | 1988-12-21 | 1994-09-20 | Oki Electric Industry Co., Ltd. | Data write control means |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS603013A (ja) * | 1983-06-17 | 1985-01-09 | Hitachi Denshi Ltd | 再スタ−ト回路 |
-
1985
- 1985-06-11 JP JP60127335A patent/JPS61283939A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS603013A (ja) * | 1983-06-17 | 1985-01-09 | Hitachi Denshi Ltd | 再スタ−ト回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63130823U (ja) * | 1987-02-18 | 1988-08-26 | ||
| WO1990007155A1 (en) * | 1988-12-21 | 1990-06-28 | Oki Electric Industry Co., Ltd. | Data write control means |
| US5349669A (en) * | 1988-12-21 | 1994-09-20 | Oki Electric Industry Co., Ltd. | Data write control means |
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